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CN106340321A - 半导体存储器件及其操作方法 - Google Patents

半导体存储器件及其操作方法 Download PDF

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CN106340321A
CN106340321A CN201511026814.3A CN201511026814A CN106340321A CN 106340321 A CN106340321 A CN 106340321A CN 201511026814 A CN201511026814 A CN 201511026814A CN 106340321 A CN106340321 A CN 106340321A
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temperature
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sense node
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Hynix Semiconductor Inc
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Abstract

一种半导体存储器件可以包括：存储单元阵列；多个页缓冲器，分别连接至存储单元阵列的多个位线；以及控制逻辑，被配置为控制所述多个页缓冲器以对存储单元阵列执行操作，其中，所述多个页缓冲器中的每个页缓冲器在感测节点处感测电流量以读取数据，所述电流量根据所述多个位线之中的对应的位线的电势电平而变化，以及感测节点处的预充电电势电平根据温度来调节。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2015年7月10日向韩国知识产权局提交的申请号为10-2015-0098492的韩国专利申请的优先权，其全部公开通过引用合并于此。
技术领域
本公开的各种实施例总体涉及一种电子设备，更具体地，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等的半导体实现的存储器件。半导体存储器件主要划分为易失性存储器件和非易失性存储器件。
易失性存储器件是当电源关断时储存在其中的数据丢失的存储器件。易失性存储器包括静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)等。非易失性存储器件是当电源关断时储存在其中的数据仍被保持的存储器件。非易失性存储器件可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)等。快闪存储器主要划分为或非(NOR)型和与非(NAND)型。
发明内容
在实施例中，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列以及分别连接至存储单元阵列的多个位线的多个页缓冲器。半导体存储器件可以包括控制逻辑，控制逻辑被配置为控制所述多个页缓冲器来对存储单元阵列执行操作。所述多个页缓冲器中的每个可以在感测节点处感测电流量以读取数据，所述电流量根据所述多个位线之中的对应的位线的电势电平而变化，以及感测节点处的预充电电势电平可以根据温度来调节。
在实施例中，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列，包括多个存储单元；以及多个页缓冲器，分别连接至存储单元阵列的多个位线。所述多个页缓冲器中的每个可以包括根据所述多个位线之中的对应的位线的电势电平而变化的感测节点，以及感测节点处的预充电电势电平可以根据温度来调节。
在实施例中，可以提供一种半导体存储器件的操作方法。该操作方法可以包括当外部地输入命令时，检测半导体存储器件的温度。该操作方法可以包括根据检测至的温度来设置突跳信号的电势电平。该操作方法可以包括使用通过位线连接至存储单元的页缓冲器来执行感测操作，以及根据突跳信号来调节页缓冲器中的感测节点处的预充电电势电平。该操作方法可以包括外部地输出感测到的数据作为感测操作结果。
附图说明
图1是图示根据实施例的半导体存储器件的示例代表的框图。
图2是图示根据实施例的控制逻辑的示例代表的框图。
图3是图示根据实施例的页缓冲器的示例代表的电路图。
图4是图示根据实施例的电势电平调节单元的示例代表的电路图。
图5是用于解释根据实施例的半导体存储器件的驱动方法的示例代表的流程图。
图6是图示包括图1的半导体存储器件的存储系统的示例代表的框图。
图7是图示图6的存储系统的应用示例代表的框图。
图8是图示包括关于图7所解释的存储系统的计算系统的示例代表的框图。
具体实施方式
参考之后利用附图描述的实施例的各种示例，本公开的优点和特征以及用于实施其的方法将是清楚的。因此，本公开不限于下面的实施例，而可以以其它类型来实施。更确切地说，这些实施例被提供使得本公开将是彻底的，并且这些实施例将本公开的技术构思传达给本领域技术人员。
此外，如果某些部分被描述为连接至其它部分，则它们不仅直接地连接至其它部分，还通过插入在其中的任何其它器件来间接地连接至其它部分。此外，当一个元件被称为“包括”和“包含”组件时，除非上下文明确地另外指示，否则其不排除另一个组件，而是还可以包括另一个组件。
在附图中，为了清楚说明的目的，可以放大尺寸。在附图中，相同的附图标记在单独的视图各处指示相同的元件或功能相似的元件。
本公开的各种实施例可以针对一种能够在读取操作期间执行准确读取操作的半导体存储器件及其操作方法。
图1是图示根据实施例的半导体存储器件的示例代表的框图。
参照图1，半导体存储器件100可以包括存储单元阵列110、地址解码器120、读取写入电路130、控制逻辑140以及电压发生单元150。
存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL连接至地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接至读取写入电路130。多个存储块BLK1至BLKz中的每个包括多个存储单元。作为实施例，多个存储单元是非易失性存储单元，并且可以利用具有垂直沟道结构的非易失性存储单元来配置。
地址解码器120、读取写入电路130以及控制逻辑140作为外围电路操作以用于驱动存储单元阵列110。
地址解码器120通过字线WL连接至存储单元阵列110。地址解码器120响应于控制逻辑140的控制来操作。地址解码器120通过半导体存储器件100中的输入/输出缓冲器(未图示)来接收地址。
地址解码器120对接收到的地址之中的块地址进行解码。地址解码器120根据经解码的块地址来选择至少一个存储块。此外，地址解码器120在读取操作中将由电压发生单元150产生的读取电压Vread施加至从在读取电压施加操作期间所选中的存储块之中选中的字线，并且将通过电压Vpass施加至剩余的未选中字线。此外，在编程验证操作期间，地址解码器120将由电压发生单元150产生的验证电压施加至选中存储块中的选中字线，并且将通过电压Vpass施加至未选中字线。
地址解码器120对接收到的地址之中的列地址进行解码。地址解码器120将经解码的列地址发送至读取写入电路130。
由页单元来执行半导体存储器件100的读取操作和编程操作。在请求读取操作和编程操作时接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一个字线。通过地址解码器120来解码列地址以提供至读取写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器等。
读取写入电路130包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm连接至存储单元阵列110。当在读取操作和编程验证操作期间，将感测电流供应至连接至存储单元的位线以感测存储单元的阈值电压时，多个页缓冲器PB1至PBm根据对应的存储单元的编程状态来感测电流量的变化，并且锁存该变化作为感测数据。多个页缓冲器PB1至PBm中的每个根据温度来调节包括在其中的感测节点处的预充电电势电平。例如，在半导体存储器件处于相对高的温度时通过增大感测节点处的预充电电势电平，以及在半导体存储器件处于相对低的温度时通过减小感测节点处的预充电电势电平来执行读取操作和编程验证操作。具有垂直沟道结构的存储单元在低温处具有相对小的单元电流，而在高温处具有相对高的单元电流。因此，在读取操作和编程验证操作期间，可以通过根据温度调节感测节点处的预充电电势电平以确保高温和低温处的特定感测裕度(margin)来执行稳定的感测操作。
读取写入电路130响应于从控制逻辑140输出的页缓冲器控制信号来操作。
读取写入电路130在读取操作期间感测存储单元中的数据以临时储存读取数据，然后将数据DATA输出至半导体存储器件100的输入/输出缓冲器(未图示)。
作为实施例，读取写入电路130可以包括页缓冲器(或页寄存器)和列选择电路等。
控制逻辑140可以连接至地址解码器120、读取写入电路130以及电压发生单元150。控制逻辑140可以通过半导体存储器件100的输入/输出缓冲器来接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器件100的全部操作。
在实施例中，控制逻辑140可以检测半导体存储器件100的温度以根据检测到的温度来输出用于调节多个页缓冲器PB1至PBm的感测节点处的预充电电势电平的控制信号。
电压发生单元150可以在读取操作期间响应于针对电压发生单元的控制信号(其从控制逻辑140输出)来产生读取电压Vread和通过电压Vpass。
图2是图示根据实施例的控制逻辑的示例代表的框图。
参照图2，控制逻辑140可以包括温度检测单元141和控制信号发生单元142。
温度检测单元141可以测量半导体存储器件的温度以输出温度检测信号TEMP_DS，所述温度检测信号TEMP_DS的位值随着温度而变化。
控制信号发生单元142可以响应于控制信号CTRL和温度检测信号TEMP_DS来输出突跳信号(kick signal)SA_KICK。控制信号发生单元142可以根据温度检测信号TEMP_DS的位值来调节以输出突跳信号SA_KICK的电势电平。例如，当温度检测信号TEMP_DS是用于检测相对高的温度的信号时，突跳信号SA_KICK的电势电平增大且输出，以及当温度检测信号TEMP_DS是用于检测相对低的温度的信号时，突跳信号SA_KICK的电势电平减小且输出。
图3是图示根据实施例的页缓冲器的示例代表的电路图。
参照图3，页缓冲器PB1可以包括位线感测电路131、箝位电路132、电流确定电路133、内部节点放电电路134、锁存电路135和电势电平调节单元136。
位线感测电路131可以连接在位线Bit line与内部节点CSO之间，并且可以响应于页缓冲器感测信号PB_SENSE来将位线Bit line与内部节点CSO电连接，以根据位线Bit line的电势来控制内部节点CSO处的电势。
箝位电路132可以连接在电源电压Vcore的端子与内部节点CSO之间，并且响应于设置电压PB_SENSE+αV、预充电信号SA_PRECH和感测信号SA_SENSE来将电流供应至内部节点CSO，该设置电压PB_SENSE+αV比施加至位线感测电路131的页缓冲器感测信号PB_SENSE高特定电势αV。
箝位电路132可以包括多个晶体管M1、M3和M4。晶体管M1可以连接在电源电压Vcore的端子与内部节点CSO之间，并且可以响应于设置电压PB_SENSE+αV而导通或关断。晶体管M4和M3可以串联连接在电源电压Vcore与内部节点CSO之间，晶体管M4可以响应于预充电信号SA_PRECH而导通或关断，以及晶体管M3可以响应于感测信号SA_SENSE而导通或关断。
电流确定电路133可以连接在电源电压Vcore的端子与锁存电路135之间，并且将与感测节点SEN处的电势相对应的电流量供应至锁存电路135，感测节点SEN位于箝位电路132的晶体管M3与晶体管M4之间。
电流确定电路133可以包括串联连接在电源电压Vcore的端子与锁存电路135之间的晶体管M5和M6。晶体管M5可以响应于选通信号STB_N而导通或关断。晶体管M6可以根据感测节点SEN处的电势来调节经由电源电压Vcore的端子供应的电流量，以将其供应至锁存电路135。
内部节点放电电路134可以连接在内部节点CSO与接地电压Vss之间，并且可以响应于放电信号SA_DISCH来将内部节点CSO放电至低电平。内部节点放电电路134可以包括连接在内部节点CSO与接地电压Vss之间的晶体管M7，且晶体管M7可以响应于放电信号SA_DISCH而导通或关断。
锁存电路135可以连接至电流确定电路133并且可以根据从电流确定电路133供应的电流量来储存数据。锁存电路135可以包括反向并联连接在第一节点Q与第二节点Qb之间的反相器IV1和IV2。
电势电平调节单元136可以连接至感测节点SEN并且可以响应于突跳信号SA_KICK来调节感测节点SEN处的预充电电势电平。例如，当突跳信号SA_KICK的电势电平高时，感测节点SEN的预充电电势电平增大，以及当突跳信号SA_KICK的电势电平低时，感测节点SEN的预充电电势电平减小。
图4是图示根据实施例的电势电平调节单元的示例代表的电路图。
参照图4，电势电平调节单元136可以包括连接至感测节点SEN的电容器C1。电容器C1的第一电极可以连接至感测节点SEN，而电容器C1的第二电极可以接收突跳信号SA_KICK。
当突跳信号SA_KICK的预充电电势电平高时，感测节点SEN处的预充电电势电平根据升压现象而增大，以及当突跳信号SA_KICK的电势电平低时，感测节点SEN处的预充电电势电平减小。
图5是用于解释根据实施例的半导体存储器件的驱动方法的示例代表的流程图。
S510)输入读取命令
当例如从半导体存储器件的外部输入读取命令时，命令CMD和控制信号CTRL可以根据该读取命令而被输入至控制逻辑140。控制逻辑140可以根据命令CMD和控制信号CTRL来输出用于控制地址解码器120、读取写入电路130以及电压发生单元150的信号以执行读取操作。
S520)检测温度
当根据读取操作而输入命令CMD和控制信号CTRL时，控制逻辑140可以检测半导体存储器件的温度。控制逻辑140的温度检测单元141可以测量半导体存储器件的温度以输出与测量到的温度相对应的温度检测信号TEMP_DS。
S530)设置突跳信号电平
控制逻辑140的控制信号发生单元142可以响应于从温度检测单元141输出的温度检测信号TEMP_DS和根据读取操作的控制信号CTRL来输出突跳信号SA_KICK。此时，在半导体器件的温度相对高时输出的突跳信号SA_KICK的电势电平高于在半导体器件的温度相对低输出的突跳信号SA_KICK的电势电平。
S540)对内部节点预充电
多个页缓冲器PB1至PBm的每个可以将内部节点CSO预充电至特定电势电平。可以施加高电平的感测信号SA_SENSE和预充电信号SA_PRECH，以使晶体管M4和M5导通。相应地，内部节点CSO可以被预充电至电源电压Vcore的电平。此时，感测节点SEN的预充电电平可以根据突跳信号SA_KICK而改变，所述突跳信号SA_KICK的电势电平可以根据温度而改变。例如，可以执行预充电，使得预充电电平根据在半导体存储器件的温度相对高时具有相对高的电势电平的突跳信号SA_KICK而相对高，以及预充电电平根据在半导体器件的温度相对低时具有相对低的电势电平的突跳信号SA_KICK而相对低。
S550)感测数据
电压发生单元150中产生的读取电压可以被施加至从多个存储块BLK1至BLKz之中选择的存储块的选中字线。剩余的未选中字线可以接收通过电压Vpass。
多个页缓冲器PB1至PBm中的每个可以执行数据感测操作。数据感测操作是例如如下。
可以施加高电平的页缓冲器感测信号PB_SENSE以将位线Bit line与内部节点CSO电连接。
在预定时间之后，将预充电信号SA_PRECH从高电平转变为低电平以关断施加至内部节点CSO的电源电压Vcore。此时，当连接至选中字线的存储单元的阈值电压低于读取电压Vread时，存储单元导通，并且内部节点处的电势通过将放电电流穿过位线Bitline而被放电至低电平。
因此，内部节点CSO和感测节点SEN被放电至低电平，且晶体管M6由低电平的感测节点SEN导通。
此后，当将低电平的选通信号STB_N施加特定时间以使晶体管M5导通时，电源电压Vcore被施加至锁存电路135的第一节点Q以允许第一节点Q处于高电平。因此，锁存电路135锁存与移除单元相对应的数据。
另一方面，当连接至选中字线的存储单元的阈值电压高于读取电压Vread时，存储单元关断以将内部节点CSO处的电势维持在预充电电平。
因此，内部节点CSO和感测节点SEN维持在预充电电平，此后，即使低电平的选通信号STB_N被施加预定时间以导通晶体管M5时，晶体管M6也通过预充电电平的感测节点SEN而关断。因此，锁存电路135的第一节点Q维持低电平(其是初始状态)，以允许锁存电路135锁存与编程单元相对应的数据。
页缓冲器PB1至PBm在预充电内部节点时，通过电势电平调节单元136来调节感测节点SEN的预充电电势电平。换句话说，当半导体存储器件的温度相对高时，感测节点的预充电电势电平响应于具有相对高的电势电平的突跳信号SA_KICK而增大，以及当半导体存储器件的温度相对低时，感测节点的预充电电势电平响应于具有相对低的电势电平的突跳信号SA_KICK而减小。具有垂直沟道结构的存储单元(其包括在存储单元阵列110中)在低温处具有相对小的单元电流以及在高温处具有相对高的单元电流。因此，在数据感测操作期间，当半导体存储器件的温度低时，由于感测节点SEN的预充电电势电平减小，因此即使当单元电流随着温度而减小时，也可以确保与高温处的感测裕度相似的感测裕度以准确地感测数据。
S560)输出数据
页缓冲器PB1至PBm中的每个将通过感测操作而感测到的数据输出至其外部。
虽然在本公开的实施例中描述了读取操作的示例，但是实施例可以同样地适用于页缓冲器的用于感测存储单元的阈值电压的操作(例如，编程验证操作)期间的感测操作，并且可以改善编程验证操作的准确度和编程操作期间的存储单元的阈值电压分布。
图6是图示包括图1的半导体存储器件的存储系统的示例代表的框图。
参照图6，存储系统1000可以包括半导体存储器件100和控制器1100.
半导体存储器件100可以包括关于图1描述的半导体器件。在下文中，将省略重复的解释。
控制器1100连接至主机和半导体存储器件100。响应于来自主机的请求，控制器1100访问半导体存储器件100。例如，控制器1100控制半导体存储器件100的读取操作、写入操作、移除操作或后台操作。控制器1100提供主机与半导体存储器件100之间的接口。控制器1100驱动用于控制半导体存储器件100的固件。
控制器1100可以包括RAM 1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的全部操作。此外，控制器1100可以在写入操作期间临时储存从主机提供的编程数据。
主机接口1130可以包括用于执行主机与控制器1100之间的数据交换的协议。作为实施例，控制器1100通过包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、私有协议等的各种接口协议中的至少一种来与主机通信。
存储器接口1140执行与半导体存储器件100的交互。例如，存储器接口包括NAND接口或NOR接口。
错误校正块1150通过使用错误校正码来检测以校正从半导体存储器件100接收到的数据中的错误。处理单元1120可以根据来自错误校正块1150的错误检测结果来调节读取电压，并且控制半导体存储器件100来执行重新读取。作为实施例，错误校正块可以作为控制器1100的元件被提供。
控制器1100和半导体存储器件100可以集成至一个半导体器件。作为实施例，控制器1100和半导体存储器件100可以集成至一个半导体装置并且形成存储卡。例如，控制器1100和半导体存储器件100可以集成至一个半导体装置并且形成包括个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用快闪储存器(UFS)等的存储卡。
控制器1100和半导体存储器件100可以集成至一个半导体装置并且形成固态驱动器(SSD)。SSD包括形成为将数据储存在半导体存储器中的储存装置。当存储系统1000用作SSD时，连接至存储系统1000的主机的操作速度可以得到显著地改善。
作为另一个示例，存储系统1000可以被设置为包括如下的电子设备的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑盒子、数字相机、三维电视、数字录音机、数据音频播放器、数字图像记录器、数据图像播放器、数字录像机、数据视频播放器、能够在无线环境中发送/接收信息的设备、用于形成家庭网络的各种设备中的一种、用于形成计算机网络中的各种电子设备中的一种、用于形成远程信息处理网络的各种电子设备中的一种、RFID设备或用于形成计算系统的各种元件中的一种等。
作为实施例，半导体存储器件100或存储系统1000可以以不同类型的封装来实施。例如，半导体存储器件100或存储系统1000可以被封装为以包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引脚芯片载体(PLCC)、塑料双列直插封闭(PDIP)、华夫包裸片(Die In Wafle Pack)、晶圆形式裸片、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等的类型来实施。
图7是图示图6的存储系统的应用示例代表的框图。
参照图7，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个存储芯片。多个半导体存储芯片被划分为多个组。
参照图7，示出多个组中的每个组通过第一通道CH1至第k通道CHk而与控制器2200通信。每个半导体存储芯片被配置为与关于图1描述的半导体存储器件100中的一个同样地操作。
每个组通过一个公共通道与控制器2200通信。控制器2200可以被配置为与关于图6描述的控制器1100相同或基本上相同，并且通过多个通道CH1至CHk控制半导体存储器件2100的多个存储芯片。
图8是图示包括关于图7解释的存储系统的计算系统的示例代表的框图。
参照图8，计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300接收的数据或由CPU 3100处理的数据被储存在存储系统2000中。
参照图8，半导体存储器件2100被图示为通过控制器2200连接至系统总线3500。然而，半导体存储器件2100可以直接连接至系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200来执行。
参照图8，图示了关于图7描述的存储系统2000。然而，存储系统2000可以用关于图6描述的存储系统1000来替代。在实施例中，计算系统3000可以包括关于图7和图6描述的所有存储系统1000和2000。
根据本公开的实施例，在半导体存储器件的读取操作期间，可以通过根据温度调节页缓冲器中的感测节点处的预充电电势电平并且确保特定的感测裕度来执行稳定的读取操作，而不管半导体存储器件的温度变化如何。
在本文中已经公开了实施例的各种示例，尽管采用的特定的术语，但它们仅用于或被解释为一般说明性意义，而不用于限制。在一些实例中，自本申请提交起对于本领域技术人员将明显的是，除非另外特别地指示，否则关于特定实施例描述的特征、特性和/或元件可以被单独使用或与关于其它实施例的特征、特性和/或元件结合使用。因此，本领域技术人员将理解的是，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以作出形成和细节上的各种变化。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列；
多个页缓冲器，分别连接至存储单元阵列的多个位线；以及
控制逻辑，被配置为控制所述多个页缓冲器来对存储单元阵列执行操作，
其中，所述多个页缓冲器中的每个页缓冲器在感测节点处感测电流量以读取数据，所述电流量根据所述多个位线之中的对应的位线的电势电平而变化，以及感测节点处的预充电电势电平根据温度来调节。
2.如权利要求1所述的半导体存储器件，其中，控制逻辑包括：
温度检测单元，被配置为检测温度以输出温度检测信号；以及
控制信号发生单元，被配置为响应于温度检测信号通过根据温度来调节突跳信号的电势电平来产生突跳信号。
3.如权利要求2所述的半导体存储器件，其中，温度检测信号是其位值根据温度而变化的信号。
4.如权利要求2所述的半导体存储器件，其中，突跳信号的电势电平随着温度增大而增大，并且随着温度降低而减小。
5.如权利要求2所述的半导体存储器件，其中，所述多个页缓冲器中的每个页缓冲器包括：
位线感测电路，连接在所述多个位线中的一个位线与内部节点之间，根据所述多个位线中的一个位线的电势来控制内部节点处的电势；
箝位电路，连接在电源电压端子与内部节点之间，对内部节点预充电；
锁存电路，在感测操作期间锁存数据；
电流确定电路，将与箝位电路中的感测节点处的电势相对应的电流量供应至锁存电路；以及
电势电平调节单元，连接至感测节点，且响应于突跳信号来调节感测节点的预充电电势电平。
6.如权利要求1所述的半导体存储器件，其中，在所述多个页缓冲器中的每个页缓冲器中，感测节点处的预充电电势电平随着温度增大而增大，并且随着温度降低而减小。
7.如权利要求1所述的半导体存储器件，其中，存储单元阵列包括多个存储单元，以及所述多个存储单元中的每个存储单元具有垂直沟道结构。
8.如权利要求7所述的半导体存储器件，其中，在具有垂直沟道结构的存储单元中，单元电流随着温度增大而增大，并且随着温度降低而减小。
9.如权利要求1所述的半导体存储器件，其中，控制逻辑被配置为控制所述多个页缓冲器来对存储单元阵列执行读取操作或编程操作。
10.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元；以及
多个页缓冲器，分别连接至存储单元阵列的多个位线，
其中，所述多个页缓冲器中的每个页缓冲器包括根据所述多个位线之中的对应的位线的电势电平而变化的感测节点，以及感测节点处的预充电电势电平根据温度来调节。
11.如权利要求10所述的半导体存储器件，还包括控制逻辑，所述控制逻辑被配置为控制所述多个页缓冲器来对存储单元阵列执行读取操作。
12.如权利要求11所述的半导体存储器件，其中，控制逻辑包括：
温度检测单元，被配置为检测温度以输出温度检测信号；以及
控制信号发生单元，被配置为响应于温度检测信号而通过根据温度调节突跳信号的电势电平来产生突跳信号。
13.如权利要求12所述的半导体存储器件，其中，突跳信号的电势电平随着温度增大而增大，并且随着温度降低而减小。
14.如权利要求10所述的半导体存储器件，其中，所述多个页缓冲器中的每个页缓冲器包括：
位线感测电路，连接在所述多个位线中的一个位线与内部节点之间，根据所述多个位线中的一个位线的电势来控制内部节点处的电势；
箝位电路，连接在电源电压端子与内部节点之间，对内部节点预充电；
锁存电路，在感测操作期间锁存数据；
电流确定电路，将与箝位电路中的感测节点处的电势相对应的电流量供应至锁存电路；以及
电势电平调节单元，连接至感测节点，且响应于突跳信号来调节感测节点处的预充电电势电平。
15.如权利要求14所述的半导体存储器件，其中，在所述多个页缓冲器中的每个页缓冲器中，感测节点处的预充电电势电平随着温度增大而增大，并且随着温度降低而减小。
16.如权利要求10所述的半导体存储器件，其中，所述多个存储单元中的每个存储单元是具有垂直沟道结构的存储单元，以及在具有垂直沟道结构的存储单元中，单元电流随着温度增大而增大，且单元电流随着温度降低而减小。
17.一种半导体存储器件的操作方法，所述操作方法包括：
当从外部输入命令时，检测半导体存储器件的温度；
根据检测到的温度来设置突跳信号的电势电平；
使用通过位线连接至存储单元的页缓冲器来执行感测操作，以及根据突跳信号来调节页缓冲器中的感测节点处的预充电电势电平；以及
向外部输出感测到的数据作为感测操作结果。
18.如权利要求17所述的操作方法，其中，在调节感测节点处的预充电电势电平中，感测节点处的预充电电势电平随着检测到的温度的增大而增大，并且随着检测到的温度降低而减小。
19.如权利要求17所述的操作方法，其中，存储单元是具有垂直沟道结构的存储单元，以及在具有垂直沟道结构的存储单元中，单元电流随着温度增大而增大，且单元电流随着温度降低而减小。
20.如权利要求17所述的操作方法，其中，外部输入的命令包括读取命令或编程命令。
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