CN100356479C

CN100356479C - 提供适当编程电压的非易失性半导体存储设备

Info

Publication number: CN100356479C
Application number: CNB031533523A
Authority: CN
Inventors: 笠靖; 加藤让二
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-09-13
Filing date: 2003-08-11
Publication date: 2007-12-19
Anticipated expiration: 2023-08-11
Also published as: TW200406008A; KR20040024450A; US20040062078A1; JP2004110871A; TWI221292B; US7012838B2; CN1484247A

Abstract

一种非易失性半导体存储设备，包括多个各具有非易失性存储单元阵列的块，和向非易失性存储单元阵列提供编程电压的编程电压发生电路，其中，编程电压发生电路根据用于选择所述多个块中一个的第一地址信号和指示写入访问存储单元在所选择的一个块中的位置的第二地址信号，对编程电压进行调节。

Description

提供适当编程电压的非易失性半导体存储设备

本申请要求2002年9月13日向日本专利局提出的日本专利申请No.2002-268315的优先权，在此全文引入作为参考。

技术领域

本发明涉及一种非易失性半导体存储设备，具体而言，本发明涉及一种存储单元阵列划分为多个块的非易失性半导体存储设备。

背景技术

当将数据写入闪存(flash memory)时，将高电压施加到存储单元的栅极和漏极上，从而将沟道热电子注入到浮栅中。考虑到数据写入的速度，最好将施加到存储单元漏极上的电压设定为尽可能高。然而，如果该电压过高，则在未选择的存储单元处会发生漏极干扰。这会导致电荷损耗，即，浮栅中收集的电子发生泄漏。因此，施加在漏极上的电压应该设定在预定的范围内。

在传统的闪存中，通过升压电路和调压电路将此漏极电压设定为预定的电平。当位线(bit line)的长度随着闪存的尺寸增大时，当电流经过位线时，由位线电阻所造成的电压降也显著增加。在接近位线的端点时尤其如此。这使得在写入操作时很难对于所有的存储单元将漏极电压设定在预定的范围内。

为了解决上述问题，在由本申请的同一申请人提出的日本专利申请No.2001-303709中，根据用于确定所访问的存储单元位置的地址信号，通过调压电路而对电压进行调节，从而将漏极电压设定在预定的范围内。调压电路利用串联的电容器，对升压电路所生成的升压电压进行分配，并且根据所分配的电压与一个参考电压之间的比较，对输出电压(漏极电压)进行调节。基于地址信号对各电容器的电容进行控制，从而根据位线上的位置(即，地址位置)对输出电压进行调节。

现有技术中的另一个实例(专利文献1)对写入数据的电压进行调节。

[专利文献1]

日本专利申请公开No.11-297086

在诸如闪存的半导体存储设备中，经常会规定把存储单元阵列划分为多个块。划分为块可以降低位线和字线(word line)上的负载，从而提供了高速数据访问的优点。在多个块的配置中，通常仅提供一组升压电路和调压电路，并且将调压电路的输出提供给各个块中的各个存储单元。在此情况下，从调压电路到存储单元之间的距离并不与地址直接相关。由于此原因，在将存储单元阵列划分为多个块的时候，上述专利申请中所公布的技术不能正确工作。

因此，需要一种非易失性半导体存储设备，其中，即使将存储单元阵列划分为多个块，也可以与存储单元的位置无关地向存储单元提供恒定的数据写入电压。

发明内容

本发明一个总的目的是提供一种非易失性半导体存储设备，其从根本上解决了由于现有技术的限制和缺点所导致的一个或者多个问题。

在下面的描述中将阐明本发明的特征和优点，其中的部分将通过说明书和附图而理解，或者根据说明书中提供的教导而通过本发明的实践而体验到。在说明书中，以完整、清晰、简明和确切的方式描述了一种非易失性半导体存储设备，使得本领域的技术人员能够实施本发明。通过在说明书中具体指出的非易失性半导体存储设备，可以实现和获得本发明的目的和其它的特征和优点。

根据本发明的目的，为了获得本发明的这些和其他优点，本发明提供了一种非易失性半导体存储设备，其包括多个具有非易失性存储单元阵列的块，和向非易失性存储单元阵列提供编程电压的编程电压发生电路，编程电压调节电路，用于根据选择一个所述块的第一地址信号和用于指示在所述一个块中的写访问存储单元的位置的第二地址信号生成编程电压调节信号；其中，编程电压发生电路根据所述第一地址信号，和所述编程电压调节信号对编程电压进行调节，其中，所述的编程电压发生电路包括：升压电路，用于生成升压电压；以及调压电路，用于根据所述升压电压和参考电压而生成编程电压，其中，根据所述的第一地址信号和所述编程电压调节信号对所述调压电路生成的编程电压进行调节。

上述的非易失性半导体存储设备根据用于确定一个块的第一地址信号和用于指明写入访问存储单元在所确定的块中的位置的编程电压调节信号，对编程电压进行调节。因此，在根据地址信号对编程电压进行调节时，考虑了从调压器到各个存储块的距离和各个存储块的寻址配置。从而可以对于各个存储块中的各个存储单元的位置，生成的适当的编程电压。

由下面的详细说明，结合附图，可以清楚地理解本发明的其他目的和更多的特征。

附图说明

图1显示的是根据本发明的非易失性半导体存储设备的框图；

图2显示的是根据本发明的编程电压调节电路和编程电压发生电路的实施例；

图3显示的是调压器的示例的电路图；

图4显示的是将存储单元阵列划分为四个块的结构；

图5显示的是在图4的结构中所使用的编程电压调节电路示例的框图；以及

图6显示的是图5所示逻辑电路的输入和输出的逻辑值表。

具体实施方式

下面参考附图对本发明的实施例进行说明。

图1显示的是根据本发明的非易失性半导体存储设备的框图。

图1中的非易失性半导体存储设备10包括状态控制电路11、输入/输出缓存器12、地址锁存器13、X解码器14、Y解码器15、单元阵列16、Y门电路17、数据锁存器18、编程电压发生电路19、擦除电压发生电路20、芯片使能/输出使能电路21、段擦除电路22和编程电压调节电路23。

状态控制电路11从设备的外部接收写入使能信号WE、芯片使能信号CE和数据信号DQ0至DQ15等作为控制信号，并且基于这些控制信号，作为状态机进行操作，从而对非易失性半导体存储设备10的各个部分的操作进行控制。

输入/输出缓存器12从设备的外部接收数据DQ0至DQ15，并且将所接收的数据提供给状态控制电路11和数据锁存器18。地址锁存器13对从设备外部提供的地址信号ADD进行锁存，并且将这些地址信号提供给X解码器14和Y解码器15。X解码器14对地址锁存器13所提供的地址进行解码，并且响应于解码的结果，激活单元阵列16中的字线。Y解码器15对地址锁存器13所提供的地址进行解码，并且响应于解码的结果，对Y门电路17进行控制，从而选择性地从单元阵列16的位线中提取数据，以传输到数据锁存器18。

单元阵列16包括存储单元晶体管阵列、字线、位线等，并且在各个存储单元晶体管中存储数据。当读取数据的时候，从由激活的字线所选择的存储单元中读取数据，并且把数据提供给位线。在编程和擦除的时候，将字线和位线设定为适合于各种操作的电压，从而将电荷注入存储单元，或者从存储单元中去除电荷。尽管没有在图1中明示，但是单元阵列16包括多个块，并且逐块地提供诸如X解码器14和Y解码器15的外围电路。

数据锁存器18根据Y解码器15和X解码器14的选择，对参考单元的参考电流和单元阵列16所提供的数据电流进行比较。这可以检测数据是0还是1。把所检测的数据作为读取数据提供给输入/输出缓存器12。另外，将编程校验参考单元或者擦除校验参考单元的参考电流与数据电流进行比较，可以进行编程操作或者擦除操作的校验检查，其中数据电流是根据Y解码器15和X解码器14的选择而由单元阵列16提供的。

编程电压发生电路19在状态控制电路11的控制下进行操作，以生成编程电压(即编程中使用的升压电压)。编程电压用于驱动X解码器14和Y解码器15，从而根据从输入/输出缓存器12提供给数据锁存器18的写入数据，执行对单元阵列16的数据写入操作。擦除电压发生电路20生成在擦除操作时提供给字线和位线的擦除电压。将擦除电压提供给段擦除电路22。段擦除电路22针对段进行擦除操作。

芯片使能/输出使能电路21从设备的外部接收芯片使能信号CE和输出使能信号OE，作为控制信号，并且确定是否驱动输入/输出缓存器12和单元阵列16。

编程电压调节电路23是本发明的特征电路，其基于地址信号ADD而生成编程电压调节信号VPROG_ADJ，以传输到编程电压发生电路19。编程电压发生电路19根据编程电压调节信号VPROG_ADJ对编程电压进行调节。

图2显示的是根据本发明的编程电压调节电路23和编程电压发生电路19的实施例。

在图2的示例中，将单元阵列16划分为两个块，即，单元阵列16A和单元阵列16B。单元阵列16A包括存储单元组16A-0至16A-3和段冗余存储单元组16A-R。单元阵列16B包括存储单元组16B-0至16B-3和段冗余存储单元组16B-R。

分别通过门电路38和39将单元阵列16A和单元阵列16B的位线连接到调压器31。利用地址信号的最高有效位A23对门电路38和39进行控制。当位A23为高时，门电路38断开，而当位A23为低时，通过反相器37断开门电路39。

调压器31是编程电压发生电路19的一部分。当由编程电压发生电路19的升压电路(即，升压发生电路)19A生成升压电压DPUMP时，调压器31将升压电压DPUMP调节到预定的电压。由包含两位的编程电压调节信号VPROG_ADJ(1:0)对调压器31的电压调节进行控制。

在图2的示例中，编程电压调节电路23包括编程电压调节单元32和33、门电路35和36以及反相器34。编程电压调节单元32和33中的每一个均生成两位的编程电压调节信号VPROG_ADJ(1:0)。地址信号的最高有效位A23选择编程电压调节信号VPROG_ADJ(1:0)中的一个。将所选择的编程电压调节信号VPROG_ADJ(1:0)提供给调压器31。

图3显示的是调压器31的示例的电路图。

图3中的调压器31包括差动放大器41、晶体管42、电容器43、晶体管44至47、电容器(MOS电容)48至51、反相器52至55、NAND电路56至59以及反相器60。差动放大器41由升压电路19A所生成的升压电压DPUMP进行供电，并且响应于节点N1处的电压和参考电压VREFD之间的差异而生成编程电压VPROG。具体而言，当节点N1处的电压低于参考电压VREFD时，提高编程电压VPROG；而当节点N1处的电压高于参考电压VREFD时，降低编程电压VPROG。节点N1处的电压等于由电容器43分配的编程电压VPROG的一部分。因此，如上所述的控制将编程电压VPROG调节为预定的电压。

根据电容器43的电容与电容器48至51中所选择的一个电容器的电容的比值来确定节点N1处的电压。因此，能够通过从电容器48至51中选择一个电容器而对编程电压VPROG的电平进行控制。

在本示例中，根据地址信号的最高有效位A23而选择电容器48和49或者电容器50和51。例如，如果地址位A23为高，则选择电容器48和49。如参考图2所述，当地址位A23为高时，将单元阵列16A连接到调压器31。因此，在此情况下，将电容器48和49连接到单元阵列16A。

两位的编程电压调节信号VPROG_ADJ(1:0)对晶体管44和45的导通/非导通状态进行控制，从而对电容器48和49中的每一个的选择/未选择状态进行控制。编程电压调节信号VPROG_ADJ(1:0)对应于用于选择存储单元组16A-0至16A-3的两位地址信号。当选择存储单元组16A-0进行写入时，编程电压调节信号VPROG_ADJ(1:0)为(0，0)；当选择存储单元组16A-1进行写入时，编程电压调节信号VPROG ADJ(1:0)为(0，1)；当选择存储单元组16A-2进行写入时，编程电压调节信号VPROG_ADJ(1:0)为(1，0)；当选择存储单元组16A-3进行写入时，编程电压调节信号VPROG_ADJ(1:0)为(1，1)。另外，当选择了段冗余存储单元组16A-R时，编程电压调节信号VPROG_ADJ(1:0)也设定为(1，1)。以此方式，改变与电容器43串联的电容值，以控制节点N1处的电压，从而对编程电压VPROG进行调节。

在图2中，存储单元阵列16A和16B分别位于距调压器31为L1和L2的距离处。因此，调压器31需要提供不同的编程电压，以反映距离的不同。为此，当地址位A23为高时，为单元阵列16A选择电容器48和49，而当地址位A23为低时，为单元阵列16B选择电容器50和51。

在图2的示例中，分别为单元阵列16A和16B提供了编程电压调节单元32和33。这样能够确保适当地考虑单元阵列16A和16B之间的不同寻址配置。例如，可能有这样的情况，将地址(0，0)分配给单元阵列16A中最近位置处的存储单元组16A-0，而将地址(1，1)分配给单元阵列16A中最远位置处的存储单元组16B-3。即使在此情况下，对应于单元阵列16B的编程电压调节单元33也可以对相关地址位的逻辑进行操作，以生成符合单元阵列16B的寻址配置的编程电压调节信号VPROG_ADJ(1:0)。

图4显示的是将存储单元阵列划分为四个块的结构的框图。

在图4中，将存储单元阵列划分为四个块，即，单元阵列16A至16D。编程电压发生电路19位于四个块的中央。将编程电压发生电路19生成的编程电压VPROG提供给各个块的Y门电路17A至17D。如图4所示，当地址信号的两个相应位A21和A20分别为(0，0)，(0，1)，(1，0)，(1，1)时，选择单元阵列16A的存储单元组16A-0至16A-3。当地址信号的两个相应位A21和A20分别为(1，1)，(1，0)，(0，1)，(0，0)时，选择单元阵列1 6B的存储单元组16B-0至16B-3。由于单元阵列16A和单元阵列16B具有不同的寻址配置，所以编程电压调节电路23需要对于各个单元阵列而提供不同的编程电压调节信号VPROG_ADJ(1:0)。

图5显示的是在图4的结构中所使用的编程电压调节电路23示例的电路图。如图2所示，编程电压调节电路23可以利用编程电压调节单元32和33，生成分别用于单元阵列16A和16B的编程电压调节信号VPROG_ADJ(1:0)。与此不同，图5中所示的结构利用单个电路就可以实现所有必要的逻辑操作，包括冗余选择。

图5中的编程电压调节电路23包括NAND门电路71、反相器72至78、PMOS晶体管79至90、NMOS晶体管91至103。编程电压调节电路23接收地址信号的两个位A20和A21，并且输出两位编程电压调节信号VPROG_ADJ(1:0)。反相器77的输出是对应于地址位A21的编程电压调节信号VPROG_ADJ(1)，而反相器78的输出是对应于地址位A20的编程电压调节信号VPROG_ADJ(0)。将编程电压调节信号VPROG_ADJ(1)和编程电压调节信号VPROG_ADJ(0)结合在一起而形成两位信号VPROG_ADJ(1:0)。

图6显示的是图5所示逻辑电路的输入和输出的逻辑值表。

如图5和图6所示，除了地址信号A20和A21外，还输入编程指令信号PGM、冗余指令信号HIT和最高有效地址位A23。当进行编程操作时，编程指令信号PGM为高。当执行冗余操作时，冗余指令信号HIT为高。该电路的输出为两位编程电压调节信号VPROG_ADJ(1:0)。

如图6所示，如果编程指令信号PGM为低，即表示无编程操作时，则无论其它信号的信号电平如何，编程电压调节信号VPROG_ADJ(1:0)为(L，L)。当进行编程操作，即，当编程指令信号PGM为高时，根据冗余指令信号HIT和地址信号A23的信号电平不同，电路输出也不同。如果冗余指令信号HIT为高，则无论地址信号A23的信号电平如何，编程电压调节信号VPROG_ADJ(1:0)为(H，H)。这使图3中的调压器31可以生成适当的编程电压VPRG，并且提供给备用段16A-R和16B-R，它们位于图4所示位线的延伸方向上距Y门电路最远处。

如果冗余指令信号HIT为低，则根据地址信号A23的信号电平不同，编程电压调节信号VPROG_ADJ(1:0)也不同。如图6所示，如果地址信号A23为高，则编程电压调节信号VPROG_ADJ(1:0)为(A21，A20)。在图4中，当在响应于信号A23的高电平而选择的单元阵列16A中，(A21，A20)分别为(0，0)，(0，1)，(1，0)，(1，1)时，分别选择了存储单元组16A-0至16A-3。因此，通过使调压器31根据编程电压调节信号VPROG_ADJ(1:0)(就是(A21，A20))对编程电压进行调节，从而可以向这些存储单元组提供适当的编程电压。

例如，当(A21，A20)为(0，0)时，选择最接近Y门电路17A的存储单元组16A-0进行数据写入。由于在此情况下，编程电压调节信号VPROG_ADJ(1:0)为(0，0)，所以调压器31选择对应于最近位置的编程电压VPROG。当(A21，A20)为(0，1)时，选择第二接近于Y门电路17A的存储单元组16A-1进行数据写入。由于在此情况下，编程电压调节信号VPROG_ADJ(1:0)为(0，1)，所以调压器31选择对应于第二接近位置的编程电压VPROG。

如果冗余指令信号HIT为低，地址信号A23为低，则编程电压调节信号VPROG_ADJ(1:0)为(A21B，A20B)，如图6所示，其为(A21，A20)的反转。在图4中，当在响应于信号A23的低电平而选择的单元阵列16B中，(A21，A20)分别为(1，1)，(1，0)，(0，1)，(0，0)时，分别选择了存储单元组16B-0至16B-3。因此，通过使调压器31根据作为(A21，A20)的反转的编程电压调节信号VPROG_ADJ(1:0)对编程电压进行调节，从而可以向这些存储单元组提供适当的编程电压。

例如，当(A21，A20)为(1，1)时，选择最接近Y门电路17B的存储单元组16B-0进行数据写入。由于在此情况下，编程电压调节信号VPROG_ADJ(1:0)为(0，0)，所以调压器31选择对应于最近位置的编程电压VPROG。当(A21，A20)为(1，0)时，则选择第二接近于Y门电路17B的存储单元组16B-1进行数据写入。由于在此情况下，编程电压调节信号VPROG_ADJ(1:0)为(0，1)，所以调压器31选择对应于第二接近位置的编程电压VPROG。

对于单元阵列16C和16D，使用相同的规则。对于单元阵列16C，使用与单元阵列16A相同的方式生成编程电压，对于单元阵列16D，使用与单元阵列16B相同的方式生成编程电压。在如图4所示的配置中，如果单元阵列16A和单元阵列16B与调压器31的距离相同，则无需在调压器31中根据地址信号A23而选择电容器48和49或者电容器50和51。在此情况下，可以只提供一组电容器(例如，电容器48和49)。

这样，本发明考虑了从调压器到各个块的距离，以及各个存储块的寻址配置，以根据地址信号对编程电压进行调节。这使得可以在各个存储块中根据各个存储单元的位置生成适当的编程电压。

在上述的实施例中，对于二个块或四个块的情况进行了描述。但存储块的数目不局限于这些数目。另外，对于在各个存储单元块中具有四个存储单元组(如果包括冗余存储单元则为五个)的情况进行了描述。但存储单元组的数目可以是任何数目，而不局限于四，例如五或者更大的数目。在此情况下，可以根据电压调节所需的步长而确定构成编程电压调节信号VPROG_ADJ的位数。例如，即使存储单元组的数目为16，对于电压调节四个宽步长可以就足够了。如果是这样，则将编程电压调节信号VPROG_ADJ的位数设定为2。当存储单元组的数目为16时，也可能需要总共16个窄步长来进行电压调节。在此情况下，将编程电压调节信号VPROG_ADJ的位数设定为4。

在上述的实施例中，编程电压调节信号VPROG_ADJ包括n位，而调压器31通过2ⁿ个调节步长来进行编程电压调节。可选地，可以对应于编程电压调节信号VPROG_ADJ的n位中的一位选择一个电容器，从而实现编程电压的n步长调节。

另外，本发明不局限于这些实施例，在不脱离本发明范围的情况下，可以有不同的改进和变化。

Claims

1、一种非易失性半导体存储设备，包括：

多个各具有非易失性存储单元阵列的块；以及

编程电压调节电路，其根据选择一个所述块的第一地址信号和指示写入访问存储单元在所述一个块中的位置的第二地址信号生成编程电压调节信号；

编程电压发生电路，向非易失性存储单元阵列提供编程电压，其中，所述的编程电压发生电路根据所述第一地址信号和所述编程电压调节信号而对编程电压进行调节，其中，所述的编程电压发生电路包括：

升压电路，用于生成升压电压；以及

调压电路，用于根据所述升压电压和参考电压而生成编程电压，其中，根据所述的第一地址信号和所述编程电压调节信号对所述调压电路生成的编程电压进行调节。

2、根据权利要求1的非易失性半导体存储设备，其中，所述的调压电路包括：

电容电路，利用电容对编程电压进行分配而生成比较电压；

差动放大器电路，响应于比较电压和参考电压之间的比较，由所述的升压电压生成编程电压；以及

用于根据第一地址信号和所述编程电压调节信号对所述电容电路的电容进行调节的电路。

3、根据权利要求1的非易失性半导体存储设备，其中，所述的编程电压调节电路进行反转控制，根据第一地址信号而对第二地址信号进行反转或者不进行反转，并且将经过反转控制的第二地址信号提供给所述的编程电压发生电路作为编程电压调节信号。

4、根据权利要求1的非易失性半导体存储设备，其中，对于两个所述的块，由第二地址信号表示的第二地址具有不同的配置，相对于距所述编程电压发生电路的距离，两个块以相反的顺序对第二地址进行配置，在根据第一地址信号确定了两个块中的一个之后，根据编程电压调节信号对编程电压进行调节，从而反映从所述的编程电压发生电路到写入访问存储单元之间的实际距离。

5、根据权利要求1的非易失性半导体存储设备，其中，两个所述的块位于距所述编程电压发生电路的不同距离处，在根据第一地址信号确定了两个块中的一个之后，根据编程电压调节信号对编程电压进行调节，从而反映从所述的编程电压发生电路到写入访问存储单元之间的实际距离。