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CN109075214A - 沟槽mos型肖特基二极管 - Google Patents

沟槽mos型肖特基二极管 Download PDF

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CN109075214A CN201780025908.XA CN201780025908A CN109075214A CN 109075214 A CN109075214 A CN 109075214A CN 201780025908 A CN201780025908 A CN 201780025908A CN 109075214 A CN109075214 A CN 109075214A
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Abstract

提供高耐压且低损耗的沟槽MOS型肖特基二极管。作为一个实施方式，提供沟槽MOS型肖特基二极管(1)，其具有：包括Ga2O3系单晶的第1半导体层(10)；包括Ga2O3系单晶的第2半导体层(11)，其是层叠于第1半导体层(10)的层，具有在面(17)上开口的沟槽(12)；阳极电极(13)，其形成在面(17)上；阴极电极(14)，其形成在第1半导体层(10)的与第2半导体层(11)相反的一侧的面上；绝缘膜(15)，其覆盖第2半导体层(11)的沟槽(12)的内表面；以及沟槽MOS栅极(16)，其埋入于第2半导体层(11)的沟槽(12)内从而被绝缘膜(15)覆盖，与阳极电极(13)接触。

Description

沟槽MOS型肖特基二极管
技术领域
本发明涉及沟槽MOS型肖特基二极管。
背景技术
以往，已知半导体层使用了Ga2O3的肖特基势垒二极管(肖特基二极管)(例如，专利文献1)。
在专利文献1中，例如记载了在n-Ga2O3层的电子载流子浓度、厚度分别为9.95×1016cm-3、3.3μm时，肖特基二极管的耐压为1000V。
另外，已知半导体层使用了Si的沟槽MOS型肖特基二极管和半导体层使用了SiC的沟槽MOS型肖特基二极管(例如，非专利文献1、2)。
在非专利文献1中，记载了在n-Si层的掺杂浓度、厚度分别为1×1016cm-3、9μm时，半导体层使用了Si的沟槽MOS型肖特基二极管的耐压为107V。
从非专利文献2所记载的反向电压-反向电流特性可以看出，在n-SiC层的掺杂浓度、厚度分别为6×1015cm-3、4μm时，半导体层使用了SiC的沟槽MOS型肖特基二极管的耐压为数十V左右。
现有技术文献
专利文献
专利文献1：特开2013-102081号公报
非专利文献
非专利文献1：T.Shimizu et al.,Proceedings of 2001 InternationalSymposium on Power Semiconductor Devices&ICs,Osaka,pp.243-246(2001).
非专利文献2：V.Khemka,et al.,IEEE ELECTRON DEVICE LETTERS,VOL.21,NO.5,MAY 2000,pp.286-288
发明内容
发明要解决的问题
在专利文献1中，肖特基二极管的耐压是由Ga2O3的击穿场强来定义的。然而，在使用了Ga2O3等击穿场强大的材料的肖特基二极管中，若使反向电压增加，则在Ga2O3层发生击穿之前阳极电极与Ga2O3层之间的漏电流会变得极大，肖特基二极管会烧坏。
因此，对于半导体层使用了Ga2O3的肖特基二极管，可以说将流过规定大小(例如1μA)的漏电流时的反向电压定义为耐压是合适的。此外，专利文献1的肖特基二极管不具有用于抑制漏电流的特别结构，若对n-Ga2O3层的载流子浓度为9.95×1016cm-3时的、流过1μA的漏电流时的反向电压进行概算，则为大约64V。
本发明的目的在于，提供高耐压且低损耗的沟槽MOS型肖特基二极管。
用于解决问题的方案
为了达到上述目的，本发明的一方面提供下述[1]～[7]的沟槽MOS型肖特基二极管。
[1]一种沟槽MOS型肖特基二极管，具有：包括Ga2O3系单晶的第1半导体层；包括Ga2O3系单晶的第2半导体层，其是层叠于上述第1半导体层的层，具有沟槽，上述沟槽在上述第2半导体层的与上述第1半导体层相反的一侧的面上开口；阳极电极，其形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上；阴极电极，其形成在上述第1半导体层的与上述第2半导体层相反的一侧的面上；绝缘膜，其覆盖上述第2半导体层的上述沟槽的内表面；以及沟槽MOS栅极，其埋入于上述第2半导体层的上述沟槽内从而被上述绝缘膜覆盖，与上述阳极电极接触。
[2]根据上述[1]所述的沟槽MOS型肖特基二极管，上述第2半导体层的施主浓度为1.0×1015cm-3以上且3.0×1017cm-3以下，上述第2半导体层的厚度为2.0μm以上且50μm以下。
[3]根据上述[2]所述的沟槽MOS型肖特基二极管，上述第2半导体层的施主浓度为3.0×1016cm-3以上且6.0×1016cm-3以下，上述第2半导体层的厚度为4.5μm以上且9μm以下。
[4]根据上述[3]所述的沟槽MOS型肖特基二极管，上述第2半导体层的厚度为5.5μm以上。
[5]根据上述[1]～[4]的任意一项所述的沟槽MOS型肖特基二极管，上述绝缘膜的下表面被介电常数比上述绝缘膜的介电常数低的绝缘体覆盖。
[6]根据上述[5]所述的沟槽MOS型肖特基二极管，上述绝缘膜的最下部的正下方的上述绝缘体的厚度为200nm以上。
[7]根据上述[5]所述的沟槽MOS型肖特基二极管，上述绝缘体与上述第1半导体层接触。
发明效果
根据本发明，能够提供高耐压且低损耗的沟槽MOS型肖特基二极管。
附图说明
图1是第1实施方式的沟槽MOS型肖特基二极管的垂直截面图。
图2A是表示沟槽的平面图案的典型例子的、第2半导体层的俯视图。
图2B是表示沟槽的平面图案的典型例子的、第2半导体层的俯视图。
图3是第1实施方式的沟槽MOS型肖特基二极管的变形例的垂直截面图。
图4是第2实施方式的沟槽MOS型肖特基二极管的垂直截面图。
图5A是第3实施方式的沟槽MOS型肖特基二极管的垂直截面图。
图5B是第3实施方式的沟槽MOS型肖特基二极管的垂直截面图。
图6概略地表示实施例的模拟中的、沟槽MOS型肖特基二极管中的点P1、P2、P3的位置。
图7A表示绝缘膜的相对介电常数与点P1、P2处的电场强度E的关系。
图7B表示绝缘膜的相对介电常数与点P3处的电场强度E的关系。
图8A表示绝缘膜的厚度Ti与点P1、P2处的电场强度E的关系。
图8B表示绝缘膜的厚度Ti与点P3处的电场强度E的关系。
图9A表示沟槽的深度Dt与点P1、P2处的电场强度E的关系。
图9B表示沟槽的深度Dt与点P3处的电场强度E的关系。
图10A表示第2半导体层的厚度Te与点P1、P2处的电场强度E的关系。
图10B表示第2半导体层的厚度Te与点P3处的电场强度E的关系。
图11A表示第2半导体层的施主浓度Nd与点P1、P2处的电场强度E的关系。
图11B表示第2半导体层的施主浓度Nd与点P3处的电场强度E的关系。
图12A表示相邻的沟槽之间的台面形状部分的1/2宽度Wm与点P1、P2处的电场强度E的关系。
图12B表示相邻的沟槽之间的台面形状部分的1/2宽度Wm与点P3处的电场强度E的关系。
图13表示阳极电极和第2半导体层的界面处的势垒高度与点P1、P2、P3处的电场强度E的关系。
图14表示阳极电极和第2半导体层的界面处的势垒高度与反向漏电流的关系。
图15表示使用通过模拟得出的导通电阻和势垒高度计算出的、耐压为1200V的沟槽MOS型肖特基二极管的正向特性。
图16表示阳极电极和第2半导体层的界面处的势垒高度与反向漏电流的关系。
图17表示使用通过模拟得出的导通电阻和势垒高度计算出的、耐压为600V的沟槽MOS型肖特基二极管的正向特性。
图18A表示绝缘膜的最下部的正下方的绝缘体的厚度Tb与点P1、P2处的电场强度E的关系。
图18B表示绝缘膜的最下部的正下方的绝缘体的厚度Tb与点P3处的电场强度E的关系。
图18C表示绝缘膜的最下部的正下方的绝缘体的厚度Tb与点P4处的电场强度E的关系。
具体实施方式
〔第1实施方式〕
(沟槽MOS型肖特基二极管的构成)
图1是第1实施方式的沟槽MOS型肖特基二极管1的垂直截面图。沟槽MOS型肖特基二极管1是具有沟槽MOS区域的纵型的肖特基二极管。
沟槽MOS型肖特基二极管1具有：第1半导体层10；第2半导体层11，其是层叠于第1半导体层10的层，具有在其与第1半导体层10相反的一侧的面17上开口的沟槽12；阳极电极13，其形成在第2半导体层11的面17上；阴极电极14，其形成在第1半导体层10的与第2半导体层11相反的一侧的面上；绝缘膜15，其覆盖第2半导体层11的沟槽12的内表面；沟槽MOS栅极16，其埋入于第2半导体层11的沟槽12内从而被绝缘膜15覆盖，与阳极电极13接触。
在沟槽MOS型肖特基二极管1中，通过向阳极电极13与阴极电极14之间施加正向电压(阳极电极13侧为正电位)，从第2半导体层11观看的阳极电极13与第2半导体层11的界面的能垒下降，电流从阳极电极13流向阴极电极14。
另一方面，在向阳极电极13与阴极电极14之间施加了反向电压(阳极电极13侧为负电位)时，由于肖特基势垒，电流不流动。当向阳极电极13与阴极电极14之间施加反向电压时，耗尽层会从阳极电极13与第2半导体层11的界面以及绝缘膜15与第2半导体层11的界面扩大。
一般，肖特基二极管的反向漏电流的上限被设为1μA。在本实施方式中，将流过1μA的漏电流时的反向电压定义为耐压。
例如，根据“松波弘之、大谷升、木本恒畅、中村孝著，‘半導体SiC技術と応用(半导体SiC技术与应用)’，第2版，日刊工业新闻社，2011年9月30日，p.355”所记载的、以SiC为半导体层的肖特基二极管中的反向漏电流的肖特基界面电场强度依赖性的数据，反向漏电流的电流密度为0.0001A/cm2时的肖特基电极正下方的电场强度为大约0.8MV/cm。在此，0.0001A/cm2是在尺寸为1mm×1mm的肖特基电极中流过1μA的电流时的肖特基电极正下方的电流密度。
因此，即使半导体材料自身的击穿场强为数MV/cm，若肖特基电极正下方的电场强度超过0.8MV/cm，则也会有超过1μA的漏电流流过。
例如，在不具有用于抑制肖特基电极正下方的电场强度的特别结构的以往的肖特基二极管中，为了得到1200V的耐压，需要将半导体层的施主浓度降低至1015cm-3这一量级且需要使半导体层非常厚，以将肖特基电极正下方的电场强度抑制为0.8MV/cm以下。因此，导通损耗会非常大，难以制作高耐压且低损耗的肖特基势垒二极管。
本实施方式的沟槽MOS型肖特基二极管1由于具有沟槽MOS结构，因此无需增加半导体层的电阻，就能够得到高的耐压。即，沟槽MOS型肖特基二极管1是高耐压且低损耗的肖特基二极管。
此外，作为高耐压且低损耗的肖特基二极管，已知结势垒肖特基(JBS)二极管，但由于p型的Ga2O3难以制造，因此Ga2O3不适合作为需要p型区域的JBS二极管的材料。
第1半导体层10包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第1半导体层10的施主浓度Nd’例如为1.0×1018以上且1.0×1020cm-3以下。第1半导体层10的厚度Ts例如为10～600μm。第1半导体层10例如为Ga2O3系单晶基板。
在此，所谓Ga2O3系单晶，是指Ga2O3单晶或者添加有Al、In等元素的Ga2O3单晶。例如，可以是作为添加有Al和In的Ga2O3单晶的(GaxAlyIn(1-x-y))2O3(0＜x≤1，0≤y＜1，0＜x+y≤1)单晶。在添加了Al的情况下，带隙会变宽，在添加了In的情况下，带隙会变窄。此外，上述的Ga2O3单晶例如具有β型的晶体结构。
第2半导体层11包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。第2半导体层11的施主浓度Nd比第1半导体层10的施主浓度Nd低。第2半导体层11例如是在作为Ga2O3系单晶基板的第1半导体层10上外延生长的外延层。
此外，也可以在第1半导体层10与第2半导体层11之间形成含有高浓度的施主的高施主浓度层。该高施主浓度层例如在使第2半导体层11在作为基板的第1半导体层10上外延生长的情况下使用。在第2半导体层11的生长初期，由于掺杂物的取入量不稳定或者从作为基板的第1半导体层10扩散有受主杂质，因此，若使第2半导体层11在第1半导体层10上直接生长，则第2半导体层11的离与第1半导体层10的界面近的区域有时会高电阻化。为了避免这样的问题，而使用高施主浓度层。高施主浓度层的浓度例如设定为比第2半导体层11高的浓度，更优选设定为比第1半导体层10高的浓度。
第2半导体层11的施主浓度Nd越增加，则沟槽MOS型肖特基二极管1的各部分的电场强度越增加。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度抑制得低，优选第2半导体层11的施主浓度Nd为大约6.0×1016cm-3以下。另一方面，施主浓度Nd越小则第2半导体层11的电阻越大，正向损耗越增加，因此，为了得到例如1200V以下的耐压，优选施主浓度Nd为3.0×1016cm-3以上。另外，为了得到更高的耐压，优选将施主浓度Nd降低至例如1.0×1016cm-3左右。
第2半导体层11的厚度Te越增加，则第2半导体层11中的最大电场强度和绝缘膜15中的最大电场强度越降低。通过将第2半导体层11的厚度Te设为大约6μm以上，能够有效地降低第2半导体层11中的最大电场强度和绝缘膜15中的最大电场强度。从这些电场强度的降低和沟槽MOS型肖特基二极管1的小型化的观点出发，优选第2半导体层11的厚度Te为大约5.5μm以上且9μm以下。
沟槽MOS型肖特基二极管1的各部分的电场强度会根据沟槽12的深度Dt而变化。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度抑制得低，优选沟槽12的深度Dt为大约2μm以上且6μm以下，更优选为大约3μm以上且4μm以下。另外，在本说明书中，将沟槽12的宽度的一半的宽度(以下称为1/2宽度)设为Wt。
第2半导体层11的相邻的沟槽12之间的台面形状部分的宽度越减小，则第2半导体层11中的阳极电极13正下方的区域中的最大电场强度越降低。在本说明书中，将相邻的沟槽12之间的台面形状部分的宽度的一半的宽度(以下称为1/2宽度)设为Wm。为了将第2半导体层11中的阳极电极13正下方的区域中的最大电场强度抑制得低，优选台面形状部分的1/2宽度Wm为1.25μm以下。另一方面，台面形状部分的宽度越小则沟槽12的制造难度越增大，因此优选台面形状部分的1/2宽度Wm为0.25μm以上。
绝缘膜15的介电常数越增加，则绝缘膜15中的最大电场强度越降低，因此优选绝缘膜15包括介电常数高的材料。例如，作为绝缘膜15的材料，能够使用Al2O3(相对介电常数为大约9.3)、HfO2(相对介电常数为大约22)，但特别优选使用介电常数高的HfO2。
另外，绝缘膜15的厚度Ti越增加，则第2半导体层11中的最大电场强度越降低，但绝缘膜15中的最大电场强度和阳极电极13正下方的区域中的最大电场强度增加。从制造容易性的观点出发，优选绝缘膜15的厚度小，更优选为300nm以下。不过，当然需要是在沟槽MOS栅极16与第2半导体层11之间几乎不会直接流过电流的程度的厚度。
沟槽MOS栅极16的材料只要具有导电性即可，没有特别限制，例如，能够使用以高浓度掺杂的多晶Si或者Ni、Au等金属。
如上所述，沟槽MOS型肖特基二极管1中的电场强度会受相邻的2个沟槽12之间的台面形状部分的宽度、沟槽12的深度Dt、绝缘膜15的厚度Ti等的影响，但几乎不受沟槽12的平面图案影响。因此，第2半导体层11的沟槽12的平面图案没有特别限制。
图2A、2B是分别表示沟槽12的平面图案的典型例子的、第2半导体层11的面17的俯视图。
图2A所示的沟槽12具有线状的平面图案。图2B所示的沟槽12具有如下平面图案：相邻的2个沟槽12之间的台面形状部分的平面图案为点状。
图1所示的沟槽MOS型肖特基二极管1的截面相当于在图2A所示的沟槽MOS型肖特基二极管1中沿着截断线A-A截取的截面和在图2B所示的沟槽MOS型肖特基二极管1中沿着截断线B-B截取的截面。
阳极电极13与第2半导体层11形成肖特基接触。阳极电极13包括Pt、Pd、Au、Ni、Ag、Cu、Al、Mo、In、Ti、多晶Si以及它们的氧化物或氮化物、合金等材料。阳极电极13与第2半导体层11的界面处的势垒的高度(势垒高度)越高，则阳极电极13与第2半导体层11的肖特基界面处的反向漏电流越小。另一方面，在阳极电极13使用了势垒高度高的金属情况下，正向的上升电压会升高，因此正向损耗增加。因而，优选选择具有反向漏电流最大为1μA左右的势垒高度的材料。例如在反向耐压为600V至1200V的情况下，通过将势垒高度设为0.7eV左右，则在将反向漏电流抑制为1μA左右的状态下，最能降低正向损耗。阳极电极13也可以具有层叠了不同金属膜的多层结构，例如：Pt/Au、Pt/Al、Pd/Au、Pd/Al或者Pt/Ti/Au以及Pd/Ti/Au。
阴极电极14与第1半导体层10形成欧姆接触。阴极电极14包括Ti等金属。阴极电极14也可以具有层叠了不同金属膜的多层结构，例如：Ti/Au或者Ti/Al。为了使阴极电极14与第1半导体层10可靠地形成欧姆接触，优选阴极电极14的与第1半导体层10接触的层包括Ti。
图3是沟槽MOS型肖特基二极管1的变形例的垂直截面图。如图3所示，沟槽MOS型肖特基二极管1也可以具有场板结构。
在图3所示的变形例中，沿着第2半导体层11的面17的边缘，设置有包括SiO2等的电介质膜18，阳极电极13的边缘跨在该电介质膜18之上。
通过设置这样的场板结构，能够抑制电场向阳极电极13的端部集中。另外，电介质膜18还作为抑制流过第2半导体层11的面17的表面漏电流的钝化膜发挥功能。此外，场板结构的有无对上述的沟槽MOS型肖特基二极管1的结构中的各参数(台面形状部分的1/2宽度Wm、沟槽12的深度Dt、绝缘膜15的厚度Ti等)的最佳值不产生影响。
〔第2实施方式〕
在第2实施方式中，在沟槽的底部埋入与构成绝缘膜15的绝缘体不同的绝缘体，这一点与第1实施方式不同。此外，对于与第1实施方式的相同点，将说明省略或者简化。
(沟槽MOS型肖特基二极管的构成)
图4是第2实施方式的沟槽MOS型肖特基二极管2的垂直截面图。
沟槽MOS型肖特基二极管2的第2半导体层11具有在面17上开口的沟槽21。在沟槽21的底部埋入绝缘体22，绝缘膜15覆盖绝缘体22的上表面和沟槽21的内侧侧面。沟槽MOS栅极16埋入于沟槽21内，从而被绝缘膜15覆盖。
例如，在沟槽21的底部埋入绝缘体22后，通过蚀刻将绝缘体22的上部削成弧形，形成沟槽12。然后，在沟槽12内形成绝缘膜15和沟槽MOS栅极16。沟槽21的底面可以是平坦的，也可以如沟槽12那样成为弧形。
绝缘体22包括介电常数比绝缘膜15的介电常数低的绝缘体。因此，在向阳极电极13与阴极电极14之间施加了电压时，施加到绝缘体22的电场比施加到绝缘膜15的电场大。
在第1实施方式的沟槽MOS型肖特基二极管1中，绝缘膜15中电场强度最高的区域是沟槽12的底部近旁的区域。另外，第2半导体层11中电场强度最高的区域是沟槽12的正下方的区域。
通过设置第2实施方式的绝缘体22，能够降低绝缘膜15中的沟槽12的底部近旁的区域的电场强度和第2半导体层11中的沟槽12的正下方的区域的电场强度。即，能够降低绝缘膜15中的最大电场强度和第2半导体层11中的最大电场强度。
作为绝缘体22的材料，优选使用SiO2(相对介电常数为大约4)等介电常数低的材料。优选绝缘膜15的最下部的正下方的绝缘体22的厚度Tb为大约200nm以上。绝缘体22具有与沟槽12相同的平面图案，典型地，具有与沟槽12的宽度2Wt大致相等的宽度。
〔第3实施方式〕
在第3实施方式中，绝缘体22与第1半导体层10接触，这一点与第2实施方式不同。此外，对于与第2实施方式的相同点，将说明省略或者简化。
(沟槽MOS型肖特基二极管的构成)
图5A、5B是第3实施方式的沟槽MOS型肖特基二极管3的垂直截面图。
沟槽MOS型肖特基二极管3与第2实施方式的沟槽MOS型肖特基二极管2相比，绝缘体22的厚度Tb较大。因此，与通过绝缘体22和第2半导体层11来确保耐压的沟槽MOS型肖特基二极管2不同，仅通过绝缘体22就能够确保耐压。
因此，能够将第2半导体层11的厚度Te减小到绝缘体22与第1半导体层10接触为止，能够降低导通电阻。即，在将沟槽MOS型肖特基二极管2与沟槽MOS型肖特基二极管3设计成具有相同耐压的情况下，能够使沟槽MOS型肖特基二极管3的导通电阻小于沟槽MOS型肖特基二极管2的导通电阻，能够使损耗更小。
可以是如图5A所示，沟槽MOS型肖特基二极管3的绝缘体22的底部与第1半导体层10的上表面接触，也可以是如图5B所示，沟槽MOS型肖特基二极管3的绝缘体22的底部进入第1半导体层10中。即，绝缘体22的最下部的高度可以等于第1半导体层10与第2半导体层11的界面处的高度，也可以低于第1半导体层10与第2半导体层11的界面处的高度。
(实施方式的效果)
根据上述第1实施方式～第3实施方式，通过将Ga2O3用于半导体层，能够提供高耐压且低损耗的沟槽MOS型肖特基二极管。
实施例1
通过模拟，求出了第1实施方式的沟槽MOS型肖特基二极管1的结构中的各参数的最佳值。在该模拟中，求出了各参数与第2半导体层11中的最大电场强度、绝缘膜15中的最大电场强度、以及第2半导体层11中的阳极电极13正下方的区域(从与阳极电极13的界面起到深度为0.5μm处的区域)中的最大电场强度之间的关系。
在此，将第2半导体层11中的电场强度E最大的点设为P1，将绝缘膜15中的电场强度E最大的点设为P2，将第2半导体层11中的阳极电极13正下方的区域中的电场强度E最大的点设为P3。即，点P1处的电场强度E是第2半导体层11中的最大电场强度，点P2处的电场强度E是绝缘膜15中的最大电场强度，点P3处的电场强度E是第2半导体层11中的阳极电极13正下方的区域中的最大电场强度。
图6概略地表示本实施例的模拟中的、沟槽MOS型肖特基二极管1中的点P1、P2、P3的位置。
另外，在本实施例的模拟中，改变了下面的表1所示的结构参数中的任意参数。在表示各模拟的结果的坐标图(图7～12)中表示出各模拟中被固定的参数。此外，所有的模拟中的值均相同的参数(Wf、Wm、Wt、Nd’、Vb)未显示在图7～12的坐标图中。
[表1]
阳极电极1 3的功函数W<sub>f</sub> 5.32 eV
台面形状部分的1/2宽度W<sub>m</sub> 0.5μm
沟槽1 2的1/2宽度W<sub>t</sub> 1.0μm
绝缘膜1 5的厚度T<sub>i</sub> 20～500nm
第2半导体层11的厚度T<sub>e</sub> 4～9μm
沟槽1 2的深度D<sub>t</sub> 1～7μm
绝缘膜1 5的相对介电常数ε<sub>s</sub> 9.3或22
第1半导体层1 0的施主浓度N<sub>a</sub>’ 1.0x10<sup>19</sup>cm<sup>-3</sup>
第2半导体层1 1的施主浓度N<sub>d</sub> 3.0x10<sup>16</sup>～8.0x10<sup>16</sup>cm<sup>-3</sup>
施加电压V<sub>b</sub> 1200V
图7A、7B表示绝缘膜15的相对介电常数与点P1、P2、P3处的电场强度E的关系。图7A、7B中的相对介电常数9.3、22分别相当于Al2O3、HfO2的相对介电常数。
图7A表示出：绝缘膜15的介电常数越增加，则绝缘膜15中的最大电场强度越降低。
图8A、8B表示绝缘膜15的厚度Ti与点P1、P2、P3处的电场强度E的关系。
图8A表示出：绝缘膜15的厚度Ti越增加，则第2半导体层11中的最大电场强度越降低。
在文献“M.Higashiwaki et al.，Appl.Phys.Lett.100，013504(2012).”中，报告了Ga2O3的击穿强度为大约8MV/cm。根据图8A，通过将绝缘膜15的厚度Ti设为大约300nm以上，能够将第2半导体层11中的最大电场强度抑制为小于8MV/cm。
此外，作为绝缘体的绝缘膜15的击穿强度非常高，因此，绝缘膜15的电场强度在本模拟的条件下不会达到击穿强度，即使增加也不会有问题。
图9A、9B表示沟槽12的深度Dt与点P1、P2、P3处的电场强度E的关系。
根据图9A，在沟槽12的深度Dt为大约6μm以下并优选为4μm以下时，能够将第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度抑制得低。另外，图9B表示出：在沟槽12的深度Dt为大约2μm以上并优选为3μm以上时，第2半导体层11中的阳极电极13正下方的区域中的最大电场强度被抑制得低。
图10A、10B表示第2半导体层11的厚度Te与点P1、P2、P3处的电场强度E的关系。
根据图10A，通过将第2半导体层11的厚度Te设为大约5.5μm以上，能够将第2半导体层11中的最大电场强度抑制为小于作为Ga2O3的击穿强度的8MV/cm。
图11A、11B表示第2半导体层11的施主浓度Nd与点P1、P2、P3处的电场强度E的关系。
根据图11A、11B，第2半导体层11的施主浓度Nd越小，则第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度越小。另外，根据图11A，通过将第2半导体层11的施主浓度Nd设为大约6.0×1016cm-3以下，能够将第2半导体层11中的最大电场强度抑制为小于作为Ga2O3的击穿强度的8MV/cm。
图12A、12B表示相邻的沟槽12之间的台面形状部分的1/2宽度Wm与点P1、P2、P3处的电场强度E的关系。
图12A、12B表示出：台面形状部分的宽度会对第2半导体层11中的阳极电极13正下方的区域中的最大电场强度产生特别大的影响。根据图12B，台面形状部分的宽度越减小，则第2半导体层11中的阳极电极13正下方的区域中的最大电场强度越降低。
图13表示阳极电极13和第2半导体层11的界面处的势垒高度与点P1、P2、P3处的电场强度E的关系。
图13表示出：第2半导体层11中的阳极电极13正下方的区域中的最大电场强度、第2半导体层11中的最大电场强度以及绝缘膜15中的最大电场强度不依赖于阳极电极13与第2半导体层11的界面处的势垒高度。
若除了上述的模拟结果以外，还考虑到当施主浓度Nd下降时耐压会增加、当第2半导体层11的厚度Te增加时耐压会增加、以及从沟槽MOS型肖特基二极管1的小型化的观点出发优选第2半导体层11的厚度Te为大约9μm以下，则可以说，为了形成耐压为1200V的元件，优选将施主浓度Nd设为大约3.0×1016cm-3以上且6.0×1016cm-3以下，将第2半导体层11的厚度Te设为大约5.5μm以上且9μm以下。
另外，在耐压小于1200V也无妨的情况下，能够使第2半导体层11的厚度Te更小，例如，为了形成耐压为600V的元件，只要施主浓度Nd为大约3.0×1016cm-3以上且6.0×1016cm-3以下，第2半导体层11的厚度Te为大约4.5μm以上且9μm以下即可。
将基于以上的模拟结果得出的耐压为1200V的沟槽MOS型肖特基二极管1的结构参数的例子表示在下面的表2中。
[表2]
台面形状部分的1/2宽度W<sub>m</sub> 0.5μm
沟槽1 2的1/2宽度W<sub>t</sub> 1μm
绝缘膜1 5的厚度T<sub>i</sub> 50nm
第2半导体层11的厚度T<sub>e</sub> 7μm
沟槽1 2的深度D<sub>t</sub> 3μm
绝缘膜1 5的相对介电常数ε<sub>s</sub> 22(HfO<sub>2</sub>)
第1半导体层1 0的施主浓度N<sub>d</sub>’ 1.0x10<sup>19</sup>cm<sup>-3</sup>以上
第1半导体层1 0的厚度T<sub>s</sub> 100μm以下
第2半导体层1 1的施主浓度N<sub>d</sub> 3.0x10<sup>16</sup>cm<sup>-3</sup>
第2半导体层11、第1半导体层10的导通电阻分别设为1.6mΩcm2、0.05mΩcm2。然而，若根据第2半导体层11的电阻率进行计算，则不含沟槽结构的情况下的第2半导体层11的导通电阻为1.3mΩcm2，1.6mΩcm2是假设由于沟槽结构导致产生大约1.2倍的损耗而得出的值。
图14表示阳极电极13和第2半导体层11的界面处的势垒高度与反向漏电流的关系。图14的势垒高度与反向漏电流的关系是考虑到热电子发射及镜像效应，通过将阳极电极正下方的电场强度假定为0.4MV/cm后的理论计算求出的。
根据图14，若将容许的漏电流的上限设1μA(1×10-6A)，则容许的势垒高度的最小值成为0.7eV。
图15表示使用上述的导通电阻和势垒高度计算出的、耐压为1200V的沟槽MOS型肖特基二极管1的正向特性。根据图15，例如，以200A/cm2驱动的情况下的正向电压为0.7～0.8V。
同样，将基于上述的模拟结果得出的耐压为600V的沟槽MOS型肖特基二极管1的结构参数的例子表示在下面的表3中。
[表3]
台面形状部分的1/2宽度W<sub>m</sub> 0.5μm
沟槽1 2的1/2宽度W<sub>t</sub> 1μm
绝缘膜1 5的厚度T<sub>i</sub> 50nm
第2半导体层1 1的厚度T<sub>e</sub> 4.5μm
沟槽1 2的深度D<sub>t</sub> 3μm
绝缘膜15的相对介电常数ε<sub>s</sub> 22(HfO<sub>2</sub>)
第1半导体层1 O的施主浓度N<sub>d</sub>’ 1.0x10<sup>19</sup>cm<sup>-3</sup>以上
第1半导体层1 0的厚度T<sub>s</sub> 100μm以下
第2半导体层1 1的施主浓度N<sub>d</sub> 3.0x10<sup>16</sup>cm<sup>-3</sup>
第2半导体层11、第1半导体层10的导通电阻分别设为1.0mΩcm2、0.05mΩcm2。此外，若根据第2半导体层11的电阻率进行计算，则不含沟槽结构的情况下的第2半导体层11的导通电阻为0.86mΩcm2，1.0mΩcm2是假设由于沟槽结构导致产生大约1.2倍的损耗而得出的值。
图16表示阳极电极13和第2半导体层11的界面处的势垒高度与反向漏电流的关系。图16的势垒高度与反向漏电流的关系是考虑到热电子发射及镜像效应，通过将阳极电极正下方的电场强度假定为0.2MV/cm后的理论计算而求出的。
根据图16，若将容许的漏电流的上限设为1μA(1×10-6A)，则容许的势垒高度的最小值成为0.7eV。
图17表示使用上述的导通电阻和势垒高度计算出的、耐压为600V的沟槽MOS型肖特基二极管1的正向特性。根据图17，例如，以200A/cm2驱动的情况下的正向电压为0.6～0.7V。
此外，在本实施例中，仅表示了耐压为1200V和600V的情况下的计算结果，但也能够基于本实施例的计算结果，容易地设计具有其它耐压的元件。例如，在耐压为300V的元件的情况下，只要设为耐压为1200V时算出的各部位的电场强度的值的1/4，并相应地变更结构参数即可。
例如，在形成耐压为300V以上且600V以下的元件的情况下，优选将施主浓度Nd设为大约3.0×1016cm-3以上且3.0×1017cm-3以下，将厚度Te设为大约2.0μm以上且4.5μm以下。另外，在形成耐压为1200V以上且1700V以下的元件的情况下，优选将施主浓度Nd设为大约1.0×1016cm-3以上且3.0×1016cm-3以下，将厚度Te设为大约5.5μm以上且9μm以下。在形成耐压为1700V以上且10kV以下的元件的情况下，优选将施主浓度Nd设为大约1.0×1015cm-3以上且1.0×1016cm-3以下，将厚度Te设为大约9μm以上且50μm以下。
汇总以上的计算结果来看，通过将第2半导体层11的施主浓度Nd调整为大约1.0×1015cm-3以上且3.0×1017cm-3以下的范围，将第2半导体层11的厚度Te调整为大约2.0μm以上且50μm以下的范围，能够形成耐压处于300V以上且10kV以下的范围的元件。
实施例2
通过模拟，验证了第2实施方式的沟槽MOS型肖特基二极管2的绝缘体22所带来的效果。
图18A、18B、18C表示膜15的最下部的正下方的绝缘体22的厚度Tb与点P1、P2、P3、P4处的电场强度E的关系。在此，点P4是绝缘体22中的电场强度E最大的点。此外，在设置有绝缘体22的情况下，第2半导体层11中的电场强度E最大的点P1位于绝缘体22的侧面近旁。
图18A、18B、18C表示出：绝缘体22的厚度Tb越增加，则第2半导体层11中的最大电场强度、绝缘膜15中的最大电场强度以及绝缘体22中的最大电场强度越降低。另外，即使绝缘体22的厚度Tb增加，第2半导体层11中的阳极电极13正下方的区域中的最大电场强度也几乎不发生变化。
另一方面，在增加了绝缘膜15的厚度Ti的情况下，如图8B所示，第2半导体层11中的阳极电极13正下方的区域中的最大电场强度增加了。因此，通过设置绝缘体22来代替使绝缘膜15的厚度Ti增加，能够降低第2半导体层11中的最大电场强度，且不会使第2半导体层11中的阳极电极13正下方的区域中的最大电场强度增加。
根据图18A，通过将绝缘体22的厚度Tb设为大约200nm以上，能够将第2半导体层11中的最大电场强度抑制得特别低。
以上说明了本发明的实施方式、实施例，但本发明不限于上述实施方式、实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
另外，上面所述的实施方式、实施例并不限定权利要求书所涉及的发明。另外，应当注意，实施方式、实施例中所说明的特征的所有组合对用于解决发明的问题的方案来说并非都是必须的。
工业上的可利用性
提供高耐压且低损耗的沟槽MOS型肖特基二极管。
附图标记说明
1、2、3…沟槽MOS型肖特基二极管，10…第1半导体层，11…第2半导体层，12、21…沟槽，13…阳极电极，14…阴极电极，15…绝缘膜，16…沟槽MOS栅极，22…绝缘体。

Claims (7)

1.一种沟槽MOS型肖特基二极管，其特征在于，具有：
包括Ga2O3系单晶的第1半导体层；
包括Ga2O3系单晶的第2半导体层，其是层叠于上述第1半导体层的层，具有沟槽，上述沟槽在上述第2半导体层的与上述第1半导体层相反的一侧的面上开口；
阳极电极，其形成在上述第2半导体层的与上述第1半导体层相反的一侧的面上；
阴极电极，其形成在上述第1半导体层的与上述第2半导体层相反的一侧的面上；
绝缘膜，其覆盖上述第2半导体层的上述沟槽的内表面；以及
沟槽MOS栅极，其埋入于上述第2半导体层的上述沟槽内从而被上述绝缘膜覆盖，与上述阳极电极接触。
2.根据权利要求1所述的沟槽MOS型肖特基二极管，
上述第2半导体层的施主浓度为1.0×1015cm-3以上且3.0×1017cm-3以下，
上述第2半导体层的厚度为2.0μm以上且50μm以下。
3.根据权利要求2所述的沟槽MOS型肖特基二极管，
上述第2半导体层的施主浓度为3.0×1016cm-3以上且6.0×1016cm-3以下，
上述第2半导体层的厚度为4.5μm以上且9μm以下。
4.根据权利要求3所述的沟槽MOS型肖特基二极管，
上述第2半导体层的厚度为5.5μm以上。
5.根据权利要求1至4中的任意一项所述的沟槽MOS型肖特基二极管，
上述绝缘膜的下表面被介电常数比上述绝缘膜的介电常数低的绝缘体覆盖。
6.根据权利要求5所述的沟槽MOS型肖特基二极管，
上述绝缘膜的最下部的正下方的上述绝缘体的厚度为200nm以上。
7.根据权利要求5所述的沟槽MOS型肖特基二极管，
上述绝缘体与上述第1半导体层接触。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
US11456388B2 (en) 2018-03-01 2022-09-27 Tamura Corporation Trench MOS schottky diode and method for producing same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6991503B2 (ja) * 2017-07-06 2022-01-12 株式会社タムラ製作所 ショットキーバリアダイオード
JP7179276B2 (ja) 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
JP7165322B2 (ja) 2018-03-30 2022-11-04 Tdk株式会社 ショットキーバリアダイオード
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
US11239323B2 (en) 2018-08-22 2022-02-01 Mitsubishi Electric Corporation Oxide semiconductor device and method for manufacturing same
JP6966740B2 (ja) 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
JP6966739B2 (ja) 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
WO2020096838A1 (en) * 2018-11-06 2020-05-14 Cornell University High voltage group iii trioxide trench mos barrier schottky and methods of fabricating same
JP7375419B2 (ja) 2019-09-26 2023-11-08 Tdk株式会社 磁気センサ
US11476340B2 (en) * 2019-10-25 2022-10-18 Ohio State Innovation Foundation Dielectric heterojunction device
JP7371484B2 (ja) 2019-12-18 2023-10-31 Tdk株式会社 ショットキーバリアダイオード
JP7415537B2 (ja) 2019-12-18 2024-01-17 Tdk株式会社 ショットキーバリアダイオード
US11469333B1 (en) * 2020-02-19 2022-10-11 Semiq Incorporated Counter-doped silicon carbide Schottky barrier diode
JP7456220B2 (ja) 2020-03-19 2024-03-27 Tdk株式会社 ショットキーバリアダイオード
US11848389B2 (en) 2020-03-19 2023-12-19 Ohio State Innovation Foundation Low turn on and high breakdown voltage lateral diode
JP7522399B2 (ja) 2020-10-07 2024-07-25 株式会社タムラ製作所 ショットキーダイオード
JP2022069742A (ja) * 2020-10-26 2022-05-12 株式会社ノベルクリスタルテクノロジー 酸化ガリウムダイオード
JP2022129918A (ja) 2021-02-25 2022-09-06 Tdk株式会社 ショットキーバリアダイオード
JP2022129917A (ja) 2021-02-25 2022-09-06 Tdk株式会社 ショットキーバリアダイオード
US20230068318A1 (en) * 2021-08-27 2023-03-02 Intel Corporation Iii-n diodes with n-doped wells and capping layers
JP2023079551A (ja) 2021-11-29 2023-06-08 Tdk株式会社 ショットキーバリアダイオード
JP2023079552A (ja) * 2021-11-29 2023-06-08 Tdk株式会社 ジャンクションバリアショットキーダイオード

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114670A (zh) * 2006-07-28 2008-01-30 松下电器产业株式会社 肖特基势垒半导体器件
US20090309181A1 (en) * 2008-06-12 2009-12-17 Force Mos Technology Co. Ltd. Trench schottky with multiple epi structure
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
CN103137710A (zh) * 2011-11-21 2013-06-05 朱江 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN103765593A (zh) * 2011-09-08 2014-04-30 株式会社田村制作所 Ga2O3 系半导体元件
CN103918082A (zh) * 2011-11-09 2014-07-09 株式会社田村制作所 肖特基势垒二极管
WO2016013554A1 (ja) * 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323402B2 (en) * 2002-07-11 2008-01-29 International Rectifier Corporation Trench Schottky barrier diode with differential oxide thickness
JP2009177028A (ja) * 2008-01-25 2009-08-06 Toshiba Corp 半導体装置
JP5531620B2 (ja) * 2010-01-05 2014-06-25 富士電機株式会社 半導体装置
CN103782392A (zh) 2011-09-08 2014-05-07 株式会社田村制作所 Ga2O3 系半导体元件
JP5922014B2 (ja) * 2012-12-27 2016-05-24 新電元工業株式会社 トレンチショットキバリアダイオード及びその製造方法
EP2945192A1 (en) * 2014-05-14 2015-11-18 Nxp B.V. Semiconductive device and associated method of manufacture
JP2016031953A (ja) 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114670A (zh) * 2006-07-28 2008-01-30 松下电器产业株式会社 肖特基势垒半导体器件
US20090309181A1 (en) * 2008-06-12 2009-12-17 Force Mos Technology Co. Ltd. Trench schottky with multiple epi structure
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
CN103765593A (zh) * 2011-09-08 2014-04-30 株式会社田村制作所 Ga2O3 系半导体元件
CN103918082A (zh) * 2011-11-09 2014-07-09 株式会社田村制作所 肖特基势垒二极管
CN103137710A (zh) * 2011-11-21 2013-06-05 朱江 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
WO2016013554A1 (ja) * 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11456388B2 (en) 2018-03-01 2022-09-27 Tamura Corporation Trench MOS schottky diode and method for producing same
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
WO2020186700A1 (zh) * 2019-03-19 2020-09-24 南方科技大学 肖特基二极管及其制备方法

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