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CN101114670A - 肖特基势垒半导体器件 - Google Patents

肖特基势垒半导体器件 Download PDF

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CN101114670A
CN101114670A CNA2007101384244A CN200710138424A CN101114670A CN 101114670 A CN101114670 A CN 101114670A CN A2007101384244 A CNA2007101384244 A CN A2007101384244A CN 200710138424 A CN200710138424 A CN 200710138424A CN 101114670 A CN101114670 A CN 101114670A
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semiconductor
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semiconductor device
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Abstract

本发明揭示一种肖特基势垒半导体器件，在低浓度的半导体层102的层内形成到达半导体基板101的沟槽103，在沟槽103之间形成台面部102a，通过这样对于浪涌电压及过渡电压实现高耐久性。

Description

肖特基势垒半导体器件
技术领域
本发明涉及肖特基势垒半导体器件，是涉及具有肖特基结的半导体器件的技术。
背景技术
肖特基势垒半导体器件是具有整流作用的半导体器件，如图23所示，可适用于广泛的领域。一般，整流器必须对于正向电流是低电阻而对于反向电流是非常高的电阻。肖特基势垒半导体器件的整流作用是利用横穿金属/半导体结的接触面(界面)的非线性、单极性的电荷载流子(电流)传输产生的，能够以低损耗流过大的正向电流。因此，广泛用作为输出整流器，特别是在电动机驱动机构那样的模式切换电源或其它的高速功率用开关装置中使用。
在肖特基势垒半导体器件中，横穿金属/半导体结的接触面(界面)的单极性的电荷载流子(电流)传输，基本上包含以下多个过程。
(1)越过金属/半导体之间的势垒产生的从半导体向金属的电子传输(热电子发射)
一般在室温(例如，300K)下，肖特基势垒半导体器件[例如，半导体的杂质浓度为1×1016cm-3的硅(Si)]的主要电流是热电子发射电流。
(2)透过金属/半导体之间的势垒产生的电子的量子力学的隧道效应(电场发射)
在肖特基势垒半导体器件中，在金属/半导体之间存在比较宽的势垒，利用该势垒，限制隧道效应电流。
(3)在半导体内的耗尽区的再结合
耗尽区的再结合电流与用PN结二极管观察的电流类似，仅在非常低的正向电流浓度中考虑。
(4)从金属向半导体注入空穴
少数载流子注入电流仅在大的正向电流浓度中考虑。
(5)因金属/半导体之间的界面阱而产生的界面电流、以及因金属接触周边部的电场集中而产生的边缘漏电流
然而，近年来，电源装置中向低电压及低功耗发展，希望有功耗小的肖特基势垒半导体器件。因此，需要正向电流大而正向电压降低、而且反向阻断电压高而反向漏电流小的肖特基势垒半导体器件。
肖特基势垒半导体器件的正向电压降取决于金属/半导体结的正向电压降、以及半导体区域和其它区域的串联电阻分量。
因而，为了减小正向的功耗，必须减小串联电阻分量，为了减小串联电阻分量，必须提高半导体层的杂质浓度，减小其厚度。
另外，为了提高反向的阻断电压，减小反向漏电流，在金属/半导体结的接触面(界面)上，反向偏置电场必须不能过度，因而必须降低半导体层的杂质浓度，增大其厚度。
反向漏电流与金属/半导体之间的肖特基势垒的高度(势垒)成反比，正向电压降与肖特基势垒的高度成比例。另外，肖特基势垒的高度与半导体层的杂质浓度成反比变化。因而，若减小正向电压降，则反向漏电流增大，反向击穿电压因碰撞电离而减少。
如上所述，在肖特基势垒半导体器件中，正向电压降与反向漏电流之间有折衷的关系，很难同时使两方的特性为最小。因而，在设计肖特基势垒半导体器件时，由于不能同时使全部的器件附加值为最小，因此肖特基势垒的高度、半导体层的杂质浓度及其厚度等设计参数要这样设计，使得满足特定用途中所希望的要求。
例如，对于大电流动作用途、即正向的功耗是很重要的用途，将肖特基势垒的高度设计得较小。反之，对于在周围温度高的环境下使用的用途、或者阻断电压高的用途，则将肖特基势垒的高度设计得较大。
利用金属/半导体结形成的肖特基势垒的高度由金属与半导体的功函数的电位差来决定。
如式(1)所示，正向电压降(VF)取决于是肖特基势垒的高度(φbn)的函数的饱和电流(Js)、漂移区和基板和接点的电阻(Rd和Rs和Rc)、以及正向电流密度(JF)。
VF＝kT/q×ln(JF/Js)+(Rd+Rs+Rc)JF  (1)
具有单侧阶梯结结构的肖特基势垒半导体器件的最大阻断电压(BV pp)理论上与理想的平行平面型PN结半导体器件(例如，P+/N或N+/P)的击穿电压相等。如利用式(2)所述，击穿电压(BVpp)取决于漂移区(Nd)的杂质浓度。
Nc＝2×1018(BVpp)-4/3    (2)
图22所示为理想的平行平面型PN结半导体器件的、相对于漂移区的杂质浓度的击穿电压及耗尽区宽度。但是，实际的肖特基势垒半导体器件的击穿电压是图22所示的击穿电压的约1/3。击穿电压的减少是由于对金属/半导体之间施加电场而引起势垒降低及由于隧道效应电流产生的。
作为打破肖特基势垒半导体器件中的正向电压降与反向阻断电压的折衷关系的结构，有利用PN结控制的肖特基势垒半导体器件(Junction BarrierSchottki：JBS)。
JBS在半导体基板表面上排列有肖特基结，而且在该肖特基结的下面对应有半导体漂移区。JBS具有分布在肖特基结之间的PN结点阵，由于PN结点阵的作用，也被称为夹断型半导体器件。
即，在从PN结点阵向漂移区扩展的耗尽区中，在施加正向电压时，不夹断漂移区，在施加反向电压时，夹断漂移区。一般地，若反向电压达到几伏的阈值，则耗尽区夹断漂移区。PN结点阵设计其大小及P型区的杂质浓度，以便能够实现该作用。因而，若反向电压达到阈值，则耗尽区防止对肖特基势垒施加电压，抑制反向漏电流的增加。
图21所示为JBS的剖视图。JBS具有：N型半导体基板301、在N型半导体基板301的一个主面(表面)上形成的N型半导体层302、在N型半导体层302的层中的上部位置隔开规定间隔形成的P型半导体层305、在N型半导体层302及P型半导体层305之上形成的表面电极303、以及在N型半导体基板301的另一个主面(背面)上形成的背面电极307。
根据该结构，JBS具有多个肖特基结304及PN结点阵306，各肖特基结304利用N型半导体层302及表面电极303形成，PN结点阵306利用P型半导体层305及N型半导体层302形成。
但是，JBS一般产生较大的正向电压降。这是因为JBS有较大的串联电阻，而且肖特基结区域在面积比例上减少。由于在半导体表面的整个区域中存在PN结点阵，因此必然产生该肖特基结区域的减少。
再有，若正向电流增大，则在PN结的影响下，开始少数载流子传导。从而，高频区的功率效率降低。
JBS的反向阻断电压比在漂移区有同等杂质浓度的肖特基半导体器件的反向阻断电压要高。但是，JBS的阻断电压根据原理性的理由，不能超过图22所示的平行平面型PN结的反向阻断电压。
作为打破正向电压降与反向阻断电压的折衷关系的其它结构，有具有MOS沟槽的肖特基势垒半导体器件(Trench MOS Barrier Schottki：TMSB)。该结构具有比理想的平行平面型PN结的理论击穿电压要高的击穿电压。
图20所示为该结构。该TMSB在N型半导体基板401的一个主面(表面)上形成N型半导体层402，在N型半导体层402的层中的上部位置形成多个沟槽403，在沟槽403的相互之间形成成为活性部(漂移区)的台面部402a。
在台面部402a与沟槽403的边界部形成绝缘膜404，在被绝缘膜404包围的沟槽403的内部形成第1电极405。在N型半导体层402之上设置第2电极406，形成肖特基结，第1电极405与第2电极406进行欧姆接合。在N型半导体基板401的另一个主面(背面)上形成第3电极407。
根据该结构，通过成为漂移区的台面402a的多数载流子与第1电极405的载流子的电荷结合，从而实现比理论上的平行平面型PN结半导体器件的击穿电压要大的击穿电压。该电荷结合是通过肖特基结下产生的电场分布的再分配进行的。
再有，N型半导体层402与第2电极406的肖特基结的电场，由于台面部402a的夹断的影响而减少，因此反向漏电流也能够降低。另外，由于不存在PN结，从而在正向流过大电流时也不引起少数载流子传导，因此不引起高频区的功率效率的降低。
图19所示为理想的平行平面型PN结半导体器件的沟槽深度与电场分布的关系，表示若沟槽深度(「d 」)不同、则电场分布进行再分配的情况。
该平行平面型PN结半导体器件的半导体层厚(漂移区)为3.5μm，漂移区的杂质浓度为3×1016cm-3，台面宽度为0.5μm，肖特基势垒为0.58eV。
由图19可知，通过沟槽MOS电极与台面之间的电荷结合，从而具有两个效果。
(1)肖特基结的电场降低。
沟槽深度越增大，肖特基结界面、即漂移区的深度0μm的位置的电场强度越降低。即与沟槽深度d＝0.6相比，沟槽深度d＝2.4的情况下的肖特基结界面的电场强度降低。
(2)电场分布的峰值向离开肖特基结的漂移区内移动。
沟槽深度越增大，即与沟槽深度d＝0.6相比，沟槽深度d＝2.4的情况下，其电场分布的峰值向漂移区的越深位置移动。
这样，通过降低肖特基结界面的电场强度，能够减少因肖特基势垒高度降低而引起的反向漏电流，电场强度的峰值离开肖特基结界面，向漂移区的越深位置移动，击穿电压越大于平行平面型PN结半导体器件的理论上的击穿电压。
图18所示为图20所示的TMBS的沟槽深度与击穿电压的关系。如图1 8所示，若沟槽深度成为一定值以上，则即使沟槽深度增加，击穿电压也不增加。这是因为，在台面部，达到半导体的电场引起雪崩击穿的理论上的击穿电压的极限。
为了增加击穿电压，必须增加台面部的杂质浓度，提高雪崩击穿的电场强度。但是，若增加杂质浓度，则由于在施加反向电压时，台面部难以实现耗尽，因此引起反向漏电流增加。因而，击穿电压与反向漏电流的关系成为折衷关系。
这样，即使是上述的TMBS，也不能实现具有小的反向漏电流及高的阻断电压、正向电压降小而功率效率高的半导体器件。
肖特基势垒半导体器件，在金属/半导体结的接触面(界面)的对于浪涌电压及过渡电压的耐久性低，浪涌电压及过渡电压集中在反向击穿电压小的地方通过。因而，在一般的肖特基势垒半导体器件中，在金属/半导体结的界面的末端部设置称为保护环的PN结部，该PN结部将击穿电压设计成比金属/半导体结要低，通过这样来提高对于浪涌电压及过渡电压的耐久性。
在上述的TMBS中，击穿电压随沟槽的绝缘膜的厚度而变化，绝缘膜的厚度薄的部位的击穿电压最低。因而，在一个半导体器件内形成多个沟槽/台面的结构的情况下，由于浪涌电压及过渡电压集中在击穿电压低的沟槽/台面，因此，作为结果半导体器件对于浪涌电压及过渡电压的耐久性非常低。
本发明正是为了解决上述问题，其目的在于提供一种肖特基势垒半导体器件，它是具有小的反向漏电流及高的阻断电压、而且正向电压降小及功率效率高的半导体器件，对于浪涌电压及过渡电压具有高耐久性。
发明内容
为了解决上述问题，本发明的肖特基势垒半导体器件，在半导体基板的一个主面上形成杂质浓度比前述半导体基板要低的低浓度的半导体层，在前述半导体层内形成从层表面到前述半导体基板的多个沟槽，将前述半导体层内的前述沟槽之间形成为台面部，在前述台面部与前述沟槽的边界部形成绝缘膜，在被前述绝缘膜包围的前述沟槽的内部形成第1电极，在前述半导体层的表面覆盖第1电极地形成第2电极，第2电极与前述半导体层形成肖特基结，同时第2电极与第1电极形成欧姆接合，在前述半导体基板的另一个主面上形成第3电极。
另外，是在前述半导体层调整层内的各部位的前述杂质浓度，从而调整与前述杂质浓度成比例的前述半导体层内的电场强度的半导体器件，并在前述半导体层内的击穿电压为一定。
另外，是在前述半导体层的层内的前述杂质浓度的浓度梯度分段变化，越接近前述半导体基板越大的半导体器件，并在前述半导体层内的击穿电压为一定。
另外，前述半导体层在从第2电极与前述半导体层的肖特基结界面到距离前述半导体基板一侧至少1μm的区域中的前述杂质浓度实质上为一定。
另外，在前述半导体层内，在前述第1电极的周围形成的耗尽区遍及前述沟槽之间的全部宽度覆盖前述台面部。
另外，在前述半导体层内形成包围全部前述台面部及全部前述沟槽的一对平行环状沟槽，将前述环状沟槽之间形成为带状台面部，沿着各环状沟槽与前述半导体层的边界部形成带状绝缘膜，在一个前述环状沟槽内形成第4电极，在另一个前述环状沟槽内形成第5电极，前述带状台面部由成为下层部的前述半导体层与成为上层部的和前述半导体层不同的导电型的半导体层构成，第2电极与前述上层部的半导体层及第1、4、5电极进行欧姆接合，前述带状台面部的上层部的半导体层与下层部的半导体层的PN结的击穿电压决定作为半导体器件的击穿电压。
另外，在前述半导体层内，在第4、第5电极的周围形成的耗尽区遍及前述环状沟槽之间的全部宽度覆盖前述带状台面部。
另外，第2电极在与前述半导体层的界面形成凹凸形状。
另外，第2电极的一部分进入前述沟槽的内部，在前述沟槽的内部绝缘膜与第2电极接触，在前述沟槽的周围形成前述半导体层与第2电极的肖特基结。
另外，在前述沟槽的内部与第2电极接触的前述绝缘膜的末端部分形成为锥形形状。
另外，形成从前述低浓度的半导体层的表面到达前述半导体基板的高浓度的半导体层，形成覆盖前述低浓度的半导体层及前述高浓度的半导体层并与前述沟槽的边界部的绝缘膜接合的表面部的绝缘膜，在前述高浓度的半导体层的表面上对前述表面部的绝缘膜开窗口，形成覆盖前述高浓度的半导体层的窗口的第6电极。
另外，形成从前述低浓度的半导体层的表面到达前述半导体基板的另一个主面的第7电极，在第7电极与前述低浓度的半导体层之间及第7电极与前述半导体基板之间的电极边界部形成绝缘膜，将第7电极与第3电极进行欧姆接合。
另外，在前述半导体基板与前述低浓度的半导体层的层间形成高浓度的半导体层，并形成从前述低浓度的半导体层的表面到达前述半导体基板的高浓度的半导体分离层，前述低浓度的半导体层及前述层间的高浓度的半导体层形成与前述半导体基板不同的导电型，前述半导体分离层形成与前述半导体基板相同的导电型。
半导体层中的电子的电离率(α)相对于电场强度的关系有下式(2)。
α＝A×exp(-(b/ε)m)    (2)
(对于硅，A＝3.8×106cm-1，b＝1.75×106cm-1，m＝1)
设半导体层的耗尽区宽度为W，则半导体引起雪崩击穿的条件为下式(3)。
∫ 0 W αdx = 1 - - - ( 3 )
满足式(3)的临界电场强度，随半导体层杂质浓度而变化，如图17所示，与杂质浓度的指数成比例。另外，半导体层内的电场与半导体层内的杂质浓度梯度成比例分配，进行施加。
在以往的TMBS中，在半导体基板与半导体漂移层间具有较大的杂质浓度梯度。因而，电场集中在半导体基板与半导体漂移层间。通过这样，由于在低的反向施加电压下达到临界电场强度，引起雪崩击穿，因此不能增大反向阻断电压。
但是，在本发明的实施形态中，为了抑制电场集中，减小低浓度的导电型半导体层的杂质浓度梯度，而且，低浓度的半导体层的杂质浓度具有规定的浓度梯度，通过这样使各部位的电场分散，使雪崩击穿的引起电压均匀，能够实现大的反向阻断电压。
另外，在以往的TMBS中，在沟槽底部没有到达半导体基板的情况下，电场集中在沟槽底部的曲率大的地方，导致击穿电压降低。因而，具有的缺点是，沟槽底部的形状将很大程度上影响半导体器件的击穿电压。
本发明的半导体器件形成沟槽，使其到达半导体基板，通过这样对沟槽底部不施加电场，能够防止击穿电压随沟槽底部的形状及曲率而变化。
若对肖特基结施加电场，则因势垒降低而反向漏电流增加。在以往的TMSB中，由于对肖特基结也施加电场，因此反向漏电流增大。
另外，本发明的半导体器件的低浓度的半导体层的杂质浓度，在遍及距离肖特基结界面至少1μm的区域中实质上是一定的，通过这样如图16A-D所示，对肖特基结不施加电场，能够减小反向漏电流。
再有，在本发明的半导体器件中，在施加反向电压时，在第1电极的周围形成耗尽区，该耗尽区在第1电极之间全部覆盖台面部，从而成为夹断，能够更减小反向漏电流。为了能够实现该夹断，要设计低浓度的半导体层内的台面部的宽度。
如上所述，以往的TMBS由于浪涌电压及过渡电压集中在沟槽的绝缘膜的最薄的沟槽/台面部，因此其耐久性极小。但是，本发明的半导体器件由于通过由PN结的击穿电压来决定半导体器件的击穿电压，在施加浪涌电压及过渡电压时，电流流过PN结界面，因此对于浪涌电压及过渡电压具有高耐久性。
作为正向电压降的主要原因，很大程度上与半导体基板上形成的半导体层的电阻分量有关。在本发明的半导体器件中，在施加反向电压时，利用耗尽区进行夹断，从而能够减少对PN结施加的电压。因此，即使减薄低浓度的半导体层的厚度，也能够保持PN结部的击穿电压。因而，本发明的半导体器件不使反向击穿电压降低，通过减少低浓度的半导体层的厚度，能够降低正向电压降，提高功率效率。
正向电流量与半导体器件的肖特基结界面的面积成比例。在以往的TMBS中，为了增大肖特基结界面的面积，必须增大半导体元件的芯片面积。但是，由于不能增大制造成本、及为了限制安装封装而不能增大肖特基结界面的面积，因此难以增加正向电流量。
在本发明的半导体器件中，第2电极的一部分进入沟槽的内部，在沟槽的一部分、利用低浓度的半导体层及第2电极形成肖特基结，通过这样能够不增加半导体元件的芯片尺寸，而增加肖特基结面积，增大正向电流量。
如上所述，本发明的肖特基势垒半导体器件与以往的TMBS相比，是具有较少的反向漏电流及更高的阻断电压、正向电压降小而功率效率高的半导体器件，对于浪涌电压及过渡电压具有高耐久性。
附图说明
图1为本发明实施形态1的半导体器件的剖视图。
图2A-D为耗尽区的比较图。
图3为深度方向的电场分布的比较图。
图4为反向特性的比较图。
图5为正向电压降与反向漏电流的相关图。
图6为本发明实施形态2的半导体器件(分段型浓度梯度型)的剖视图。
图7为本发明实施形态3的半导体器件(沟槽型)的剖视图。
图8A-G为本发明的半导体器件的每个制造工序的剖视图。
图9所示为该制造工序中的沟槽侧壁部的氧化膜形状图。
图10A-B所示为本发明实施形态4的半导体器件(周边对策型)的平面图及纵向剖视图。
图11为击穿电压的差异的比较图，
图12为浪涌电压耐久量的比较图。
图13为本发明实施形态5的半导体器件(倒装芯片型1)的剖视图。
图14为本发明实施形态6的半导体器件(倒装芯片型2)的剖视图。
图15为本发明实施形态7的半导体器件(复合型)的剖视图。
图16A-D为本发明的半导体器件的深度方向的各种分布图。
图17为本发明的半导体器件的半导体杂质浓度与临界电场强度的相关图。
图18为TMBS的沟槽深度与击穿电压的相关图。
图19为TMBS的深度方向的电场分布的相关图。
图20为TMBS的剖视图。
图21为JBS的剖视图。
图22所示为理想的平行平面型PN结半导体器件的相对于漂移区的杂质浓度的击穿电压及耗尽区宽度图。
图23为半导体器件的应用领域。
具体实施方式
以下，一面参照附图、一面说明本发明的半导体器件的实施形态。
(实施形态1)
图1所示为本发明的肖特基势垒半导体器件。在图1中，肖特基势垒半导体器件，在形成N型或P型的某一种导电型的半导体基板101的表面和背面中的一个主面上形成杂质浓度为低浓度的半导体层102，在低浓度的半导体层102中形成多个沟槽103。沟槽103形成为从低浓度的半导体层102的表面到半导体基板101的形状。
在半导体层102中在沟槽103之间形成台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，第2电极106与半导体层102形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的表面和背面中的另一个主面上形成第3电极107。
半导体层102的内部的电场强度与层内的各部位的杂质浓度成比例。因而，通过调整半导体层102的各部位的杂质浓度，来调整与杂质浓度成比例的半导体层102中的电场强度，使低浓度的半导体层102的击穿电压成为一定。
这里，在具体的一个例子中，肖特基势垒半导体器件设第2电极106的材料为Ti，肖特基势垒的高度为0.58eV，N型(或P型)半导体基板101的杂质浓度为3×1019cm-3。设低浓度的半导体层102的杂质浓度在从表面侧到1.5μm的深度为止为均匀的5×1015cm-3。然后，在利用外延形成半导体层102时，设从半导体基板101起逐渐增加的杂质的逐渐增加高度为2μm，半导体层102的逐渐增加区域的杂质浓度的浓度梯度为1×1019cm-4。设半导体层102的厚度为3.5μm，台面部102a的宽度为2μm，沟槽深度为4μm，绝缘膜104为热氧化膜，其厚度为2000，第1电极105为N型掺杂多晶硅。
图2A所示为比较例，是表示在以往的TMBS结构中、设半导体层102的厚度为4.5μm时产生的耗尽区201的形状。图2B是表示在本实施形态有关的肖特基势垒半导体器件中、设半导体层102的厚度为3.5μm时产生的耗尽区201的形状。图3所示为沿图2A及图2B中的虚线202的位置的电场强度比。
如图2A所示，在沟槽103未达到半导体基板101、绝缘膜104与半导体基板101离开的情况下，在第1电极105的周围形成连续的耗尽区201，在沟槽103的下端，耗尽区201形成具有圆形的拐角部分。由于电场集中在该拐角部分附近，因而如图3所示，在沟槽103的下端附近的耗尽区201，电场强度形成急剧的峰值。
另一方面，如图2B所示，在本发明中，沟槽103达到半导体基板101，绝缘膜104与半导体基板101接触，从而第1电极105的周围的耗尽区201被半导体基板101隔断，形成为不连续，在沟槽103的下端，耗尽区201成为直线状的形状。这样，由于在耗尽区201不存在拐角部分，没有电场集中的要素，因而如图3所示，在沟槽103的周围的耗尽区201中，电场强度分散，不形成急剧的峰值。
通过这样，如图4所示，本发明的半导体器件与以往的半导体器件相比，击穿电压(反向电压)升高，在相同的反向电压下的反向漏电流减小。
图5所示为在与上述同一结构的情况下使第2电极106的材料变化、使肖特基势垒高度变化时的正向电压降与反向漏电流的相关图。如图5所示，本发明的半导体器件与以往的半导体器件相比，由于同样正向电压降的反向漏电流小，因此能够改善折衷关系。
(实施形态2)
图6所示为本发明的其它实施形态的剖视图。在半导体基板101的表面和背面中的一个主面上形成杂质浓度低于半导体基板101的低浓度的下层的半导体层102，从下层的半导体层102的表面起形成杂质浓度更低的低浓度的上层的半导体层102’。从上层的半导体层102’的表面起形成到达半导体基板101的1个以上的沟槽103，在下层及上层的半导体层102及102’中，在沟槽103之间形成台面部102a。
在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。在低浓度的半导体层102’的表面覆盖第1电极105地形成第2电极106，第2电极106与上层的半导体层102’形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的表面和背面中的另一个主面上形成第3电极107。
半导体层102及102’的内部施加的电场强度，与各部位的杂质浓度成比例。因而，通过分段调整半导体层102及102’的杂质浓度的浓度梯度，使低浓度的半导体层102及102’的击穿电压在层内为一定。
这里，在具体的一个例子中，肖特基势垒半导体器件设第2电极106的材料为Ti，肖特基势垒的高度为0.58eV，N型(或P型)半导体基板101的杂质浓度为3×1019cm-3。设下层的半导体层102的杂质浓度为8×1016cm-3，厚度为2μm，上层的半导体层102’的杂质浓度为1×1016cm-3，厚度为1.5μm。
然后，在利用外延形成半导体层102时，设从半导体基板101起逐渐增加的杂质的逐渐增加高度为2μm，半导体层102及102’的逐渐增加区域的杂质浓度的浓度梯度为1×1019cm-4以下。设台面部102a的宽度为2μm，沟槽深度为4μm，绝缘膜104为热氧化膜，其厚度为2000，第1电极105为N型掺杂多晶硅。
如图2C所示，在本发明中，沟槽103达到半导体基板101，绝缘膜104与半导体基板101接触，从而第1电极105的周围的耗尽区201被半导体基板101隔断，形成为不连续，在沟槽103的下端，耗尽区201成为直线状的形状。
这样，由于在耗尽区201不存在拐角部分，没有电场集中的要素，因而与前面的实施形态1相同，在沟槽103的周围的耗尽区201中，电场强度分散，不形成急剧的峰值。通过这样，本发明的半导体器件与以往的半导体器件相比，击穿电压升高，反向漏电流也减小，由于同样正向电压降的反向漏电流小，因此能够改善折衷关系。
(实施形态3)
图7所示为本发明的其它实施形态的剖视图。在图7中，肖特基势垒半导体器件在半导体基板101的表面和背面中的一个主面上形成杂质浓度为低浓度的半导体层102，在低浓度的半导体层102中形成多个沟槽103。沟槽103形成为从低浓度的半导体层102的表面到达半导体基板101的形状。
在半导体层102中，在沟槽103之间形成台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，第2电极106与半导体层102形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的表面和背面中的另一个主面上形成第3电极107。
第2电极106相对于半导体层102形成凹凸形状，形成为凸状部进入沟槽103的内部的形状。形成的绝缘膜104在沟槽103的途中与第2电极106接触。这里，设计用绝缘膜104覆盖的台面部102a的侧壁部分的长度、即从沟槽103的与电极106的下端位置相对应的位置到半导体基板101的距离，使其与半导体器件所必需的耐压成比例。
半导体层102的内部施加的电场强度，与各部位的杂质浓度成比例。因而，通过调整半导体层102的各部位的杂质浓度，使低浓度的半导体层102的击穿电压在层内为一定。
这里，在具体的一个例子中，肖特基势垒半导体器件设第2电极106的材料为Ti，肖特基势垒的高度为0.58eV，N型(或P型)半导体基板101的杂质浓度为3×1019cm-3。设低浓度的半导体层102的杂质浓度在从表面侧到1.5μm的深度为止为均匀的5×1015cm-3。然后，在利用外延形成半导体层102时，设从半导体基板101起逐渐增加的杂质的逐渐增加高度为2μm，半导体层102的逐渐增加区域的杂质浓度的浓度梯度为1×1019cm-4以下。设半导体层102的厚度为3.5μm，台面部102a的宽度为2μm，沟槽深度为4μm，绝缘膜104为热氧化膜，其厚度为2000，用绝缘膜104覆盖的台面部102a的侧壁的长度为2.5μm，第1电极105为N型掺杂多晶硅。
如图2D所示，在本发明中，沟槽103达到半导体基板101，绝缘膜104与半导体基板101接触，从而第1电极105的周围的耗尽区201被半导体基板101隔断，形成为不连续，在沟槽103的下端，耗尽区201成为直线状的形状。
这样，由于在耗尽区201不存在拐角部分，没有电场集中的要素，因而与前面的实施形态1相同，在沟槽103的周围的耗尽区201中，电场强度分散，不形成急剧的峰值。
由此，本发明的半导体器件与以往的半导体器件相比，击穿电压升高，反向漏电流也减小。
另外，在本实施形态3中，由于在台面部102a的侧壁也设置肖特基结，因此在同一芯片尺寸的情况下，使正向电流量增加。即，如图5所示，与前面的实施形态1及2相比，能够减少相同反向电流情况下的正向电压降。
如图8A-G所示，本实施形态的半导体器件的制造工序，包括以下工序：图8A的初始氧化工序、图8B的沟槽形成工序、图8C的绝缘膜形成工序、图8D的第1电极形成工序、图8E的肖特基结面露出工序、图8F的第2电极形成工序、以及图8G的第3电极形成工序。
绝缘膜104在形成为硅氧化膜时，利用CVD(Chemical Vapor Deposition，化学气相淀积)形成PSG(Phospho－Silicate-Glass，磷硅酸盐玻璃)膜。这时，PSG膜这样生成，使其随着从台面部102a离开，其磷浓度增加。PSG膜的磷浓度越高，刻蚀速度越快。
通过控制该PSG膜的磷浓度，在图8E的肖特基结面露出工序中，在利用刻蚀使形成肖特基结用的界面露出时，PSG膜越接近沟槽侧，则刻蚀速度越快，其结果，如图9所示，能够使绝缘膜104的端部形成为锥体形状。
通过将与第2电极106接触的绝缘膜104的端部形成为锥体形状，能够缓和肖特基结端部、即进入沟槽103的第2电极106的下端附近的电场集中。因而，能够防止反向漏电流增加，防止浪涌电压耐久量降低。
(实施形态4)
图10A-B所示为本发明的其它实施形态的肖特基势垒半导体器件的剖视图。在图10A-B中，肖特基势垒半导体器件在半导体基板101的表面和背面中的一个主面上形成杂质浓度为低浓度的半导体层102，在低浓度的半导体层102中形成多个沟槽103。沟槽103形成为从低浓度的半导体层102的表面到达半导体基板101的形状。
在半导体层102中，在沟槽103之间形成台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，第2电极106与半导体层102形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的第2主面上形成第3电极107。
半导体层102的内部施加的电场强度与各部位的杂质浓度成比例。因而，通过调整半导体层102的各部位的杂质浓度，使低浓度的半导体层102的击穿电压在层内为一定。
再有，包围全部台面部102a及沟槽103，形成第1环状沟槽108，包围第1环状沟槽108的外周部，在外侧形成带状台面部102b，包围带状台面部102b的外周部，形成第2环状沟槽109，第1环状沟槽108与第2环状沟槽109平行。
在第1及第2环状沟槽108及109与半导体层102的边界部，分别形成绝缘膜110及111，在被绝缘膜110及111包围的第1及第2环状沟槽108及109的内部，分别形成第4及第5电极112及113。
外侧的带状台面部102b在由N型半导体构成的半导体层102上，形成由P型半导体构成的第2半导体层114，将第2半导体层114的表面与第1、4、5电极105、112、113形成欧姆接合。
因而，在外侧的带状台面部102b，利用由N型半导体构成的半导体层102及由P型半导体构成的第2半导体层114，形成PN结J1。该PN结J1的击穿电压设计成低于内侧的台面部102a的半导体层102的击穿电压，半导体器件的击穿电压由PN结J1来决定。
这里，在具体的一个例子中，肖特基势垒半导体器件设第2电极106的材料为Ti，肖特基势垒的高度为0.58eV，N型半导体基板101的杂质浓度为3×1019cm-3。设低浓度的半导体层102的杂质浓度在从表面侧到1.5μm的深度为止为均匀的5×1015cm-3。然后，在利用外延形成半导体层102时，设从半导体基板101起逐渐增加的杂质的逐渐增加高度为2μm，半导体层102的逐渐增加区域的杂质浓度的浓度梯度为1×1019cm-4以下。设半导体层102的厚度为3.5μm，台面部102a及102b的宽度为2μm，沟槽深度为4μm，绝缘膜104、108、109为热氧化膜，其厚度为2000，第1、4、5电极105、112、113为N型掺杂多晶硅，第2半导体层114的杂质浓度为1×1017cm-3，其扩散深度为1μm。
图11所示为以往的TMBS与本发明中的击穿电压的差异。一般，TMBS为了有效利用面积，要减小沟槽及台面的尺寸，在1个半导体元件中形成尽可能多的沟槽/台面的结构，越是这样，则正向电压降及反向漏电流越小。
如上所述，击穿电压取决于沟槽的绝缘膜的厚度、沟槽底部的形状、以及半导体层的杂质分布。越减小沟槽/台面的尺寸，击穿电压相对于上述参数的差异的相关性越大，各沟槽/台面的每个沟槽/台面的击穿电压的差异越大。
如上所述，由于半导体器件的击穿电压与各沟槽/台面的最小击穿电压相等，因此越减小沟槽/台面的尺寸，击穿电压的差异越大。另外，在本发明中，是用PN结J1来决定击穿电压，从而击穿电压的差异减小。
图12所示为TMBS及本发明的浪涌电压的耐久量。如上所述，在施加浪涌电压及过渡电压时，在半导体器件中，浪涌电压通过击穿电压最低的部位。在以往，由于沟槽/台面的尺寸越小，沟槽/台面的击穿电压的差异越大，因此浪涌电流局部流向具有最小击穿电压的沟槽/台面部，进而沟槽/台面部的浪涌电压的耐久量降低。其结果，在以往的TMBS中，浪涌电压的耐久量变得非常低。
另一方面，在本发明的半导体器件中，由于浪涌电流始终流过PN结部J1，因此与沟槽/台面的尺寸无关，能够保持浪涌电压的耐久量。另外，由于越增大PN结J1的面积，浪涌电压的耐久量越增加，因此能够减小沟槽/台面的尺寸，使正向电压降及反向漏电流减小，能够增大浪涌电压的耐久量。
(实施形态5)
图13所示为本发明的其它实施形态。在图13中，肖特基势垒半导体器件在半导体基板101的表面和背面中的一个主面上形成杂质浓度为低浓度的半导体层102，在低浓度的半导体层102中形成多个沟槽103。沟槽103形成为从低浓度的半导体层102的表面到达半导体基板101的形状。
在半导体层102中，在沟槽103之间形成多个台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，第2电极106与半导体层102形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的表面和背面中的另一个主面上形成第3电极107。
在低浓度的半导体层102的规定位置，形成杂质浓度为高浓度的半导体层115。半导体层115形成从低浓度的半导体层102的表面到达半导体基板101的形状。形成绝缘膜116，覆盖低浓度的半导体层102及高浓度的半导体层115的表面，绝缘膜116在高浓度的半导体层115的表面开窗口，而且与绝缘膜104结合。然后，形状第6电极117，覆盖高浓度的半导体层115的窗口。
上述的半导体器件是在低浓度的第1半导体层102的表面上具有阳极电极及阴极电极的倒装芯片型半导体器件。通过采用倒装芯片型，能够大幅度减少安装面积。
(实施形态6)
图14所示为本发明的其它实施形态。在图14中，肖特基势垒半导体器件在半导体基板101的表面和背面中的一个主面上形成杂质浓度为低浓度的半导体层102，在低浓度的半导体层102中形成多个沟槽103。沟槽103形成为从低浓度的半导体层102的表面到达半导体基板101的形状。
在半导体层102中，在沟槽103之间形成台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，第2电极106与半导体层102形成肖特基结，同时与第1电极105形成欧姆接合。在半导体基板101的表面和背面中的另一个主面上形成第3电极107。
然后，形成从低浓度的半导体层102的表面到达半导体基板101的另一个主面的贯通孔118，在贯通孔118的侧面及低浓度的半导体层102的表面形成绝缘膜119。该绝缘膜119与沟槽103的绝缘膜104结合。然后，在贯通孔118中形成第7电极120，第7电极120与在半导体基板101的另一个主面上形成的第3电极107形成欧姆接合。
上述的半导体器件是在低浓度的第1半导体层102的表面上具有阳极电极及阴极电极的倒装芯片型半导体器件。通过采用倒装芯片型，能够大幅度减少安装面积。
(实施形态7)
图15所示为本发明的其它实施形态。在图15中，在导电型为N型或P型的半导体基板(这里为P型)121上形成导电型不同的下层半导体层(这里为N型)123，在下层半导体层123上形成导电型相同的低浓度的上层半导体层(这里为N型)102。
形成从低浓度的半导体层102的表面到达半导体基板121的高浓度的半导体分离层(这里为P型)122。形成从上层的低浓度的半导体层102的表面到达下层的半导体层123的多个沟槽103，在低浓度的半导体层102中，在沟槽103之间形成台面部102a，在台面部102a与沟槽103的边界部形成绝缘膜104，在用绝缘膜104包围的沟槽103的内部形成第1电极105。
在低浓度的半导体层102的表面覆盖第1电极105地形成第2电极106，将半导体层102与第2电极106形成肖特基结，将第1电极105与第2电极1 06形成欧姆接合。
形成从上层的低浓度的半导体层102的表面到达下层的半导体层123的高浓度的半导体层(这里为N型)115，形成在高浓度的半导体层115的表面开窗口、而且与绝缘膜104结合的绝缘膜116。形成第6电极117，使其覆盖高浓度的半导体层115的窗口。
这能够形成将DC-DC电源等使用的电源IC与整流器单片化的半导体集成器件，能够实现电路的高集成化。
(实施形态8)
在本发明的肖特基势垒半导体器件的制造方法中，使半导体基板101外延生长低浓度的半导体层102。半导体基板101的N型杂质使用砷。通过使用砷，来降低半导体基板101的电阻，减小正向电压降。另外，由于砷基板的外延生长层的杂质浓度的差异大，因此使用甲硅烷气体，在900～1000℃的低温下进行外延生长。通过这样，能够防止砷向外延生长层、即低浓度的半导体层102的扩散，能够减少低浓度的半导体层102中的杂质浓度的差异。从而，能够优化低浓度的半导体层102的杂质浓度梯度，使击穿电压为最大。
另外，在本发明的半导体器件的制造方法中，由于对于上述以外的事项能够根据以往所使用的制造方法来制造，因此省略其它事项的制造方法的说明。
工业上的实用性
本发明的肖特基势垒半导体器件作为电源电路中的整流器所使用的半导体器件，由于具有较小的反向漏电流及更高的阻断电压，形成正向电压降小、功率效率高的器件，对于浪涌电压及过渡电压具有高耐久性，因此能够实现电源电路的低电压、高效率、以及高可靠性。

Claims (13)

1.一种半导体器件，其特征在于，
在半导体基板的一个主面上形成杂质浓度比所述半导体基板要低的低浓度的半导体层，在所述半导体层内形成从层表面到所述半导体基板的多个沟槽，将所述半导体层内的所述沟槽之间形成为台面部，在所述台面部与所述沟槽的边界部形成绝缘膜，在被所述绝缘膜包围的所述沟槽的内部形成第1电极，在所述半导体层的表面覆盖第1电极地形成第2电极，第2电极与所述半导体层形成肖特基结，同时第2电极与第1电极形成欧姆接合，在所述半导体基板的另一个主面上形成第3电极。
2.如权利要求1所述的半导体器件，其特征在于，
是在所述半导体层调整层内的各部位的所述杂质浓度，从而调整与所述杂质浓度成比例的所述半导体层内的电场强度的半导体器件，并在所述半导体层内的击穿电压为一定。
3.如权利要求1所述的半导体器件，其特征在于，
是在所述半导体层的层内的所述杂质浓度的浓度梯度分段变化，越接近所述半导体基板越大的半导体器件，并在所述半导体层内的击穿电压为一定。
4.如权利要求1所述的半导体器件，其特征在于，
所述半导体层在从第2电极与所述半导体层的肖特基结界面到距离所述半导体基板一侧至少1μm的区域中的所述杂质浓度实质上为一定。
5.如权利要求1所述的半导体器件，其特征在于，
在所述半导体层内，在所述第1电极的周围形成的耗尽区遍及所述沟槽之间的全部宽度覆盖所述台面部。
6.如权利要求1所述的半导体器件，其特征在于，
在所述半导体层内形成包围全部所述台面部及全部所述沟槽的一对平行环状沟槽，将所述环状沟槽之间形成为带状台面部，沿着各环状沟槽与所述半导体层的边界部形成带状绝缘膜，在一个所述环状沟槽内形成第4电极，在另一个所述环状沟槽内形成第5电极，所述带状台面部由成为下层部的所述半导体层与成为上层部的和所述半导体层不同的导电型的半导体层构成，第2电极与所述上层部的半导体层及第1、4、5电极进行欧姆接合，所述带状台面部的上层部的半导体层与下层部的半导体层的PN结的击穿电压决定作为半导体器件的击穿电压。
7.如权利要求6所述的半导体器件，其特征在于，
在所述半导体层内，在第4、第5电极的周围形成的耗尽区遍及所述环状沟槽之间的全部宽度覆盖所述带状台面部。
8.如权利要求1所述的半导体器件，其特征在于，
第2电极在与所述半导体层的界面形成凹凸形状。
9.如权利要求8所述的半导体器件，其特征在于，
第2电极的一部分进入所述沟槽的内部，在所述沟槽的内部绝缘膜与第2电极接触，在所述沟槽的周围形成所述半导体层与第2电极的肖特基结。
10.如权利要求9所述的半导体器件，其特征在于，
在所述沟槽的内部与第2电极接触的所述绝缘膜的末端部分形成为锥形形状。
11.如权利要求1所述的半导体器件，其特征在于，
形成从所述低浓度的半导体层的表面到达所述半导体基板的高浓度的半导体层，形成覆盖所述低浓度的半导体层及所述高浓度的半导体层并与所述沟槽的边界部的绝缘膜接合的表面部的绝缘膜，在所述高浓度的半导体层的表面上对所述表面部的绝缘膜开窗口，形成覆盖所述高浓度的半导体层的窗口的第6电极。
12.如权利要求1所述的半导体器件，其特征在于，
形成从所述低浓度的半导体层的表面到达所述半导体基板的另一个主面的第7电极，在第7电极与所述低浓度的半导体层之间及第7电极与所述半导体基板之间的电极边界部形成绝缘膜，将第7电极与第3电极进行欧姆接合。
13.如权利要求11所述的半导体器件，其特征在于，
在所述半导体基板与所述低浓度的半导体层的层间形成高浓度的半导体层，并形成从所述低浓度的半导体层的表面到达所述半导体基板的高浓度的半导体分离层，所述低浓度的半导体层及所述层间的高浓度的半导体层形成与所述半导体基板不同的导电型，所述半导体分离层形成与所述半导体基板相同的导电型。
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