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CN105556647A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN105556647A
CN105556647A CN201480051481.7A CN201480051481A CN105556647A CN 105556647 A CN105556647 A CN 105556647A CN 201480051481 A CN201480051481 A CN 201480051481A CN 105556647 A CN105556647 A CN 105556647A
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semiconductor device
groove
interarea
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倪威
林哲也
丸井俊治
斋藤雄二
江森健太
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Nissan Motor Co Ltd
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Nissan Motor Co Ltd
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Abstract

提供一种能够提高耐压的半导体装置。具有：衬底(1)；n型的漂移区域(4)，其形成于衬底(1)的主面；p型的阱区域(2)、n型的漏极区域(5)及n型的源极区域(3)，它们分别在漂移区域(4)内，从漂移区域(4)的与同衬底(1)接触的第1主面相反一侧的第2主面开始，沿第2主面的垂直方向延伸设置；栅极槽(8)，其从第2主面开始沿垂直方向设置，在与衬底1的第1主面平行的方向上将源极区域(3)以及阱区域(2)贯通；以及栅极电极(7)，其隔着栅极绝缘膜(6)而形成于栅极槽(8)的表面，漂移区域(4)的杂质浓度比衬底(1)的杂质浓度高，阱区域(2)延伸设置至衬底(1)内。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在当前的半导体装置中，已知如下构造，即，用于形成沟道的阱区域、源极区域以及漏极区域从漂移区域表面在与该表面垂直的方向上形成于漂移区域内(例如，参照专利文献1)。在专利文献1的半导体装置中，沟槽状的栅极电极也从漂移区域表面开始，在与该表面垂直的方向上形成于漂移区域内。
这种半导体装置为与半导体衬底表面平行的横向型构造，由栅极电极直接控制的主电流的方向相对于半导体衬底表面平行，主电流从半导体衬底表面开始，在与该表面垂直的方向上分布。因此，不会受到半导体衬底的表面积的限制。另外，沟道宽度能够由漂移区域的深度规定，因此即使对于恒定的表面积也能够实现沟道宽度的增大。
专利文献1：日本特开2001-274398号公报
发明内容
在专利文献1所记载的半导体装置中，阱区域沿漂移区域的深度方向延伸设置，阱区域的端部处于漂移区域内。在当前的半导体装置的纵向型构造中，为了防止阱区域的端部的电场集中而设置有保护环。另一方面，专利文献1中所记载的半导体装置为横向型构造，因此成为如下构造，即，难以形成保护环，无法使阱区域的端部的电场集中缓和。因此，存在半导体装置整体的耐压降低的问题。
鉴于上述问题点，本发明的目的在于提供一种能够提高耐压的半导体装置。
本发明的一个方式所涉及的半导体装置具有：衬底；第1导电型的漂移区域，其形成于衬底的第1主面，由与衬底相同的材料构成，与衬底相比，该漂移区域杂质浓度高；第2导电型的阱区域，其在漂移区域内，从漂移区域的与同衬底接触的第1主面相反一侧的第2主面开始沿第2主面的垂直方向延伸设置，且该阱区域的端部延伸设置至衬底内；第1导电型的漏极区域，其在漂移区域内与阱区域分离，从第2主面开始沿垂直方向延伸设置；第1导电型的源极区域，其在阱区域内从第2主面开始沿垂直方向延伸设置；栅极槽，其从第2主面开始沿垂直方向设置，在与第2主面平行的一个方向上，以将源极区域及阱区域贯通的方式延伸设置；栅极电极，其隔着栅极绝缘膜而形成于栅极槽的表面；源极电极，其与源极区域及阱区域电连接；以及漏极电极，其与漏极区域电连接。
附图说明
图1是表示本发明的第1实施方式所涉及的半导体装置的一个例子的斜视图。
图2是用于对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。
图3是用于在图2之后继续对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。
图4是用于在图3之后继续对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。
图5(a)是用于在图4之后继续对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。图5(b)是在图5(a)的A-A剖切面处观察的剖面图。
图6(a)是用于在图5之后继续对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。图6(b)是图6(a)的俯视图。
图7是用于在图6(a)之后继续对本发明的第1实施方式所涉及的半导体装置的制造方法进行说明的斜视图。
图8是表示本发明的第1实施方式所涉及的半导体装置的变形例的斜视图。
图9是表示本发明的第1实施方式所涉及的半导体装置的其他变形例的斜视图。
图10是表示本发明的第1实施方式所涉及的半导体装置的又一其他变形例的斜视图。
图11是表示本发明的第1实施方式所涉及的半导体装置的又一其他变形例的斜视图。
图12是表示本发明的第2实施方式所涉及的半导体装置的一个例子的斜视图。
图13是在图12中的A-A剖切面处观察的剖面图。
图14(a)是用于对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的斜视图。图14(b)是用于在图14(a)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的斜视图。
图15(a)是在图14(b)的A-A剖切面处观察的剖面图。图15(b)是在图14(b)的B-B剖切面处观察的剖面图。图15(c)是在图14(b)的C-C剖切面处观察的剖面图。
图16(a)～图16(c)是用于在图15(a)～图15(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图17(a)～图17(c)是用于在图16(a)～图16(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图18(a)～图18(c)是用于在图17(a)～图17(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图19(a)～图19(c)是用于在图18(a)～图18(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图20(a)～图20(c)是用于在图19(a)～图19(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图21(a)～图21(c)是用于在图20(a)～图20(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图22(a)～图22(c)是用于在图21(a)～图21(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图23(a)～图23(c)是用于在图22(a)～图22(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图24(a)～图24(c)是用于在图23(a)～图23(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图25(a)～图25(c)是用于在图24(a)～图24(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图26是与图25(a)～图25(c)相对应的俯视图。
图27(a)～图27(c)是用于在图25(a)～图25(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图28(a)～图28(c)是用于在图27(a)～图27(c)之后继续对本发明的第2实施方式所涉及的半导体装置的制造方法进行说明的剖面图。
图29是与图28(a)～图28(c)相对应的俯视图。
图30是表示本发明的第3实施方式所涉及的半导体装置的一个例子的斜视图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。在下面的附图的记载中，对相同或者相似的部分标注相同或者相似的标号。另外，在本发明的实施方式中，“第1导电型”和“第2导电型”为彼此相反的导电型。即，如果第1导电型为n型，则第2导电型为p型，如果第1导电型为p型，则第2导电型为n型。在下面的说明中，对第1导电型为n型、第2导电型为p型的情况进行说明，但也可以是第1导电型为p型、第2导电型为n型。在调换n型和p型的情况下，施加电压的极性也反转。
(第1实施方式)
图1是示意地表示本发明的第1实施方式所涉及的半导体装置的结构的斜视图。在第1实施方式中，作为半导体装置的一个例子，对金属氧化膜半导体场效应晶体管(MOSFET)进行说明。在图1中，为了容易理解而将电极配线的图示省略。另外，在图1中示出了3个半导体元件，但是并不限定于此，例如可以在图1中的x轴方向及z轴方向上排列多个半导体元件。
如图1所示，本发明的第1实施方式所涉及的半导体装置具有：衬底1；n﹣型的漂移区域4，其配置于衬底1的一侧的主面；p型的阱区域2，其设置于漂移区域4内；n﹢型的源极区域3，其设置于阱区域2内；n﹢型的漏极区域5，其在漂移区域4内设置为与阱区域2分离；以及栅极电极7，其隔着栅极绝缘膜6而设置于漂移区域4内。
衬底1具有几十至几百μm左右的厚度。作为衬底1，例如能够使用半绝缘性衬底或者绝缘性衬底。这里，绝缘性衬底是指薄膜电阻大于或等于几kΩ/□的衬底，半绝缘性衬底是指薄膜电阻大于或等于几十Ω/□的衬底。作为衬底1的材料，例如能够使用碳化硅(SiC)。在本发明的第1实施方式中，对衬底1是由碳化硅构成的绝缘性衬底的情况进行说明。
漂移区域4具有几μm～几十μm左右的厚度。漂移区域4的杂质浓度比衬底1的杂质浓度高，例如为1×1014～1×1018cm-3左右。漂移区域4由与衬底1的材料相同的材料构成，例如在衬底1由碳化硅构成的情况下，该漂移区域4为由碳化硅构成的外延生长层。
阱区域2在漂移区域4内，从漂移区域4的与同衬底1接触的主面(下面，称为“第1主面”)相反一侧的主面(下面，称为“第2主面”)开始，沿漂移区域4的第2主面的垂直方向(图1中的y轴方向)延伸设置。并且，在漂移区域4的第2主面的垂直方向(图1中的y轴方向)上，阱区域2的端部延伸设置至衬底1的内部。这里，“阱区域2的端部”是指阱区域2中的由与漂移区域4的第2主面平行的底面、和与该底面连续且与漂移区域4的第2主面垂直的侧面的一部分所构成的部分。另外，阱区域2沿相对于漂移区域4的第2主面平行的一个方向(图1中的z轴方向)延伸设置。阱区域2的杂质浓度为1×1015cm-3～1×1019cm-3左右。
源极区域3在阱区域2内，从漂移区域4的第2主面开始，沿漂移区域4的第2主面的垂直方向(图1中的y轴方向)延伸设置。源极区域3沿与漂移区域4的第2主面平行的一个方向(图1中的z轴方向)以与阱区域2平行的方式延伸设置。源极区域3的导电型与漂移区域4的导电型相同。源极区域3的杂质浓度比漂移区域4的杂质浓度高，为1×1018cm-3～1×1021cm-3左右。源极电极15与源极区域3及阱区域2电连接，获得相同的电位。作为源极电极15的材料，例如能够使用镍(Ni)、钛(Ti)或者钼(Mo)等。
在漂移区域4内形成有栅极槽8。栅极槽8从漂移区域4的第2主面开始，沿漂移区域4的第2主面的垂直方向(图1中的y轴方向)设置。栅极槽8沿与漂移区域4的第2主面平行的一个方向(图1中的x轴方向)延伸设置为将源极区域3和阱区域2贯通。栅极槽8的底面可以比源极区域3的底面浅，也可以与源极区域3的底面一致。在栅极槽8的表面隔着栅极绝缘膜6而形成有栅极电极7。作为栅极绝缘膜6的材料，例如能够使用氧化硅膜(SiO2膜)。作为栅极电极7的材料，例如能够使用n型的多晶硅。
漏极区域5从漂移区域4的第2主面开始，沿漂移区域4的第2主面的垂直方向(图1中的y轴方向)延伸设置。漏极区域5沿与漂移区域4的第2主面平行的一个方向(图1中的z轴方向)以与阱区域2及源极区域3平行的方式延伸设置。漏极区域5的导电型与漂移区域4的导电型相同。漏极区域5的杂质浓度比漂移区域4的杂质浓度高、且与源极区域3的杂质浓度为相同程度，为1×1018cm-3～1×1021cm-3左右。漏极电极16与漏极区域5电连接。作为漏极电极16的材料，例如能够使用镍(Ni)、钛(Ti)或者钼(Mo)等。
下面，对本发明的第1实施方式所涉及的半导体装置的基本动作进行说明。
本发明的第1实施方式所涉及的半导体装置以源极电极15的电位为基准，在将正的电位施加于漏极电极16的状态下对栅极电极7的电位进行控制，由此作为晶体管而起作用。即，如果将栅极电极7和源极电极15之间的电压设为大于或等于规定的阈值电压，则在位于栅极电极7侧面的阱区域2形成变为沟道的反转层而形成为导通状态，电流从漏极电极16向源极电极15流动。具体而言，电子从源极电极15流至源极区域3，从源极区域3经由沟道而流入漂移区域4。并且，从漂移区域4流至漏极区域5，最后流至漏极电极16。
另一方面，如果将栅极电极7和源极电极15之间的电压设为小于或等于规定的阈值电压，则阱区域2的反转层消失而形成为截止状态，漏极电极16与源极电极15之间的电流被切断。此时，几百至几千伏特的高电压被施加于漏极-源极之间。
根据本发明的第1实施方式，能够通过将半导体装置设为横向型构造而以漂移区域4的深度对沟道宽度进行规定，因此即使对于恒定的表面积也能够实现沟道宽度的增大。并且，阱区域2的端部延伸设置至衬底1内，从而能够使在阱区域2的端部引起的电场集中大幅地降低，能够抑制耐压的降低。并且，阱区域2的端部在衬底1延伸设置，衬底1的杂质浓度比漂移区域4的杂质浓度低，从而在与漂移区域4的第2主面平行的方向上，在漂移区域4与衬底1长度相同的情况下，衬底1和阱区域2之间的击穿电压比漂移区域4和阱区域2之间的击穿电压大。因而，与专利文献1中记载的构造相比，能够进一步提高耐压。
并且，将衬底1设为半绝缘性衬底或者绝缘性衬底，从而使得阱区域2的端部形成于绝缘区域。因此，能够使阱区域2的端部的耐压大幅地增加，能够提供高耐压的半导体装置。
并且，作为衬底1的材料而使用碳化硅，碳化硅的绝缘性高且导热率高，因此通过经由粘合材料将衬底1的背面粘贴于冷却机构上，能够使因半导体装置导通时的电流而产生的热高效地散发，能够高效地对半导体装置进行冷却。另外，碳化硅是带隙宽的半导体，本征载流子浓度低，因此容易实现高绝缘性，能够提供高耐压的半导体装置。
下面，利用图2～图7对本发明的第1实施方式所涉及的半导体装置的制造方法的一个例子进行说明。
首先，如图2所示，准备衬底1。衬底1为由未掺杂的碳化硅构成的绝缘性衬底，具有几十至几百μm左右的厚度。在该衬底1上，作为漂移区域4而形成n﹣型的碳化硅外延层。碳化硅中存在几种多型体(同质多晶)，这里作为有代表性的4H而进行说明。漂移区域4例如形成为杂质浓度为1×1014～1×1018cm-3、且厚度为几μm～几十μm。
接下来，如图3所示，在漂移区域4形成p型的阱区域2、n﹢型的源极区域3以及n﹢型的漏极区域5。作为形成顺序，优选首先形成阱区域2。然后，源极区域3及漏极区域5可以同时形成。对于阱区域2、源极区域3以及漏极区域5的形成，采用离子注入法。为了将除了实施离子注入的区域以外的区域掩盖，可以通过下面的工序在漂移区域4上形成掩模材料。作为掩模材料，能够使用氧化硅膜(SiO2膜)，作为沉积方法，能够使用热CVD法、等离子体CVD法。接下来，在掩模材料上涂覆抗蚀剂，利用通常的光刻法等将抗蚀剂图案化。将被图案化的抗蚀剂用作掩模，通过蚀刻而选择性地将掩模材料的一部分去除。作为蚀刻方法，能够采用使用氢氟酸的湿蚀刻、反应性离子蚀刻(RIE)等干蚀刻。接下来，利用氧等离子体、硫酸等将抗蚀剂去除。然后，将掩模材料用作掩模，向漂移区域4对p型及n型杂质进行离子注入，形成p型的阱区域2及n﹢型的源极区域3。作为p型杂质，例如能够使用铝(Al)、硼(B)。另外，作为n型杂质，例如能够使用氮气(N)。此时，在将基体温度加热至600℃左右的状态下进行离子注入，由此能够抑制在注入区域中产生晶体缺陷。在进行离子注入之后，例如通过使用氢氟酸的湿蚀刻而将掩模材料去除。接下来，对进行了离子注入的杂质实施热处理(退火)而使其实现活性化。作为热处理温度，例如为1700℃左右，作为气氛，能够优选使用氩气(Ar)、氮气(N)。另外，通过该方法而形成的源极区域3以及漏极区域5的杂质浓度优选为1×1018cm-3～1×1021cm-3，注入深度比漂移区域4的第1主面浅。另外，阱区域2的杂质浓度优选为1×1015cm-3～1×1019cm-3，注入深度比漂移区域4的第1主面深，阱区域2的端部到达衬底1内。例如在漂移区域4的厚度大于或等于1μm的情况下，注入能量可以大于或等于MKeV能级。
接下来，如图4所示，为了在漂移区域4形成栅极槽8而形成掩模材料9。作为掩模材料9，能够与在图3所示的工序中所使用的掩模材料同样地使用将绝缘膜图案化的掩模材料。接下来，将掩模材料9用作掩模并形成栅极槽8。此外，将形成栅极槽8之后的构造的图示省略。作为形成栅极槽8的方法，优选采用RIE等干蚀刻法。这里，栅极槽8的深度形成为比源极区域3浅。在形成栅极槽8之后将掩模材料9去除。例如在掩模材料9为氧化硅膜的情况下，通过用氢氟酸进行清洗而将掩模材料9去除。
接下来，如图5(a)及图5(b)所示，形成栅极绝缘膜6及栅极电极7。图5(b)示出图5(a)中的A-A剖切面。具体而言，首先通过热氧化法或者沉积法而在漂移区域4及栅极槽8的表面形成栅极绝缘膜6。例如在热氧化的情况下，将基体在氧气气氛中加热至1100℃左右的温度，由此在基体与氧气接触的所有部分形成氧化硅膜。在形成栅极绝缘膜6之后，为了使阱区域2和栅极绝缘膜6的界面的界面态降低，可以在氮气、氩气、一氧化二氮(N2O)等的气氛中进行1000℃左右的退火。然后，使构成栅极电极7的材料沉积于栅极绝缘膜6的表面。构成栅极电极7的材料通常为多晶硅，这里利用多晶硅进行说明。作为多晶硅的沉积方法，可以采用减压CVD法。将多晶硅的沉积厚度设为比栅极槽8的宽度的1/2大的值，由此能够利用多晶硅将栅极槽8完全掩埋。例如，在栅极槽8的宽度为2μm的情况下，多晶硅的厚度比1μm厚。另外，在多晶硅沉积之后，以950℃左右的温度在POCl3中进行退火，由此形成n型的多晶硅，能够使栅极电极7具有导电性。接下来，通过各向同性蚀刻或者各向异性蚀刻对栅极电极7的多晶硅进行蚀刻。将蚀刻量设定为使得在栅极槽8内残留有多晶硅。例如，在栅极槽8的宽度为2μm、且以1.5μm的厚度沉积了多晶硅的情况下，优选将蚀刻量设为1.5μm。此外，在蚀刻控制方面，即使相对于多晶硅的1.5μm的厚度为百分之几的过蚀刻也没有问题。图5(a)和图5(b)示出多晶硅的蚀刻后的构造。此外，在图5(a)及图5(b)中，栅极槽8的深度互不相同，但是，可以如图5(a)所示那样与源极区域3的底面一致，也可以如图5(b)所示那样形成为比源极区域3浅。
接下来，如图6(a)所示，形成层间绝缘膜10，形成电极用的接触孔11。图6(b)示出从正上方观察的接触孔11的位置。为了容易理解，在图6(b)中将层间绝缘膜10的图示省略。层间绝缘膜10通常优选氧化硅膜，作为沉积方法，能够采用热CVD法、等离子体CVD法。在使层间绝缘膜10沉积之后，在层间绝缘膜10上涂覆抗蚀剂，利用通常的光刻法将抗蚀剂图案化(省略图示)。将被图案化的抗蚀剂作为掩模，通过利用氢氟酸等的湿蚀刻或者反应性离子蚀刻(RIE)等干蚀刻而选择性地将层间绝缘膜10的一部分去除，使接触孔11开口。然后，利用氧等离子体、硫酸等将抗蚀剂去除。图6(a)和图6(b)示出使接触孔11开口后的形状。
在形成接触孔11之后，如图7所示，形成栅极配线12、源极配线13以及漏极配线14。在图7中，为了容易理解，将栅极配线12、源极配线13以及漏极配线14之间的层间绝缘膜的图示省略。作为配线材料，能够使用钛(Ti)、镍(Ni)、钼(Mo)等的金属配线。这里使用Ti，对栅极配线12、源极配线13以及漏极配线14的具体的形成方法进行说明。首先，通过MOCVD法等而使Ti沉积。接下来，将抗蚀剂等用作掩模，进行Ti的选择性蚀刻。接下来，使栅极配线12和源极配线13的层间绝缘膜沉积，形成接触孔。层间绝缘膜的沉积优选溅射法等，能够与图6(a)所示的工序同样地形成接触孔。接下来，通过与栅极配线12的形成相同的方法使构成源极配线13的金属材料沉积，并进行蚀刻。接着，使源极配线13和漏极配线14的层间绝缘膜沉积，形成接触孔，使漏极配线14的金属材料沉积。图7示出形成漏极配线14之后的半导体装置。经由以上工序而完成图1所示的半导体装置。
根据本发明的第1实施方式所涉及的半导体装置的制造方法，能够实现图1所示的、能够提高耐压的半导体装置。
(第1变形例)
在本发明的第1实施方式中，对衬底1为绝缘性或者半绝缘性衬底的情况进行了说明，但作为变形例对衬底1为与漂移区域4相同的导电型(n型)的半导体衬底的情况进行说明。衬底1例如由碳化硅构成，衬底1的杂质浓度比漂移区域4的杂质浓度低。该情况下的半导体装置的动作方法及制造方法，实质上与衬底1为绝缘性或者半绝缘性衬底的情况相同。
这里，假设在衬底1为与漂移区域4不同的导电型(p型)的半导体衬底的情况下，在半导体装置的导通状态下，在电流从源极区域3经由形成沟道的阱区域2而向漂移区域4流动时，耗尽层从衬底1向漂移区域4扩展。由此，电流的路径缩窄，电流降低。并且，在衬底1为与漂移区域4不同的导电型(p型)的半导体衬底的情况下，必须考虑衬底1和漂移区域4之间的耐压而进行设计。与此相对，衬底1为与漂移区域4相同的导电型(n型)的半导体衬底，从而能够使电流的路径扩展至衬底1。其结果，能够使电流增加，能够期待损失的降低。并且，关于衬底1和漂移区域4之间的耐压，在设计方面变得简易，能够提供高耐压的半导体装置。
(第2变形例)
图8中示出从图1变形的构造的半导体装置。图8所示的半导体装置，在源极区域3和漏极区域5延伸设置至衬底1内这一点上与图1所示的半导体装置的构造不同。图8所示的半导体装置的制造方法与本发明的第1实施方式的不同点在于，在形成源极区域3和漏极区域5的离子注入时，将杂质注入至比漂移区域4的第1主面深的位置，其他步骤实质上相同。
根据图8所示的半导体装置，源极区域3延伸设置至衬底1内，从而与漂移区域4的第2主面垂直的源极区域3的侧面面积变大。因此，能够使半导体装置处于导通状态时的电流增加，能够降低损失。
并且，漏极区域5延伸设置至衬底1内，从而与漂移区域4的第2主面垂直的漏极区域5的侧面面积变大。因此，能够使半导体装置处于导通状态时的电流增加，能够降低损失。
并且，在图8所示的半导体装置中，源极区域3及漏极区域5均延伸设置至衬底1内，因此能够最大限度地灵活运用源极区域3及漏极区域5的侧面面积，能够使较大的电流流动。此外，在图8所示的半导体装置中，示出了源极区域3及漏极区域5均延伸设置至衬底1内的情况，但即使在源极区域3及漏极区域5中的一者延伸设置至衬底1内的情况下，与图1所示的构造相比，也能够使更大的电流流动。
(第3变形例)
图9中示出从图8变形的构造的半导体装置。图9所示的半导体装置与图8所示的半导体装置的不同点在于，进一步向下深挖栅极槽8，栅极槽8的一部分进入衬底1。图9所示的半导体装置的动作方法实质上与图8所示的半导体装置的动作方法相同。图9所示的半导体装置的制造方法与图8所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8形成为比漂移区域4的第1主面深，其他步骤实质上相同。
根据图9所示的半导体装置，栅极槽8的一部分延伸设置至衬底1内，从而栅极槽8的底面、和由底面及侧面形成的角部位于衬底1的内部。在衬底1为绝缘性衬底、或者在n型的半导体衬底中杂质浓度比漂移区域4的杂质浓度低的情况下，与图1或者图8所示的构造相比，能够使栅极槽8的底面及角部的电场集中缓和，能够提高耐压。另外，在图1或图8所示的构造中，在栅极槽8的底面中，具有一部分隔着栅极绝缘膜6而与衬底1接触的区域。在该区域中产生的电容成为栅极和漏极之间的电容，在半导体装置进行动作时产生损失。然而，在图9的构造中，在衬底1为绝缘性衬底的情况下，几乎不具有前述的与衬底1接触的区域的电容，因此能够降低半导体装置进行动作时的损失。
(第4变形例)
图10中示出从图9变形的构造的半导体装置。图10所示的半导体装置在栅极槽8的底部进入阱区域2这一点上与图9所示的半导体装置不同。图10所示的半导体装置的动作方法实质上与图9所示的半导体装置的动作方法相同。另外，图10所示的半导体装置的制造方法与图9所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8的深度形成为比源极区域3深，其他步骤实质上相同。
根据图10所示的半导体装置，在栅极槽8在漂移区域4的第2主面的垂直方向上比源极区域3深、且栅极槽8的底面位于阱区域2的情况下，在隔着栅极绝缘膜6而与栅极槽8的底面的阱区域2接触的区域中所产生的栅极源极间电容根据栅极电极7的电压而变化。例如在阱区域2为p型半导体的情况下，在栅极电压为负的情况下，耗尽层向阱区域2扩展，在栅极槽8的底面产生的栅极源极间电容小。另一方面，在栅极电压为正、且大于或等于半导体装置的阈值电压的情况下，阱区域2反转，在栅极槽8的底面产生的栅极源极间电容最大、且达到栅极绝缘膜6的电容。如图1、图8或者图9中示出的构造所示，在栅极槽8的底部处于源极区域3的情况下，由栅极电极7、栅极绝缘膜6以及源极区域3构成的区域的电容不依赖于栅极的电压，始终达到栅极绝缘膜6的电容。与此相对，在图10所示的构造中，在栅极槽8的底部中能够降低栅极源极间电容，因此能够提供低损失的半导体装置。
(第5变形例)
图11中示出从图10变形的构造的半导体装置。图11所示的半导体装置，在栅极槽8的底部形成为比阱区域2深这一点上与图10所示的半导体装置不同。图11所示的半导体装置的制造方法与图10所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8的深度形成为比阱区域2深。
这里，在栅极槽8的底面形成于漂移区域4特别是由SiC材料形成半导体装置、且栅极绝缘膜6为热氧化硅膜的情况下，热氧化硅膜的厚度根据SiC的结晶面而不同。例如，在漂移区域4的表面为(0001)面的情况下，在栅极槽8中的与漂移区域4的第2主面平行的底面处形成的氧化膜，比在栅极槽8中的与漂移区域4的第2主面垂直的侧面处形成的氧化膜薄。因此，在栅极槽8的底面中，栅极电极7和源极电极15的栅极源极间耐压变弱。另外，在栅极槽8的底面处产生的栅极源极间电容在总栅极源极间电容中占据较大的比例，从而引起如下问题，即，栅极槽8的底面的栅极源极间电容也增加，半导体元件进行动作时的损失增加。
与此相对，根据图11的构造，将栅极槽8的底面设置为比阱区域2深，从而栅极槽8的底面与衬底1接触，未与源极区域3电连接。因此，在栅极槽8的底面中，几乎未产生栅极电极7和源极电极15的栅极源极间电容。因而，通过在栅极槽8的底面处产生的栅极源极间电容的降低而能够使栅极源极间的总电容大幅地降低，能够提供低损失且高可靠性的半导体装置。并且，另外，在衬底1为绝缘性衬底的情况下，还能够降低在栅极槽8的底面处形成的栅极漏极间电容，能够提供低损失的半导体装置。
(第2实施方式)
图12是表示本发明的第2实施方式所涉及的半导体装置的结构的斜视图。在图12中，为了容易理解而将电极配线的图示省略。电极配线的构造与图7相同。
在本发明的第2实施方式所涉及的半导体装置中，如图12所示，在源极区域3形成有源极槽17，在漏极区域5形成有漏极槽20，在这些方面与本发明的第1实施方式不同。
在源极槽17的底部，与阱区域2相比为高杂质浓度的p﹢型的阱接触区域19形成为与阱区域2接触。在源极槽17埋设有导电层24。导电层24与源极电极15为同电位，对源极区域3以及阱接触区域19进行欧姆连接。另一方面，在漏极槽20埋设有导电层25。导电层25与漏极电极16为同电位，与漏极区域5进行欧姆连接。作为导电层24、25的材料，例如能够使用镍(Ni)、钛(Ti)或者钼(Mo)等的导电材料。
这里，如图12所示，在将源极槽17的宽度设为a、将漏极槽20的宽度设为b、将栅极槽8的宽度设为c时，具有a＞b＞c的关系。即，源极槽17的宽度a比漏极槽20的宽度b大，漏极槽20的宽度b比栅极槽8的宽度c大。
图13中示出在图12的A-A剖切面处观察时的源极槽17的局部的剖面图。如图13所示，栅极电极7与导电层18进行欧姆连接，获得与导电层18相同的电位。另外，利用层间绝缘膜10而使栅极电极7和导电层24绝缘。
本发明的第2实施方式所涉及的半导体装置的其他结构实质上与本发明的第1实施方式相同。另外，本发明的第2实施方式所涉及的半导体装置的动作方法实质上与本发明的第1实施方式相同。
根据本发明的第2实施方式，阱区域2的端部延伸设置至衬底1内，从而能够使在阱区域2的端部处引起的电场集中大幅地降低，能够抑制耐压的降低。并且，阱区域2的端部在衬底1中延伸设置，衬底1的杂质浓度比漂移区域4的杂质浓度低，从而在与漂移区域4的第2主面平行的方向上，在漂移区域4与衬底1长度相同的情况下，衬底1和阱区域2之间的击穿电压比漂移区域4和阱区域2之间的击穿电压大。因此，与专利文献1所记载的构造相比，能够进一步提高耐压。
并且，将衬底1设为半绝缘性衬底或者绝缘性衬底，从而使得阱区域2的端部形成于绝缘区域。因此，能够使阱区域2的端部的耐压大幅地增加，能够提供高耐压的半导体装置。
并且，作为衬底1的材料而使用碳化硅，碳化硅的绝缘性高且导热率高，因此通过隔着导电材料将衬底1的背面粘贴于冷却机构上，能够使因半导体装置导通时的电流而产生的热高效地散发，能够高效地对半导体装置进行冷却。另外，碳化硅为带隙宽的半导体且本征载流子浓度低，因此容易实现高绝缘性，能够提供高耐压的半导体装置。
并且，在源极区域3具有源极槽17，从而对于源极区域3和阱区域2的形成而言，与第1实施方式相比，能够使杂质注入的深度更浅。由此，无需较高的注入能量，因此能够提供低成本的半导体装置。另外，将导电层24埋设于源极槽17，导电层24和源极区域3在电气方面为相同的电位。这里，在不具有源极槽17的构造的情况下，在源极区域3的与衬底1垂直的方向上具有电阻分量。该电阻分量在半导体装置进行动作时以使电流降低的方式起作用，结果使得电流降低。与此相对，将导电层24埋设于源极槽17，从而使得源极区域3的垂直方向上的电阻分量成为将源极区域3的电阻分量和导电层24的电阻分量并联所得的电阻分量。另外，导电层24的电阻通常比半导体的电阻小，由此使得并联后的电阻分量变得更低。因此，能够提供低损失的半导体装置。
并且，源极槽17的宽度a比栅极槽8的宽度c大，从而能够同时形成源极槽17及栅极槽8，并且还能够不使用掩模而形成源极区域3及阱区域2，因此制造变得容易。作为具体的制造方法，使用掩模图案同时形成栅极槽8及源极槽17。例如将栅极槽8的宽度a设为1μm，将源极槽17的宽度c设为2μm。在形成栅极槽8及源极槽17之后，通过LPCVD法使0.5μm的氧化硅膜沉积。由此，利用氧化硅膜将栅极槽8完全掩埋，成为源极槽17被完全掩埋的状态。接下来，能够通过倾斜地对n型杂质进行离子注入而形成源极区域3。接下来，能够通过倾斜地对p型杂质进行离子注入而形成阱区域2。因此，能够集中地形成栅极槽8及源极槽17，进而能够通过自定位而形成源极区域3和阱区域2。即，能够提供低成本且容易制造的半导体装置。
并且，在漏极区域5具有漏极槽20，从而对于漏极区域5的形成而言，与第1实施方式相比，能够使杂质注入的深度更浅。因此，无需较高的注入能量，因此能够提供低成本的半导体装置。另外，将导电层25埋设于漏极槽20，导电层25和漏极区域5在电气方面为相同的电位。这里，在不具有漏极槽20的构造的情况下，在漂移区域4的第2主面的垂直方向上具有漏极区域5的电阻分量。该电阻分量在半导体装置进行动作时以使电流降低的方式起作用，结果使得电流降低。与此相对，将导电层25埋设于漏极槽20，从而使得漏极区域5的垂直方向上的电阻分量成为将漏极区域5的电阻分量和导电层25的电阻分量并联所得的电阻分量。另外，导电层25的电阻通常比半导体的电阻低，由此使得并联后的电阻分量变得更低。即，能够提供低损失的半导体装置。
并且，漏极槽20的宽度b比栅极槽8的宽度c大，能够同时形成漏极槽20及栅极槽8，还能够不使用掩模而形成漏极区域5，因此制造变得容易。具体而言，利用掩模图案同时形成漏极槽20及栅极槽8。例如将栅极槽8的宽度c设为1μm，将漏极槽20的宽度b设为2μm。在形成栅极槽8和漏极槽20之后，通过LPCVD法使0.5μm的氧化硅膜沉积。由此，利用氧化硅膜将栅极槽8完全掩埋，成为漏极槽20被完全掩埋的状态。接下来，能够通过倾斜地对n型杂质进行离子注入而形成漏极区域5。因此，能够通过自定位而形成漏极区域5。即，能够提供低成本、且容易制造的半导体装置。
并且，在漏极区域5形成有漏极槽20，在源极区域3形成有源极槽17。在源极槽17和漏极槽20配置有导电层24、25，导电层24、25和源极区域3以及漏极区域5的电位分别相同。以漏极区域5为例对该构造的效果进行说明。首先，在不具有漏极槽20的构造的情况下，在漂移区域4的第2主面的垂直方向上具有漏极区域5的电阻分量。该电阻分量在半导体装置进行动作时以使电流降低的方式起作用，结果使得电流降低。与此相对，利用导电层25将漏极槽20掩埋，从而使得漏极区域5的垂直方向上的电阻分量成为将漏极区域5的电阻分量和导电层25的电阻分量并联所得的电阻分量。另外，导电层25的电阻通常比半导体的电阻低，由此使得并联后的电阻分量变得更低。另外，即使在源极区域3中也实现了与漏极区域5相同的效果，能够使半导体装置的导通动作时的电流增大。即，能够提供低损失的半导体装置。
并且，源极槽17的宽度a比漏极槽20的宽度b大、且漏极槽20的宽度b比栅极槽8的宽度c大，从而能够同时形成栅极槽8、源极槽17以及漏极槽20，能够通过自定位而形成源极区域3、漏极区域5以及阱区域2。因而，能够提供容易制造、低成本、不存在对准偏差、高可靠性的半导体装置。
另外，在源极槽17的底部具有阱接触区域19，从而能够通过自定位而形成阱接触区域19，因此能够提供容易制造、低成本、不存在对准偏差、高可靠性的半导体装置。另外，在阱接触区域19为高杂质浓度的p型区域的情况下，容易与导电层24进行欧姆连接，能够降低接触电阻，容易利用源极电极15对阱区域2的电位进行控制。因此，能够提供高可靠性的半导体装置。
接下来，利用图14(a)～图29对本发明的第2实施方式所涉及的半导体装置的制造方法的一个例子进行说明。
首先，如图14(a)所示，准备衬底1。衬底1为由未掺杂的碳化硅构成的绝缘性衬底，具有几十至几百μm左右的厚度。在该衬底1上作为漂移区域4而形成n﹣型的碳化硅的外延层。碳化硅中存在几种多型体(同质多晶)，但这里作为有代表性的4H而进行说明。漂移区域4的杂质浓度例如为1×1014～1×1018cm-3，具有几μm～几十μm的厚度。
接下来，在漂移区域4实施同时形成栅极槽8、漏极槽20以及源极槽17的工序(下面，称为“第1工序”)。图14(b)是形成用于同时形成栅极槽8、漏极槽20以及源极槽17的掩模材料9之后的斜视图。作为掩模材料9，与图3所示的工序相同地，能够使用将绝缘膜图案化的材料。接下来，将掩模材料9作为掩模，通过干蚀刻法等而形成栅极槽8、漏极槽20以及源极槽17。另外，如图14(b)所示，在将源极槽17的宽度设为a、将漏极槽20的宽度设为b、将栅极槽8的宽度设为c时，以满足a＞b＞c的关系的方式形成栅极槽8、漏极槽20以及源极槽17。另外，图15(a)～图15(c)中示出图14(b)中所示的A-A线、B-B线、C-C线的各剖面。从接下来的工序起，参照各剖面的形状进行说明。
在第1工序之后，接着实施使掩模材料21沉积的工序(下面，称为“第2工序”)。作为掩模材料21而能够使用氧化硅膜，作为沉积方法而能够采用热CVD法、等离子体CVD法、减压CVD法。其中，根据改善膜的覆盖(coverage)的观点，优选减压CVD法。沉积厚度大于或等于栅极槽8的宽度c的一半、且比漏极槽20的宽度b的一半薄。例如，在栅极槽8的宽度c为1μm、且漏极槽20的宽度b为2μm的情况下，将掩模材料21的厚度设定为大于或等于0.5μm且小于1μm的范围。图16(a)～图16(c)中示出以该方式设定厚度并使掩模材料21沉积之后的形状。如图16(a)～图16(c)所示，利用掩模材料21将栅极槽8完全掩埋，形成为源极槽17和漏极槽20未被完全掩埋的形状。
在第2工序之后，接着实施同时形成漏极区域5和源极区域3的工序(下面，称为“第3工序”)。在第3工序中采用离子注入法。在注入区域中与第1实施方式不同，不进行利用光刻法的图案化，将在第2工序中沉积后的掩模材料21用作掩模。源极区域3和漏极区域5为n型，因此作为n型杂质而能够使用氮(N)或者磷(P)。此时，在将基体温度加热至600℃左右的状态下进行离子注入，从而能够抑制在注入区域中产生晶体缺陷。在离子注入时，使离子束的行进方向相对于衬底1的主面从垂直方向以恒定的角度倾斜，向漏极槽20和源极槽17的侧壁也注入杂质。杂质浓度优选为1×1018cm-3～1×1021cm-3。将注入深度设定为比掩模材料21的厚度厚、且比掩模材料21和掩模材料9的合计厚度薄。理由如下，即，如果比掩模材料9更深地注入，则在漂移区域4的表面也注入有n型杂质。图17(a)～图17(c)中示出实施第3工序之后的半导体装置。如图17(a)～图17(c)所示，将n型杂质分别向源极槽17和漏极槽20的侧壁及底部注入。
在第3工序之后，接着实施使掩模材料22沉积的工序(下面，称为“第4工序”)。作为掩模材料22而能够使用氧化硅膜，作为沉积方法而能够采用热CVD法、等离子体CVD法、减压CVD法。其中，根据改善膜的覆盖的观点，优选减压CVD法。将沉积厚度设定为大于或等于从漏极槽20的宽度b的一半减去掩模材料21的厚度所得的值、且比从源极槽17的宽度c的一半减去掩模材料21的厚度所得的值薄。例如，在漏极槽20的宽度为2μm的情况下，掩模材料21的厚度为0.8μm，在源极槽17的宽度c为3μm的情况下，将掩模材料22的厚度设定为大于或等于0.2μm且小于0.7μm的范围。图18(a)～图18(c)中示出以该方式设定厚度、且使掩模材料22沉积之后的形状。如图18(a)～图18(c)所示，形成为利用掩模材料21和掩模材料22将栅极槽8和漏极槽20完全掩埋，源极槽17未被完全掩埋的形状。
在第4工序之后，接着实施形成阱区域2的工序(下面，称为“第5工序”)。在该工序中采用离子注入法。在注入区域中与第1实施方式不同，不使用利用光刻法的图案化。将在第2工序和第4工序中沉积后的掩模材料21和掩模材料22用作掩模。阱区域2为p型，因此作为p型杂质而能够使用铝(Al)或者硼(B)。此时，在将基体温度加热至600℃左右的状态下进行离子注入，从而能够抑制在注入区域中产生晶体缺陷。在离子注入时，使离子束的行进方向相对于衬底1的主面从垂直方向以恒定的角度倾斜，向源极槽17的侧壁和底面注入杂质。杂质浓度优选为1×1015cm-3～1×1019cm-3。将注入深度设定为比掩模材料21、掩模材料22以及源极区域的合计厚度深、且比掩模材料21、掩模材料22以及掩模材料9的合计厚度浅。图19(a)～图19(c)中示出实施第5工序之后的半导体装置。如图19(a)～图19(c)所示，在源极槽17的侧壁和底部处注入有p型杂质。
在第5工序之后，接着实施形成阱接触区域19的工序(下面，称为“第6工序”)。此外，在实施第6工序之前，可以进行掩模材料21和掩模材料22的蚀刻。对于蚀刻并不进行使用光刻法的选择性的蚀刻，而是在整个面上进行蚀刻。在掩模材料21和掩模材料22的材料为氧化硅膜的情况下，作为蚀刻方法，优选反应性离子蚀刻(RIE)等各向异性干蚀刻。蚀刻厚度可以为掩模材料21和掩模材料22的合计厚度。图20(a)～图20(c)中示出实施各向异性干蚀刻之后的剖面构造。如图20(a)～图20(c)所示，栅极槽8和漏极槽20依然被掩模材料21和掩模材料22完全掩埋。另一方面，在源极槽17的侧壁残留有掩模材料21和掩模材料22，但源极区域3在源极槽17的底面露出。另外，在漂移区域4的表面残留有掩模材料9。针对该形状，实施利用离子注入法形成阱接触区域19的第6工序。阱接触区域19为p型，因此作为p型杂质而能够使用铝(Al)或者硼(B)。此时，在将基体温度加热至600℃左右的状态下进行离子注入，从而能够抑制在注入区域中产生晶体缺陷。在离子注入时，优选使离子束的行进方向为相对于衬底1垂直的方向而进行注入。此外，在源极槽17的底部形成有n型的源极区域3，因此p型杂质的注入浓度优选大于或等于源极区域3的杂质浓度的2倍。由此，注入有p型杂质的n型的源极区域3的一部分变为p型。注入深度可以比源极区域3深、且比阱区域2浅。图21(a)～图21(c)中示出实施第6工序之后的形状。
接下来，将掩模材料9、掩模材料21以及掩模材料22去除。例如在掩模材料9、掩模材料21以及掩模材料22为氧化硅膜的情况下，能够通过用氢氟酸进行清洗而将它们去除。接下来，通过对进行离子注入的杂质进行热处理(退火)而使其实现活性化。作为热处理温度能够采用1700℃左右的温度，作为气氛能够优选采用氩气(Ar)、氮气(N)。接下来，形成栅极绝缘膜6。图22(a)～图22(c)中示出形成栅极绝缘膜6之后的剖面构造。栅极绝缘膜6的形成方法可以是热氧化法，也可以是沉积法。例如在热氧化的情况下，在氧气气氛中对于基体将温度加热至1100℃左右，从而在基体与氧气接触的所有部分形成氧化硅膜。在形成栅极绝缘膜6之后，为了使阱区域2和栅极绝缘膜6的界面的界面态降低，可以在氮气(N)、氩气(Ar)、N2O等的气氛中进行1000℃左右的退火。接下来，使构成栅极电极7的材料23沉积。图23(a)～图23(c)中示出沉积后的剖面构造。构成栅极电极7的材料23通常为多晶硅，这里利用多晶硅进行说明。作为多晶硅23的沉积方法可以采用减压CVD法。将多晶硅23的沉积厚度设为比栅极槽8的宽度c的1/2大的值。由此，能够利用多晶硅23将栅极槽8完全掩埋。例如在栅极槽8的宽度c为2μm的情况下，使多晶硅23的厚度比1μm厚。另外，在使多晶硅23沉积之后，以950℃的温度在POCl3中进行退火，由此形成n型的多晶硅23，能够使栅极电极7具有导电性。接下来，对除了栅极电极7以外的多晶硅23进行蚀刻。蚀刻方法能够应用各向同性蚀刻，也能够应用各向异性蚀刻。将蚀刻量设定为使得栅极槽8内残留有多晶硅23。例如，在栅极槽8的宽度c为2μm、且以1.5μm的厚度使多晶硅23沉积的情况下，优选将蚀刻量设为1.5μm，但在蚀刻控制方面，即使相对于1.5μm为百分之几的过蚀刻也没有问题。图24(a)～图24(c)中示出对多晶硅23进行蚀刻并形成栅极电极7之后的构造。
接下来，形成层间绝缘膜10，形成电极形成用的接触孔。图25(a)～图25(c)示出形成层间绝缘膜10之后的剖面构造。图26中示出从正上方观察的接触孔11的位置。为了容易理解，未对层间绝缘膜10进行图示。层间绝缘膜10通常优选氧化硅膜，作为沉积方法能够采用热CVD法、等离子体CVD法。在使层间绝缘膜10沉积之后，使接触孔开口。在层间绝缘膜10上涂覆抗蚀剂，利用通常的光刻法将抗蚀剂的图案化。将被图案化的抗蚀剂作为掩模，对层间绝缘膜10进行蚀刻。作为蚀刻方法，能够采用使用氢氟酸的湿蚀刻、反应性离子蚀刻(RIE)等干蚀刻。接下来利用氧等离子体、硫酸等将抗蚀剂去除。图27(a)～图27(c)中示出开设接触孔之后的剖面形状。
在形成接触孔之后，形成导电层18、导电层24以及导电层25。作为导电层18、导电层24以及导电层25的材料，通常为钛(Ti)、镍(Ni)、钼(Mo)等金属。这里利用Ti进行说明。首先，使Ti沉积。沉积方法优选例如MOCVD法。接下来，进行通过掩模实现的Ti的选择性蚀刻。掩模材料优选抗蚀剂。图28(a)～图28(c)中示出蚀刻后的剖面构造，图29中示出表面构造。在图29中，为了容易理解，将层间绝缘膜10的图示省略。然后，与第1实施方式同样地形成栅极配线、源极配线以及漏极配线(省略图示)。经由以上的工序，完成图12所示的第2实施方式所涉及的半导体装置。
根据本发明的第2实施方式，在第1工序中，能够通过同时形成栅极槽8、源极槽17以及漏极槽20而降低制造成本。另外，能够将掩模设为1张，因此与分别形成相比，掩模的对准偏差减少，能够以高可靠性制造半导体装置。
另外，以使得源极槽17的宽度a比漏极槽20的宽度b大、且漏极槽20的宽度b比栅极槽8的宽度c大的方式而形成栅极槽8、源极槽17以及漏极槽20。并且，在刚形成栅极槽8、源极槽17以及漏极槽20之后、且残存有掩模材料9的状态下，在第2工序中，以大于或等于栅极槽8的宽度c的一半、且小于或等于漏极槽20的宽度b的一半的厚度使掩模材料21沉积。由此，能够仅将栅极槽8完全掩埋，因此通过自定位而形成用于向源极区域3和漏极区域5进行离子注入的掩模。因而，掩模的对准偏差减少，能够以高可靠性制造半导体装置。
另外，在第3工序中，从斜向对n型杂质进行离子注入，从而能够在源极槽17及漏极槽20的侧壁或底面同时形成源极区域3及漏极区域5。因而，与当前的制造技术相比，能够通过一次的注入而同时在规定部位处形成源极区域3和漏极区域5，能够实现低成本化。并且，不使用掩模，因此不存在对准偏差，能够以高可靠性制造半导体装置。
另外，在第4工序中，在形成阱区域2的形成用的掩模材料22时，将漏极槽20完全掩埋，将掩模材料22的厚度设定为使得源极槽17中残留有空间。由此，能够不使用光刻法而通过自定位来形成掩模材料22。即，不存在由掩模引起的对准偏差，能够以高可靠性制造半导体装置。
另外，在第5工序中，从斜向对p型杂质进行离子注入，从而能够在源极槽17的底面及侧壁以将源极区域3包围的方式形成阱区域2。与当前的制造技术相比，不使用掩模，因此不存在对准偏差，能够以高可靠性制造半导体装置。
另外，在第6工序中，利用垂直离子注入法，向衬底1对p型杂质进行离子注入而形成阱接触区域19。此时，注入深度比与源极槽17的底部接触的源极区域3深，并且杂质浓度比与源极槽17的底部接触的源极区域3的杂质浓度高。由此，能够不使用掩模而通过自定位来形成阱接触区域19。因此，不存在对准偏差，能够以高可靠性制造半导体装置。
此外，可以在实施第5工序之后不将掩模材料21及掩模材料22去除，而是在第6工序中对p型杂质进行离子注入而形成阱接触区域19。将注入浓度设为大于或等于源极区域3的杂质浓度的2倍，将注入深度设定为比掩模材料21、掩模材料22以及源极区域3的合计厚度深、且比阱区域2浅。由此，能够减少将掩模材料21及掩模材料22去除的工时，能够提供低成本的半导体装置。
另外，在第6工序中，可以在形成图20(a)～图20(c)的剖面构造之后，取代在残存有通过各向异性干蚀刻而露出的源极槽17的底部的源极区域3的状态下进行离子注入，而首先将源极区域3去除，然后垂直地对p型杂质进行离子注入而形成阱接触区域19。将源极区域3去除，因此注入浓度与源极区域3的杂质浓度无关。另外，仅将注入深度设定为比阱区域2浅即可。而且，离子注入的成本根据杂质浓度和深度而改变，从而对于形成阱接触区域19的注入浓度和注入深度不存在限制，因此能够以低成本形成阱接触区域19。
(第3实施方式)
相对于本发明的第1实施方式，本发明的第3实施方式对衬底1的构造进行了变形。在本发明的第3实施方式所涉及的半导体装置中，如图30所示，在衬底1的与同漂移区域4接触的主面相反一侧的主面(背面)，形成有高杂质浓度的n﹢型的背面导电区域26。漏极区域5从漂移区域4的第2主面开始，沿与漂移区域4的第2主面垂直的方向延伸设置至背面导电区域26。漏极配线14与背面导电区域26的与同衬底1接触的主面相反一侧的主面(背面)电连接。
本发明的第3实施方式所涉及的半导体装置的其他构造与第1实施方式的构造相同。此外，本发明的第3实施方式所涉及的半导体装置的其他构造，可以是取代第1实施方式的构造而与第2实施方式的构造相同的构造。本发明的第3实施方式所涉及的半导体装置的动作方法与第1实施方式相同。
根据本发明的第3实施方式，阱区域2的端部延伸设置至衬底1内，从而能够使在阱区域2的端部处引起的电场集中大幅地降低，能够抑制耐压的降低。并且，阱区域2的端部在衬底1中延伸设置，衬底1的杂质浓度比漂移区域4的杂质浓度低，从而在与漂移区域4的第2主面平行的方向上，在漂移区域4和衬底1长度相同的情况下，衬底1和阱区域2之间的击穿电压比漂移区域4和阱区域2之间的击穿电压大。因此，与专利文献1所记载的构造相比，能够进一步提高耐压。
并且，将衬底1设为半绝缘性衬底或者绝缘性衬底，从而使得阱区域2的端部形成于绝缘区域。因此，能够使阱区域2的端部的耐压大幅地增加，能够提供高耐压的半导体装置。
并且，使用碳化硅作为衬底1的材料，碳化硅的绝缘性高、且导热率高，因此通过隔着导电材料将衬底1的背面粘贴于冷却机构上，能够使因半导体装置导通时的电流而产生的热高效地散发，能够高效地对半导体装置进行冷却。另外，碳化硅为带隙宽的半导体且本征载流子浓度低，因此容易实现高绝缘性，能够提供高耐压的半导体装置。
并且，在衬底1的背面形成与漏极区域5相同的导电型(n型)的背面导电区域26，漏极区域5与背面导电区域26接触，从而能够将漏极电极(省略图示)配置于衬底1的背面。由此，能够将栅极电极7和源极电极(省略图示)配置于半导体装置的表面，并将漏极电极(省略图示)配置于半导体装置的背面侧。因此，能够使与漏极电极(省略图示)连接的漏极配线14的面积也最大化至半导体装置的芯片面积，能够降低配线部的电阻。另外，与图7中示出的配线构造相比，还能够使漏极配线14和源极配线13之间、漏极配线14和栅极配线之间的寄生电容大幅地降低。即，能够提供低损失的半导体装置。
关于本发明的第3实施方式所涉及的半导体装置的制造方法，优选通过向衬底1的背面进行离子注入而形成高杂质浓度的n﹢型的背面导电区域26。注入浓度优选为1×1018cm-3～1×1021cm-3。对于注入深度并未进行特殊的限制，能够适当地决定。另外，能够以与第1实施方式相同的方法形成漏极配线14。另外，虽然省略了图示，但可以与第2实施方式同样地在漏极区域5形成漏极槽。
(其他实施方式)
如上所述，利用第1～第3实施方式对本发明进行了记载，但不应当理解为本发明被构成本公开的一部分的论述及附图限定。对于本领域技术人员而言，根据本公开而想到的各种各样的替代实施方式、实施例以及运用技术是显而易见的。
例如，在第1～第3实施方式中，对在由碳化硅构成的衬底1上制造半导体装置的情况进行了说明，但作为衬底1的材料并不限定于碳化硅。例如，作为衬底1的材料，能够使用带隙宽的半导体。作为带隙宽的半导体，例如能够举出氮化镓(GaN)、金刚石、氧化锌(ZnO)、氮化铝镓(AlGaN)等。
另外，在第1～第3实施方式中，对将n型多晶硅用于栅极电极7进行了说明，但也可以是p型多晶硅。另外，栅极电极7也可以为其他半导体材料，可以为金属材料等的其他导电材料。作为栅极电极7的材料，例如还能够使用p型聚合碳化硅、硅锗合金(SiGe)、铝(Al)等。
另外，在第1～第3实施方式中，对作为栅极绝缘膜6而使用氧化硅膜的情况进行了说明，但也可以使用氮化硅膜，或者可以使用氧化硅膜和氮化硅膜的层叠体。在栅极绝缘膜6为氮化硅膜的情况下，在进行各向同性蚀刻时，例如能够通过利用160℃的热磷酸的清洗而进行蚀刻。
另外，作为源极电极15及漏极电极16的材料，可以使用金属，可以是半导体和金属的合金，还可以是除此以外的导体。作为金属材料，例如能够举出镍(Ni)、钛(Ti)、(Mo)等。作为金属材料的沉积方法，能够举出电子束蒸镀法、有机金属气相生长法(MOCVD)、溅射法等方法。另外，作为半导体和金属的合金，可以是镍硅合金(SiNi)、钨硅合金(SiW)、钛硅合金(TiSi)等。作为这些合金的沉积方法，能够举出溅射法等。另外，还可以是氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等氮化物。另外，作为半导体材料，能够使用多晶硅、锗(Ge)、锡(Sn)、砷化镓(GaAs)等。通过向这些材料对磷(P)、砷(As)、锑(Sb)等的n型杂质或者硼(B)、铝(Al)、镓(Ga)等的p型杂质进行离子注入，能够使其具有导电性。
另外，在第1～第3实施方式中，作为半导体装置的一个例子对MOSFET进行了说明，但本发明的实施方式所涉及的半导体装置当然还能够应用于绝缘栅极型双极晶体管(IGBT)、晶闸管。
这样，本发明当然包含这里并未记载的各种各样的实施方式等。因此，本发明的技术范围仅由依据上述说明的适当的权利要求书所涉及的发明特定事项限定。
这里引用日本特愿2013-150408号(申请日：2013年7月19日)的全部内容。
标号的说明
1…衬底
2…阱区域
3…源极区域
4…漂移区域
5…漏极区域
6…栅极绝缘膜
7…栅极电极
8…栅极槽
9、21、22…掩模材料
10…层间绝缘膜
11…接触孔
12…栅极配线
13…源极配线
14…漏极配线
15…源极电极
16…漏极电极
17…源极槽
18、24、25…导电层
19…阱接触区域
20…漏极槽
23…多晶硅
26…背面导电区域

Claims (24)

1.一种半导体装置，其特征在于，具有：
衬底；
第1导电型的漂移区域，其形成于所述衬底的第1主面，由与所述衬底相同的材料构成，与所述衬底相比，该漂移区域杂质浓度高；
第2导电型的阱区域，其在所述漂移区域内，从所述漂移区域的与同所述衬底接触的第1主面相反一侧的第2主面开始，沿所述第2主面的垂直方向延伸设置，且该阱区域的端部延伸设置至所述衬底内；
第1导电型的漏极区域，其在所述漂移区域内与所述阱区域分离，从所述第2主面开始沿所述垂直方向延伸设置；
第1导电型的源极区域，其在所述阱区域内，从所述第2主面开始沿所述垂直方向延伸设置；
栅极槽，其从所述第2主面开始沿所述垂直方向设置，在与所述第2主面平行的一个方向上，以将所述源极区域及所述阱区域贯通的方式延伸设置；
栅极电极，其隔着栅极绝缘膜而形成于所述栅极槽的表面；
源极电极，其与所述源极区域及所述阱区域电连接；以及
漏极电极，其与所述漏极区域电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述衬底为第1导电型。
3.根据权利要求1所述的半导体装置，其特征在于，
所述衬底为半绝缘性或者绝缘性。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述衬底由碳化硅构成。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述源极区域在所述垂直方向上延伸设置至所述衬底内。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述栅极槽在所述垂直方向上延伸设置至所述衬底内。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述栅极槽在所述垂直方向上比所述源极区域更深。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述栅极槽在所述垂直方向上比所述阱区域更深。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述漏极区域在所述垂直方向上延伸设置至所述衬底内。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
还具有源极槽，其在所述源极区域从所述第2主面开始沿所述垂直方向延伸设置。
11.根据权利要求10所述的半导体装置，其特征在于，
所述源极槽的宽度比所述栅极槽的宽度更宽。
12.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
还具有漏极槽，其在所述漏极区域从所述第2主面开始沿所述垂直方向延伸设置。
13.根据权利要求12所述的半导体装置，其特征在于，
所述漏极槽的宽度比所述栅极槽的宽度更宽。
14.根据权利要求1至9中任一项所述的半导体装置，其特征在于，还具有：
源极槽，其在所述源极区域从所述第2主面开始沿所述垂直方向延伸设置；以及
漏极槽，其在所述漏极区域从所述第2主面开始沿所述垂直方向延伸设置。
15.根据权利要求14所述的半导体装置，其特征在于，
所述源极槽的宽度比所述漏极槽的宽度更宽，并且所述漏极槽的宽度比所述栅极槽的宽度更宽。
16.根据权利要求10、11、14以及15中任一项所述的半导体装置，其特征在于，
所述源极槽的底部与所述衬底接触，
还具有第2导电型的阱接触区域，其在所述源极槽的底部形成为与所述阱区域接触，
所述阱接触区域、所述源极区域以及所述阱区域获得相同的电位。
17.根据权利要求1至16中任一项所述的半导体装置，其特征在于，
还具有第1导电型的背面导电区域，其形成于与所述衬底的第1主面相反一侧的第2主面，
所述漏极区域在所述垂直方向上将所述衬底贯通并延伸设置至所述背面导电区域为止。
18.一种半导体装置的制造方法，该半导体装置具有：衬底；第1导电型的漂移区域，其形成于所述衬底的第1主面，由与所述衬底相同的材料构成，与所述衬底相比杂质浓度高；第2导电型的阱区域，其在所述漂移区域内，从所述漂移区域的与同所述衬底接触的第1主面相反一侧的第2主面开始，沿所述第2主面的垂直方向延伸设置，且该阱区域的端部延伸设置至所述衬底内；第1导电型的漏极区域，其在所述漂移区域内与所述阱区域分离，从所述第2主面开始沿所述垂直方向延伸设置；第1导电型的源极区域，其在所述阱区域内从所述第2主面开始沿所述垂直方向延伸设置；栅极槽，其从所述第2主面开始沿所述垂直方向设置，在与所述第2主面平行的一个方向上，以将所述源极区域及所述阱区域贯通的方式延伸设置；栅极电极，其隔着栅极绝缘膜而形成于所述栅极槽的表面；源极槽，其在所述源极区域从所述第2主面开始沿所述垂直方向延伸设置；漏极槽，其在所述漏极区域从所述第2主面开始沿所述垂直方向延伸设置；以及第2导电型的阱接触区域，其在所述源极槽的底部形成为与所述阱区域接触，
所述半导体装置的制造方法的特征在于，
包含如下第1工序，即，在形成于所述衬底的第1主面的所述漂移区域内，从所述第2主面开始沿所述垂直方向同时形成所述栅极槽、所述源极槽以及所述漏极槽。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
在所述第1工序中，以如下方式形成所述栅极槽、所述源极槽以及所述漏极槽，即，使得所述源极槽的宽度比所述漏极槽的宽度更宽，且使述漏极槽的宽度比所述栅极槽的宽度更宽，
还包含如下第2工序，即，在所述第1工序之后，以大于或等于所述栅极槽的宽度的一半且小于或等于所述漏极槽的宽度的一半的厚度，使第1掩模材料沉积。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，
还包含如下第3工序，即，在所述第2工序之后，利用倾斜离子注入法，在所述源极槽以及所述漏极槽的底面及侧壁处分别形成所述源极区域以及漏极区域。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于，
还包含如下第4工序，即，在所述第3工序之后，以使得所述源极槽内残存有空间且将所述漏极槽掩埋的方式，使第2掩模材料沉积。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，
还包含如下第5工序，即，在所述第4工序之后，利用倾斜离子注入法以将所述源极区域包围的方式形成所述阱区域。
23.根据权利要求22所述的半导体装置的制造方法，其特征在于，
还包含如下第6工序，即，在所述第5工序之后，利用垂直离子注入法，使所述阱接触区域形成为比所述源极区域更深，且与所述源极区域相比杂质浓度高。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于，
在所述第6工序中，在将与所述源极槽的一部分底部接触的源极区域去除之后，利用垂直离子注入法形成所述阱接触区域。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109219869A (zh) * 2016-05-30 2019-01-15 日产自动车株式会社 半导体装置
CN109564876A (zh) * 2016-08-10 2019-04-02 日产自动车株式会社 半导体装置
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN116635984A (zh) * 2020-12-01 2023-08-22 日产自动车株式会社 半导体装置及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX2019009532A (es) * 2017-02-14 2019-09-16 Nissan Motor Dispositivo semiconductor y metodo de fabricacion del mismo.
WO2019202350A1 (ja) 2018-04-19 2019-10-24 日産自動車株式会社 半導体装置及び半導体装置の製造方法
EP4243084A4 (en) 2020-11-09 2024-02-21 Nissan Motor Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452231B1 (en) * 1997-07-31 2002-09-17 Kabushiki Kaisha Toshiba Semiconductor device
CN1371134A (zh) * 2000-12-28 2002-09-25 佳能株式会社 半导体器件及其制造方法和喷液设备
JP2012209459A (ja) * 2011-03-30 2012-10-25 Renesas Electronics Corp 半導体装置

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL187415C (nl) * 1980-09-08 1991-09-16 Philips Nv Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte.
JPS61171165A (ja) * 1985-01-25 1986-08-01 Nissan Motor Co Ltd Ｍｏｓトランジスタ
US4922327A (en) * 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
DE68926384T2 (de) * 1988-11-29 1996-10-10 Toshiba Kawasaki Kk Lateraler Leitfähigkeitsmodulations-MOSFET
JP2545762B2 (ja) * 1990-04-13 1996-10-23 日本電装株式会社 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
EP0537684B1 (en) * 1991-10-15 1998-05-20 Texas Instruments Incorporated Improved performance lateral double-diffused MOS transistor and method of fabrication thereof
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
JP3250419B2 (ja) * 1994-06-15 2002-01-28 株式会社デンソー 半導体装置およびその製造方法
JP3329973B2 (ja) * 1995-01-26 2002-09-30 松下電工株式会社 半導体装置およびその製造方法
US5883402A (en) * 1995-11-06 1999-03-16 Kabushiki Kaisha Toshiba Semiconductor device and protection method
US6242787B1 (en) * 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
US6720615B2 (en) * 1996-01-22 2004-04-13 Fuji Electric Co., Ltd. Vertical-type MIS semiconductor device
GB2309336B (en) * 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
SE513283C2 (sv) * 1996-07-26 2000-08-14 Ericsson Telefon Ab L M MOS-transistorstruktur med utsträckt driftregion
DE19818300C1 (de) 1998-04-23 1999-07-22 Siemens Ag Lateraler Hochvolt-Seitenwandtransistor
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
JP3356162B2 (ja) * 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
US6784059B1 (en) * 1999-10-29 2004-08-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing thereof
US6355944B1 (en) * 1999-12-21 2002-03-12 Philips Electronics North America Corporation Silicon carbide LMOSFET with gate reach-through protection
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP2002313942A (ja) * 2000-12-28 2002-10-25 Canon Inc 半導体装置およびその製造方法とそれを用いた液体吐出装置
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6787872B2 (en) * 2001-06-26 2004-09-07 International Rectifier Corporation Lateral conduction superjunction semiconductor device
US6774434B2 (en) * 2001-11-16 2004-08-10 Koninklijke Philips Electronics N.V. Field effect device having a drift region and field shaping region used as capacitor dielectric
WO2003065459A1 (en) * 2002-01-28 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20030209741A1 (en) * 2002-04-26 2003-11-13 Wataru Saitoh Insulated gate semiconductor device
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US6921943B2 (en) * 2002-09-18 2005-07-26 Globitech Incorporated System and method for reducing soft error rate utilizing customized epitaxial layers
DE10245249B4 (de) * 2002-09-27 2008-05-08 Infineon Technologies Ag Verfahren zum Herstellen eines Trenchtransistors
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
JP4225177B2 (ja) * 2002-12-18 2009-02-18 株式会社デンソー 半導体装置およびその製造方法
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
DE102004047772B4 (de) 2004-09-30 2018-12-13 Infineon Technologies Ag Lateraler Halbleitertransistor
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
US7535057B2 (en) * 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
JP4961686B2 (ja) * 2005-06-03 2012-06-27 株式会社デンソー 半導体装置
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US7473976B2 (en) * 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
DE102006025218B4 (de) * 2006-05-29 2009-02-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
US7804150B2 (en) * 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
JP5061538B2 (ja) * 2006-09-01 2012-10-31 株式会社デンソー 半導体装置
US8163621B2 (en) * 2008-06-06 2012-04-24 Globalfoundries Singapore Pte. Ltd. High performance LDMOS device having enhanced dielectric strain layer
US7829940B2 (en) * 2008-06-27 2010-11-09 Infineon Technologies Austria Ag Semiconductor component arrangement having a component with a drift zone and a drift control zone
US9484454B2 (en) * 2008-10-29 2016-11-01 Tower Semiconductor Ltd. Double-resurf LDMOS with drift and PSURF implants self-aligned to a stacked gate “bump” structure
US8048765B2 (en) * 2009-08-28 2011-11-01 Broadcom Corporation Method for fabricating a MOS transistor with source/well heterojunction and related structure
US10103240B2 (en) * 2010-04-30 2018-10-16 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
JP5762689B2 (ja) 2010-02-26 2015-08-12 株式会社東芝 半導体装置
CN102792448B (zh) * 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5533104B2 (ja) * 2010-03-23 2014-06-25 日産自動車株式会社 半導体装置
CN101840935B (zh) * 2010-05-17 2012-02-29 电子科技大学 Soi横向mosfet器件
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US9450074B1 (en) * 2011-07-29 2016-09-20 Maxim Integrated Products, Inc. LDMOS with field plate connected to gate
JP5582112B2 (ja) * 2011-08-24 2014-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9087707B2 (en) * 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
US8946814B2 (en) * 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US8685824B2 (en) * 2012-06-21 2014-04-01 Richtek Technology Corporation, R.O.C. Hybrid high voltage device and manufacturing method thereof
US8994105B2 (en) * 2012-07-31 2015-03-31 Azure Silicon LLC Power device integration on a common substrate
CN103959475B (zh) * 2012-11-21 2016-09-07 丰田自动车株式会社 半导体装置
US9559198B2 (en) * 2013-08-27 2017-01-31 Nxp Usa, Inc. Semiconductor device and method of manufacture therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452231B1 (en) * 1997-07-31 2002-09-17 Kabushiki Kaisha Toshiba Semiconductor device
CN1371134A (zh) * 2000-12-28 2002-09-25 佳能株式会社 半导体器件及其制造方法和喷液设备
JP2012209459A (ja) * 2011-03-30 2012-10-25 Renesas Electronics Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109219869A (zh) * 2016-05-30 2019-01-15 日产自动车株式会社 半导体装置
CN109219869B (zh) * 2016-05-30 2019-11-19 日产自动车株式会社 半导体装置
CN109564876A (zh) * 2016-08-10 2019-04-02 日产自动车株式会社 半导体装置
CN109564876B (zh) * 2016-08-10 2020-02-21 日产自动车株式会社 半导体装置
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN116635984A (zh) * 2020-12-01 2023-08-22 日产自动车株式会社 半导体装置及其制造方法
CN116635984B (zh) * 2020-12-01 2024-03-15 日产自动车株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
US10861938B2 (en) 2020-12-08
CN105556647B (zh) 2017-06-13
US20160181371A1 (en) 2016-06-23
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WO2015008550A1 (ja) 2015-01-22
JPWO2015008550A1 (ja) 2017-03-02
JP6004109B2 (ja) 2016-10-05
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EP3024018A4 (en) 2017-06-07

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