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CN102792448B - 半导体器件 - Google Patents

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CN102792448B
CN102792448B CN201180012961.9A CN201180012961A CN102792448B CN 102792448 B CN102792448 B CN 102792448B CN 201180012961 A CN201180012961 A CN 201180012961A CN 102792448 B CN102792448 B CN 102792448B
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Fuji Electric Co Ltd
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Abstract

各自在内部包含栅多晶硅（11a）的条纹状栅沟槽（7）在n型漂移层（1）的一个主表面中形成，并且这些栅沟槽（7）连接到栅电极。各自在内部包括n型发射极层（5）的p型基极层（4）选择性地在两个相邻的栅沟槽（7）之间的各个台面区域（18）中形成，并且这些p型基极层（4）连接到发射电极（12）。一个或多个虚置沟槽（8）在栅沟槽（7）的纵向上彼此相邻的p型基极层（4）之间形成。在每一虚置沟槽（8）的内侧表面上在距栅多晶硅（11a）的一距离处隔着栅氧化膜（10）形成导电虚置多晶硅（11b）。该虚置多晶硅（11b）可连接到发射电极（12）。因此，可设置即使在施加到集电极和发射极之间的电压为低的情况下也具有小的镜像电容的绝缘栅半导体器件。

Description

半导体器件
技术领域
本发明涉及半导体器件。
背景技术
热切地期望减少在诸如产业使用和电动车辆使用的电力转换器的各种用途中起重要作用的功率半导体器件中的耗电。在功率半导体器件中，已牢固地建立了对绝缘栅双极晶体管（在下文中称为“IGBT”）的用途，因为IGBT依靠其电导率调制效果便于获取低导通电压，并且因为IGBT经由电压驱动的其栅极容易得到控制。尤其是，在硅晶片表面中形成的沟槽中包括栅电极的沟槽栅IGBT便于减小导通电压，因为沟槽栅IGBT便于增大反型层（沟道）的密度（总长度）。
在沟槽栅IGBT中，通过结合用于阻断耗尽层的公知场阻断结构和减薄的n型漂移层，截止损耗和导通电压之间的折衷性能接近于理论极限。因此，难以进一步显著地改进沟槽栅IGBT的性能。
然而，由诸如碳化硅（SiC）和氮化镓（GaN）之类的化合物半导体制成且期望作为下一代器件的功率半导体器件仍然在开发中。因此，还未实现足以完全地替代硅IGBT的化合物半导体IGBT的量产。由于当前认为硅IGBT从市场上消失是不切实际的，因此有必要进一步改进IGBT的性能。
作为近年来的代表性IGBT，其结构在以下专利文献1中描述的IGBT对本领域技术人员而言是公知的。图31是常规半导体器件的截面图。在图31中，示出专利文献1中所述的结构。在图31所示的IGBT中，栅沟槽7和虚置沟槽8配置在器件前表面中，以使栅沟槽7和虚置沟槽8彼此平行。栅沟槽7和虚置沟槽8的平面布局为条纹图案状。换句话说，栅沟槽7和虚置沟槽8垂直于图31的纸面形成条纹图案。
包括p型基极层4的p型层在该器件前表面侧的表面部分中均匀地形成。台面区域18中的p型层通过栅沟槽7与p型基极层4绝缘。换句话说，台面区域18中的p型层是具有浮动电位的浮动p型层30。浮动p型层30通过层间绝缘膜9与发射电极12绝缘。
栅沟槽7填充有用作由多晶硅制成的控制电极的栅多晶硅11a。虚置沟槽8填充有导电虚置多晶硅11b，其中栅氧化膜10插在虚置沟槽8和虚置多晶硅11b之间。虚置多晶硅11b连接到发射电极12。在栅电极的导通状态中，从该器件的后表面上的p型集电极层3向n型漂移层1注入的空穴通过p型基极层4流向发射电极12。
通过由如上所述的浮动p型层30覆盖该器件的前侧表面的大部分来减少器件前表面中的p型基极层4的面积，注入n型漂移层1的空穴在p型基极层4的下部中累积。由此，导通电压显著地变小。该效果被称为“注入增强（IE）效果”。通过将载入虚置沟槽8的导电虚置多晶硅11b连接到发射电极12，减少米勒电容量变得可能。
作为另一代表性IGBT，其结构在以下专利文献2中描述的IGBT对本领域技术人员而言是公知的。图32是另一常规半导体器件的截面图。在图32中，示出专利文献2中所述的IGBT结构的斜视图。在图32所示的IGBT中，栅沟槽7在包括n型漂移层1的硅晶片的前表面中形成。在相邻的栅沟槽7之间，选择性地形成比n型漂移层1更重地掺杂的p型基极层4。
在p型基极层4的前表面侧的表面部分中，选择性地形成n型发射极层5和未示出的p型接触层。在栅沟槽7的延伸方向上，形成p型基极层4和n型漂移层1，以使p型基极层4和n型漂移层1在台面区域18中依次出现，且使p型基极层4分散地配置。在与栅沟槽7的延伸方向垂直的方向上，n型漂移层1和p型基极层4隔着栅沟槽7交替地配置。在整个有源区中，p型基极层4配置成棋盘状的平面布局。
由于p型基极层4通过将p型基极层4配置成棋盘状的平面布局来均匀地分散配置，因此，硅晶片中的电场分布变得均匀。由此，防止该器件的击穿电压下降。在栅沟槽7中，由多晶硅制成的控制电极的栅多晶硅11a加载有插在栅沟槽7和栅多晶硅11a之间的栅氧化膜10。形成未示出的层间绝缘层，以使该层间绝缘膜覆盖该器件中露出栅多晶硅11a和n型漂移层1的前表面的各部分。
在层间绝缘膜上，形成未示出的发射电极，以使该发射电极与n型发射极层5和p型基极层4共同地接触。通过其使n型发射极层5和p型基极层4与发射电极接触的接触开口14在n型发射极层5和p型基极层4上形成。在与n型漂移层1的前表面相对的表面上（在后表面上），形成n型场阻断层2和p型集电极层3。在p型集电极层3的表面（晶片后表面）上，形成未示出的集电电极。
图32所示的常规IGBT表征为用于避免后述的浮动结构所引起的问题的具体配置。具体地，使台面区域18和p型基极层4彼此邻接，从而夹在栅沟槽7中间的台面区域18的电位可不浮动，但是可跟随p型基极层4的电位。具体配置确保通过栅极电阻容易地抑制在IGBT导通时浮动结构所引起的电流增加率的快速增大的栅极可控性。
然而，如果浮动区域从IGBT中简单地去除，则IGBT回复成普通的沟槽栅IGBT，并且载流子注入增强效果（IE效果）丧失。由此，导通电压上升。为了不丧失IE效果，夹在栅沟槽7中间的台面区域18被分割成p型基极层4，并且使发射电极只与所分割类型的基极层4接触。以上所述的配置便于将沟槽栅IGBT的导通电压保持在低值并降低开关损耗。通过该配置，减少在实际装置（诸如逆变器）中所引起的总耗电。由于栅电极面向n型发射极层5的区域减小，因此栅极和发射极之间的电容量减小。
此外，通过适当地配置其中在某种程度上沟槽之间的间隔狭窄的沟槽栅结构，电场集中在沟槽栅底部得以缓和并获取高击穿电压。具体地，通过使夹在栅沟槽7中间的台面区域18的宽度变窄，n型漂移层1的位于栅沟槽7之间的台面区域18中的部分很容易通过所施加的数伏电压耗尽。通过以上所述的配置，该器件前表面附近的电场分布在该器件的截止状态中变得均匀，并且尤其是，栅极和集电极（米勒电容量）之间的电容量减小。
描述现有技术的文献
专利文献
[专利文献1]日本特开2006-245477公报
[专利文献2]日本特开2006-210547公报
发明内容
本发明要解决的问题
米勒电容量（栅极和集电极之间的电容量）的增大损害了IGBT的开关性能。尤其是当集电极和发射极之间的电压（集电极-发射极电压）低时、或者当耗尽层从载流子在栅氧化膜附近累积的状态开始扩展时，在将IGBT变换到其截止状态的截止中，栅极和集电极之间的耗尽层边缘区域变得最大。由于此时耗尽层的宽度极小，因此米勒电容量变大且损害开关性能（截止时间、截止损耗等）。在将IGBT变换到其导通状态的导通中，这些现象在耗尽层消失之前即时以相同的方式引起。
尤其是在将IGBT从导通状态变换到截止状态的截止中，米勒电容量增加了以上所述的效果。当IGBT在截止之前导通时，在集电极和发射极之间施加与饱和电压一样高的电压，并且许多载流子在栅氧化膜附近累积。因此，米勒电容量只是栅氧化膜的电容量。一旦截止开始，就从pn结附近开始耗尽。在耗尽层开始扩展之后即时地，耗尽层边缘的面积大而耗尽层的宽度极小。剩余载流子防止耗尽层扩展。因此，在将IGBT从导通状态变换到截止状态的截止中，米勒电容量最大。由于最大的米勒电容量，截止时间增大且集电极-发射极电压缓慢地上升。因此，开关损耗增加。
在将IGBT从截止状态变换到导通状态的导通中，米勒电容量同样增大。在导通之前的阻断状态中，在集电极和发射极之间施加足够高的电压，并且载流子不在栅氧化膜下方。因此，米勒电容量足够小。然而，一旦导通开始，耗尽层的宽度就减小且注入载流子。具体地，当集电极-发射极电压变得足够小时，耗尽层边缘的面积增大而耗尽层的宽度变小。因此，米勒电容量增大。由此，集电极-发射极电压的下降（降低的起点）延迟一点点，并且导致开关损耗的增加。
为了降低开关损耗，图31所示且在宽泛范围内包括浮动p型层30的IGBT减小米勒电容量也是有必要的。为了减小图31所示的IGBT中的米勒电容量，载入虚置沟槽8的虚置多晶硅11b连接到发射电极12以将虚置多晶硅11b的电位固定在发射电极12的电位。通过将虚置多晶硅11b的电位固定在发射电极12的电位，浮动p型层30的电位接近于发射电极12的电位，并且米勒电容量某种程度地减小。
然而，已知下述问题在图31所示且组合浮动p型层30和虚置沟槽8的IGBT的导通过程中产生。当台面区域18的电位浮动时，栅电极15的电位在导通时快速地增大或变化，并且导通di/dt（导通时的电流增加率）快速增大。当IGBT导通时，在IGBT的截止状态中在n型漂移层1中扩展的耗尽层收缩，且只分布在器件前表面中。在此情况下，在器件后表面上从p型集电极层3注入n型漂移层1的空穴流向p型基极层4，并且还流入占据器件前表面的大部分的浮动p型层30。此时，仍然剩余的耗尽层中的空穴浓度增加。由此，电场强度增大，并且浮动p型层30的电位上升。
以上所述的浮动p型层30中的电位上升使得载入与浮动p型层30相邻的栅沟槽7的栅多晶硅11a的电位也上升。由于栅多晶硅11a的电位上升，在栅极驱动电路中经由栅多晶硅11a产生位移电流。由于该位移电流，栅电极15的电位快速地上升。响应于栅电极15的电位的快速上升，集电极电流快速地增大。由此，导通di/dt快速地增大。浮动p型层30的电位上升在数十ns、或者更短的小时间段内产生，并且取决于耗尽层和IGBT中的空穴的行为。经由栅多晶硅11a流向栅极驱动电路的位移电流也较大。如果配置在栅极驱动电路和栅电极15之间的栅极电阻被设为大，则不可能减小导通di/dt，并且在实际装置（诸如逆变器）的操作中产生强电磁噪声，从而产生不利影响。
通过将载入虚置沟槽8的虚置多晶硅11b连接到发射电极12更显著地产生不利现象。具体地，在导通过程中从p型集电极层3注入n型漂移层1的空穴集中在虚置沟槽8和栅沟槽7之间形成的台面区域18的部分，而不是几乎固定在发射极电位的浮动p型层30附近。由此，在虚置沟槽8和栅沟槽7之间形成的台面区域18的部分的电位进一步显著且急剧地增大，并且通过栅极电阻控制导通di/dt变得很难。
为了防止导通di/dt快速地增大且为了通过栅极电阻控制导通di/dt，只能固定虚置沟槽8和栅沟槽7之间的台面区域18的电位。为了固定虚置沟槽8和栅沟槽7之间的台面区域18的电位，有必要将虚置沟槽8和栅沟槽7之间的台面区域18连接到发射电极12。然而，该连接引起其他大的反作用。具体地，当虚置沟槽8和栅沟槽7之间的台面区域18连接到发射电极12时，IE效果显著地降低，因为从p型集电极层3注入n型漂移层1的空穴从台面区域18和发射电极12的连接部分提取到发射极。由此，导通dt/dt通过栅极电阻的可控性恢复，但是在对可控性恢复的补偿中导通电压不可避免地增大。
因此，对于包括浮动p型层30的常规沟槽IGBT而言，使得（1）形成虚置沟槽8以减小米勒电容量、以及（2）在不使台面区域18进入完全的浮动状态的情况下将栅沟槽7和虚置沟槽8之间的台面区域18连接到发射电极12的以上两点在该IGBT在实际装置（诸如逆变器）的使用中彼此兼容是困难的。
具有图32所示的IGBT结构的半导体器件使得导通di/dt在短时间段内快速增大的问题和IE效果彼此兼容。图32所示的IGBT加强了如上所述的IE效果，将导通电压设为低，并且通过调节栅极电阻及此类参数来显著地改进导通di/dt的可控性。
然而，在图32所示的常规IGBT中，米勒电容量（栅极和集电极之间的电容量）不够小，并且损害其开关性能。
鉴于上述内容，为了消除现有技术的问题，本发明的第一个目的在于，提供其米勒电容量小的半导体器件。本发明的第二个目的在于，提供其导通电压低的半导体器件。本发明的第三个目的在于，提供其开关损耗低的半导体器件。
解决问题的手段
根据本发明的一方面，提供了一种半导体器件，该半导体器件包括：
第一导电类型的第一半导体层；
在第一半导体层上形成的第二导电类型的第二半导体层；
在第二半导体层的表面中形成的条纹状的第一沟槽；
隔着绝缘膜形成在第一沟槽中的栅电极；
在第一沟槽之间在第一沟槽的延伸方向上选择性地形成的第一导电类型的第三半导体层；
在第三半导体层的表面中选择性地形成的第二导电类型的第四半导体层；
与第三半导体层和第四半导体层接触的发射电极；
与第一半导体层接触的集电电极；以及
在彼此相邻的第一沟槽之间形成的第二沟槽，该第二沟槽与彼此相邻的第一沟槽平行地形成，并且该第二沟槽在两个第三半导体层之间形成。
根据本发明的半导体器件的具体特征在于，一个或多个虚置沟槽（第二沟槽）在p型基极层（第三半导体层）之间形成，这些p型基极层选择性地在两个相邻的条状栅沟槽（第一沟槽）之间的台面区域中形成。通过根据本发明的具体结构，米勒电容量减小。
有利的是，该半导体器件还包括隔着绝缘膜埋入第二沟槽中的第一电导体，并且第一电导体与栅电极间隔开。在本文中，“间隔开”暗指“电绝缘”。
根据本发明，耗尽层从虚置沟槽的侧壁扩展的方式与从栅沟槽扩展的方式相同。因此，从栅沟槽和虚置沟槽的侧壁扩展的耗尽层在小的施加电压处彼此接触，从而减小米勒电容量。
有利的是，第一电导体连接到发射电极。
根据本发明，耗尽层在低的施加电压处被夹断，并且第一电导体始终设置在与发射电极相同的电位。因此，米勒电容量进一步减小。
有利的是，第一电导体连接到第二沟槽的在第二沟槽的延伸方向上的远端部分中的发射电极。
有利的是，两个或两个以上的第二沟槽在彼此相邻的第一沟槽之间形成。
根据本发明，第一和第二沟槽之间的距离、或者两个相邻的第二沟槽之间的距离缩短，并且台面区域通过较小的施加电压而耗尽。由此，米勒电容量进一步减小。
有利的是，在两个或两个以上的第二沟槽中形成的第一电导体彼此电连接，用于将第一电导体设置为相同电位。
根据本发明，将在多个第二沟槽中形成的第一电导体设置在相同的电位，并使其稳定地跟随电位变化。由此，进一步稳定米勒电容量。
有利的是，彼此相邻的第二沟槽在第二沟槽的在第二沟槽的延伸方向上的各远端部分中彼此连接，并且在第二沟槽中形成的第一电导体在远端部分中彼此连接。
有利的是，半导体器件还包括在彼此相邻的第二沟槽的上表面上的第二电导体，该第二电导体与第一电导体接触以使第二沟槽中的第一电导体彼此连接，并且第二电导体连接到在第二电导体的一部分中的发射电极。
有利的是，第一电导体与发射电极、集电电极、以及栅电极分隔开，用于将第一电导体设置在浮动电位。
根据本发明，第一电导体可处于浮动电位。在此情况下，第二沟槽、以及在第二沟槽中形成的第二电导体呈现与以上所述相同的效果。掩模布局、以及用于在其中形成第二沟槽和第一电导体的制造工艺变得容易。
有利的是，第一沟槽和第二沟槽在第一沟槽的沿第一沟槽的延伸方向的侧壁上、或者在第二沟槽的沿第二沟槽的延伸方向的侧壁上彼此接触。
有利的是，第一沟槽和第二沟槽之间的距离比在热平衡状态中从第二半导体层和第三半导体层之间的pn结扩展到第二半导体层中的内置耗尽层的宽度短。
根据本发明，通过在（台面区域中的）相邻的第一沟槽之间形成第二沟槽，即使当集电极和发射极之间所施加的电压为低且等电位面的面积减小时，也夹断从第二沟槽扩展的耗尽层。
通过形成多个第二沟槽，第二和第一沟槽之间的距离、或者相邻第二沟槽之间的距离缩短。由此，台面区域的实质宽度变窄，并IE效果得以改进。
通过减小米勒电容量，开关时间或开关损耗减少。
本发明的效果
根据本发明，获取其米勒电容量小的半导体器件。根据本发明，获取其导通电压低的半导体器件。根据本发明，获取产生少的开关损耗的半导体器件。
附图简述
图1是根据本发明的第一实施方式的半导体器件的斜视图。
图2是沿图1中的切割线A-A’的截面图。
图3是将实施例1的IGBT的静电电容量与集电极-发射极电压关联的曲线图。
图4是根据本发明的第二实施方式的半导体器件的斜视图。
图5是沿图4中的切割线B-B’的截面图。
图6是图4所示的半导体器件的俯视图。
图7是描述实施例3的半导体器件的电特性的曲线图。
图8是描述实施例4的半导体器件的电特性的曲线图。
图9是描述实施例5的半导体器件的电特性的曲线图。
图10是描述实施例6的半导体器件的电特性的曲线图。
图11是描述实施例7的半导体器件的电特性的曲线图。
图12是描述实施例8的半导体器件的电特性的曲线图。
图13是描述实施例9的半导体器件的电特性的曲线图。
图14是描述实施例10的半导体器件的电特性的曲线图。
图15是描述实施例11的半导体器件的电特性的一对曲线图。
图16是描述实施例12的半导体器件的电特性的曲线图。
图17是根据本发明的第三实施方式的半导体器件的截面图。
图18是根据本发明的第四实施方式的半导体器件的俯视图。
图19是根据本发明的第五实施方式的半导体器件的截面图。
图20是图19所示的IGBT的俯视图。
图21是根据本发明的第六实施方式的半导体器件的斜视图。
图22是根据本发明的第七实施方式的半导体器件的截面图。
图23是根据本发明的第八实施方式的半导体器件的斜视图。
图24是沿图23中的切割线C-C’的截面图。
图25是根据本发明的第九实施方式的半导体器件的截面图。
图26是根据本发明的第十实施方式的半导体器件的斜视图。
图27是沿图26中的切割线D-D’的截面图。
图28是根据本发明的第十一实施方式的半导体器件的俯视图。
图29是比较例的半导体器件的截面图。
图30是用于评估根据本发明各实施方式的半导体器件的开关评估电路。
图31是常规半导体器件的截面图。
图32是另一常规半导体器件的斜视图。
图33是沿图32中的切割线AA-AA’的截面图。
具体实施方式
现在，在下文中将参考示出本发明的各优选实施方式的附图来具体地描述本发明。
在以下描述和附图中，n型层或n型区是其中电子是多数载流子的层或区域。p型层或p型区是其中空穴是多数载流子的层或区域。指示层或区域的导电类型的字母“n”或“p”的右上角的后缀“+”指示该层或区域是相对重掺杂的。指示层或区域的导电类型的字母“n”或“p”的右上角的后缀“-”指示该层或区域是相对轻掺杂的。
在以下描述和附图中，相同的附图标记用于指示相同或类似的构成元件，并且为了简化的目的不再对其进行重复描述。虽然在以下描述和附图中第一导电类型是p型而第二导电类型是n型，但是如果导电类型彼此互换则根据本发明的半导体器件将以相同的方式工作。在本发明的各实施方式的描述中，半导体器件有时将称为“IGBT”、“器件”、或“芯片”。
（第一实施方式）
在下文中将参考图1来描述根据本发明的第一实施方式的半导体器件。图1是根据本发明的第一实施方式的半导体器件的斜视图。在图1中，在用作n型漂移层1的基板的一个主表面（对应于纸面中的上表面；在下文中简称为“上表面”）中形成具有条纹状平面图案的栅沟槽7。在栅沟槽7的内壁上，形成栅氧化膜10。形成被栅氧化膜10包围的导电栅多晶硅11a。
在n型漂移层1的上表面侧的表面部分中，选择性地在相邻的栅沟槽7之间形成与栅沟槽7的外侧壁接触的p型基极层4。换句话说，p型基极层4与在栅沟槽7的内壁上形成的栅氧化膜10接触。虽然p型基极层4的长度取决于IGBT的性能和设计规则，但是在栅沟槽7的延伸方向上该长度大于或等于1μm且小于或等于10μm。
同样，虽然跨台面区域18彼此邻接的p型基极层4之间的间隔取决于IGBT的性能和设计规则，但是在栅沟槽7的延伸方向上该间隔毫无疑问大于或等于10μm且小于或等于50μm。虽然p型基极层4和栅沟槽7的周期结构的单位长度取决于IGBT的性能和设计规则，但是在与栅沟槽7的延伸方向垂直的方向上该单位长度毫无疑问大于或等于1μm且小于或等于10μm。
在基极层4的上表面侧的表面部分中，形成以与p型基极层4相同的方式与栅沟槽7接触的n型发射极层5。与栅沟槽7的延伸方向平行的n型发射极层5的远端部被配置成这些远端部可位于p型基极层4内部。换句话说，在栅沟槽7的延伸方向上，n型发射极层5比p型基极层4短。
毫无疑问，在两个相邻的栅沟槽7之间，垂直于栅沟槽7的延伸方向彼此邻接且与相邻的栅沟槽7接触的n型发射极层5可配置成连接两个相邻栅沟槽7的平面梯形图案，并连接到p型基极层4的上表面。具体地，毫无疑问，n型发射极层5在平面布局中可以是字母H状，如图1所示。
在p型基极层4的上表面上，形成未示出的层间绝缘膜。在层间绝缘膜中且在p型基极层4的内侧形成用于使p型基极层4和n型发射极层5与发射电极接触的开口（接触开口）14。换句话说，露出p型基极层4的一部分和n型发射极层5的一部分以使其与开口14接触。
在相邻的栅沟槽7之间选择性地形成的p型基极层4之间的台面区域18中，与栅沟槽7的延伸方向平行地形成条纹状的虚置沟槽8。在虚置沟槽8的内侧壁上，以与栅沟槽7中相同的方式形成栅氧化膜10。在栅氧化膜10中形成导电虚置多晶硅11b。
虚置沟槽8和栅沟槽7彼此间隔开。因此，在虚置沟槽8中形成的虚置多晶硅11b不连接到在栅沟槽7中形成的与栅多晶硅11a间隔开的栅多晶硅11b。在本文中，“间隔开”暗指相关的区域彼此电绝缘、或者相关的区域彼此分隔开一特定距离。
虚置沟槽8在其延伸方向上的远端部在p型基极层4内部端接。由此，虚置多晶硅11b也在p型基极层4内部端接。形成与将用作n型漂移层1的基板的另一主表面（对应于纸面的下表面；在下文中简称为“下表面”）接触的n型场阻断层2。形成与n型场阻断层2的下表面接触的p型集电极层3。在p型集电极层3的下表面上，形成未示出的集电电极。
图2是沿图1中的切割线A-A’的截面图。在下文中，如果未另外说明，则“截面图”是指“沿斜视图中的切割线的截面图”。在图2中，示出在图1中未示出的发射电极12、使发射电极12和栅沟槽7中的栅多晶硅11a彼此绝缘的层间绝缘膜9、以及集电电极13。（在图5、24和27中，以相同的方式示出在图4、23和26中未示出的发射电极12、层间绝缘膜9、以及集电电极13。）如图2所示，毫无疑问，在虚置沟槽8中形成的虚置多晶硅11b可连接到发射电极12。具体地，毫无疑问，可露出虚置多晶硅11b以使其与开口14接触，如图1所示。后面将描述其他连接方法。
根据第一实施方式的半导体器件的具体特征在于，在夹在栅沟槽7和p型基极层4中间的台面区域18中形成与栅沟槽7不同的虚置沟槽8。当向具有一般MOS型沟槽栅结构的栅电极15施加高于阈值电压的电压时，在与栅沟槽7的侧壁接触的p型基极层4的接触平面中形成电子的反型层（沟道）。根据本发明，作为第二沟槽的虚置沟槽8配置于在栅沟槽7的侧壁的相对侧与栅沟槽7的侧壁接触的台面区域18附近。当在以上所述的结构中栅电极被设为OFF（例如，0V）的状态中在集电电极13和发射电极12之间施加一正电压时，耗尽层从n型漂移层1和p型基极层4之间的pn结扩展并从栅沟槽7的侧壁扩展。
在具有常规结构的IGBT中，耗尽层按以下方式扩展。图33是沿图32中的切割线AA-AA’的截面图。由于在具有图33所示的常规结构的IGBT中的台面区域18中未形成虚置沟槽8，因此耗尽层在台面区域18中只从栅沟槽7的侧壁扩展，如表示耗尽层边缘16的虚线（16）所示。因此，特别是在其上表面覆盖有层间绝缘膜9的台面区域18中，作为等电位面的耗尽层边缘16如图33所示地极大地弯曲。由于作为米勒电容量的集电极和栅极之间的电容量Cgc（在下文中称为“米勒电容量Cgc”）取决于等电位面的面积，因此米勒电容量Cgc与等电位面的曲线相对应地增大。
由于在根据如图2所示的本发明的台面区域18中形成虚置沟槽8，因此其中耗尽层扩展的区域比耗尽层在图32和33所示的IGBT（在本文中称为“常规IGBT”）中扩展的区域窄。因此，耗尽层在低于该电压的一电压处夹断（从不同方向扩展的耗尽层彼此邻接），在此电压处耗尽层在常规IGBT中夹断。因此，等电位面的面积减小，并且米勒电容量Cgc变小。随着米勒电容量减小，开关损耗或开关时间减少。
此外，优选将电导体埋入在虚置沟槽8的侧壁上形成的栅氧化膜10中，如图2所示。当向栅电极15或集电电极13施加一电压时，耗尽层扩展到n型漂移层1中。如果电导体（在此为虚置多晶硅11b）埋入虚置沟槽8中，则耗尽层以从栅沟槽的侧壁扩展相同的方式从虚置沟槽8的侧壁扩展。由此，等电位面与虚置沟槽8平行地分布。因此，从栅沟槽7和虚置沟槽8扩展的耗尽层在另一较小的施加电压处夹断，并且等电位面的面积减小。通过以上所述的机制，米勒电容量Cgc减小。
进一步优选地，将埋入虚置沟槽8中的电导体（虚置多晶硅11b）连接到发射电极12。其原因如下。当虚置多晶硅11b未连接到发射电极12时，通过施加到集电电极13的电压在虚置沟槽8和发射电极12之间引起电位差，并且形成等电位面。此外，在虚置沟槽8和发射电极12之间形成层间绝缘膜9。在许多情况下，层间绝缘膜9由氧化硅膜构成。由于氧化硅膜的特定介电渗透率约为3.9，即硅的特定介电渗透率（11.9）的三分之一，等电位面集中在层间绝缘膜9中。因此，等电位面通过常规IGBT中的层间绝缘膜9来增强弯曲，并且等电位面的面积增加。
相反，等电位面的曲率通过形成根据本发明的虚置沟槽8而充分地缓和。此外，优选将埋入虚置沟槽8的电导体（虚置多晶硅11b）连接到发射电极12，因为在虚置沟槽8和发射电极12之间的层间绝缘膜9两端未引起任何电位差且等电位面很难进入层间绝缘膜9。由于耗尽层边缘16在低的施加电压处夹断，因此等电位面不弯曲，但是在栅沟槽7和虚置沟槽8的底部以下几乎平坦地分布。因此，米勒电容量Cgc进一步减小。由于虚置多晶硅11b的电位始终固定于发射电极12的电位，因此即使例如内部状态通过导通或截止而改变，虚置多晶硅11b的电位也得以稳定。
为了如图1和2所示将虚置多晶硅11b连接到发射电极12（图2），层间绝缘膜9中的接触开口14（图2）在其延伸方向上延伸到虚置沟槽8的边缘，而虚置多晶硅11b的边缘在其延伸方向上露出。虚置多晶硅11b经由其暴露部分连接到发射电极12（图2）。由此，虚置多晶硅11b和发射电极12（图2）更容易固定在相同的电位，并且优选不形成任何特定膜（诸如导电膜和绝缘膜）或不添加任何光刻工艺（掩模工艺）。
如图2所示，还优选栅沟槽7和虚置沟槽8之间的距离Lgd比垂直于基板主表面的从处于热平衡状态中的p型基极层4扩展的耗尽层的宽度Wbi（在下文中称为“耗尽层宽度”）短。由于载流子漂移电流和扩散电流之间的平衡条件，耗尽层已在一般在pn结附近的热平衡状态中扩展。在根据本发明的IGBT结构中，p型基极层4和n型漂移层1之间的pn结19对应于以上所述的pn结。
在下文中，处于热平衡状态中的耗尽层将被称为“内置耗尽层”。几乎所有的内置耗尽层向比p型基极层4掺杂得更轻的n型漂移层1扩展。因此，耗尽层也扩展到p型基极层4附近的栅沟槽7的侧壁。由于在与p型基极层4接触的栅沟槽7的侧壁的相对侧，耗尽层也从栅沟槽7的侧壁扩展，因此内置耗尽层在栅沟槽7与形成于栅沟槽7间的虚置沟槽8之间扩展一点点。换句话说，如果内置耗尽层到达虚置沟槽8，则栅沟槽7和虚置沟槽8之间的台面区域18将在热平衡状态中耗尽，而不在集电极和发射极之间施加电压。因此，有可能使米勒电容量呈现与内置耗尽层的电容量相对应的较小值。
除了根据第一实施方式的半导体器件呈现的具体特征以外，存在根据只有本发明的半导体器件呈现的另一重要的具体特征。只根据本发明的具体特征如下。在夹在分散的p型基极层4之间的台面区域18中，虚置沟槽8和栅沟槽7之间的台面区域18经由p型基极层4连接到发射电极12。如先前结合本发明要解决的问题所描述的，常规浮动p型层30和虚置沟槽8的组合（参见图31）在某种程度上获取IE效果、以及米勒电容量减小的效果。然而，在图31所示的常规IGBT中，虚置沟槽8和栅沟槽7之间的台面区域18的电位在导通过程中快速地增大，并且导通di/dt快速地增大。该现象无法通过调节栅极电阻来控制。为了恢复栅极可控性，发射电极连接到虚置沟槽8和栅沟槽7之间的台面区域18。在针对（补偿）栅极可控性恢复的反作用中，IE效果降低。归根结底，在包括浮动p型层30的沟槽IGBT中形成虚置沟槽8且将发射电极连接到虚置沟槽8和栅沟槽7之间的台面区域18已不可能。
根据本发明，在导通过程中虚置沟槽8中断通过其从p型集电极2注入n型漂移层1的空穴从图32所示的结构中的台面区域18流向p型基极层4的路径。因此，即使虚置沟槽8和栅沟槽7之间的台面区域18经由p型基极层4连接到发射电极12，空穴也将宁愿在p型基极层4附近累积。因此，与图32或31所示的常规IGBT相比，根据本发明的IE效果增强。如上所述的效果只通过其中在以分散方式配置的p型基极层4之间的多个台面区域18中的虚置沟槽8和栅沟槽7之间的台面区域18经由p型基极层4连接到发射电极12的结构来获取。因此，如上所述的效果既未从结合浮动p型层30和虚置沟槽8的图31所示的常规IGBT结构预想到，也未从图32所示的IGBT结构预想到。
现在，在下文中将描述用于制造根据第一实施方式的半导体器件的方法。
首先，通过热氧化以及此类技术在基板上形成氧化膜。通过对将用作n型漂移层1的基板的上表面光刻来形成包括用于形成栅沟槽7和虚置沟槽8的开口的抗蚀剂掩模。然后，通过将抗蚀剂掩模用作要形成用于沟槽蚀刻的氧化膜掩模的蚀刻掩模来蚀刻氧化膜。在去除抗蚀剂之后，沟槽蚀刻通过各向异性蚀刻来进行，从而在基板上表面中形成栅沟槽7和虚置沟槽8。然后，通过湿法蚀刻来去除氧化膜掩模。
然后，通过热氧化在栅沟槽7和虚置沟槽8中形成栅氧化膜10。在栅沟槽7和虚置沟槽8中，通过化学气相沉积法（在下文中称为“CVD法”）来沉积掺杂有磷以及此类杂质的多晶硅（在下文中称为“多晶硅”）。通过CVD法，分别在栅沟槽7和虚置沟槽8中沉积栅多晶硅11a和虚置多晶硅11b。
然后，通过光刻在基板上表面上形成包括用于形成p型基极层4的开口的抗蚀剂掩模。然后，通过将抗蚀剂掩模用作离子注入用掩模，将硼离子注入至基板上表面。通过离子注入，在基板上表面中选择性地形成p型基极层4。然后，去除抗蚀剂掩模。
然后，通过热处理来扩散用于形成p型基极层4的杂质（硼）。由于已形成了栅沟槽7，因此栅氧化膜10抑制跨栅沟槽7的硼扩散。因此，p型基极层4的横向扩散限于与栅沟槽7（在其延伸方向上）平行的方向。在栅沟槽7的延伸方向上p型基极层4之间的间隔被设为其中形成虚置沟槽8的台面区域18保持n型导电性的长度。
然后，通过光刻在基板上表面上形成包括用于形成n型发射极层5的开口的抗蚀剂掩模。然后，通过将抗蚀剂掩模用作离子注入用掩模，将例如砷离子注入基板上表面。通过离子注入和后续退火，在p型基极层4的表面部分中选择性地形成n型发射极层5。在去除抗蚀剂掩模之后，通过本领域技术人员公知的CVD法来沉积将作为层间绝缘膜9的氧化硅膜。
然后，通过光刻在层间绝缘膜9的表面上形成包括用于形成接触开口14的开口的抗蚀剂掩模。通过将抗蚀剂掩模用作掩模，经由蚀刻在层间绝缘膜9中形成接触开口14。然后，在基板的上表面侧沉积诸如铝膜之类的金属膜，以使金属膜填充接触开口14。由此，形成与p型基极层4和n型发射极层5接触的发射电极12。
然后，沉积诸如聚酰亚胺膜之类的保护膜来覆盖发射电极12。通过光刻穿过保护膜使焊盘开口。焊盘开口是用于在将芯片封装在IGBT模块中或所谓的逐步切片中的模具中时将发射电极连接到铝线或引线框的开口。
然后，通过背部研磨技术、或者通过湿法蚀刻技术从基板背面研磨或抛光以使基板减薄。然后，从基板背面注入用作供体的离子（诸如磷或硼）。然后，从基板背面注入受体离子（诸如磷离子）。将供体杂质（质子、磷离子）首次注入基板背面的加速能量大于后续注入受体杂质（硼离子、铝离子）的加速能量。毫无疑问，可按与以上所述的离子注入次序相反的次序将供体杂质和受体杂质注入基板背面。
然后，激光退火通过从激光器（例如，公知的YAG2ω）的单次脉冲照射或两次脉冲照射来进行。通过使用质子的氢相关供体形成，形成n型场阻断层2。通过激活硼原子，形成p型集电极层3。通过以上所述的步骤，完成图1所示的半导体器件。
（实施例1）
现在，在下文中将结合实施例1具体地描述用于制造根据本发明的半导体器件的方法。根据第一实施方式获取600V级别的IGBT（参见图1和2）。首先，制备其比电阻大于或等于20Ωcm且小于或等于35Ωcm的硅晶片（基板）。在实施例1中，比电阻被设为30Ωcm。当然，本发明适用于其他击穿电压级别的半导体器件。对应于击穿电压级别，比电阻被设为高。例如，比电阻对于1200V级别被设为大于或等于40Ωcm且小于或等于60Ωcm，对于1700V级别被设为小于或等于60Ωcm且小于或等于90Ωcm，而对于3500V级别被设为大于或等于100Ωcm且小于或等于250Ωcm。由于击穿电压较高，因此有必要将晶片比电阻设为较高。因此，内置耗尽层变宽，并且由此米勒电容量减小的效果增强。
现在，在下文中将描述内置耗尽层的典型宽度。已知如果构建处于热平衡状态（例如，300K或27°C）中的pn结的内置耗尽层的电压由内置电压Vbi[V]表示，则Vbi将由Vbi=0.0259×ln(NAND/no 2)给出。在此，NA是p型层的受体浓度，ND是n型层中的供体浓度，而no是本征载流子浓度，即对于300K的硅为1.45×1010/cm3。
对于其中NA>>ND的一侧逐步结，内置耗尽层的宽度Wbi大致由(2εVbi/(qND))1/2表达。在此，ε是硅的介电渗透率，而q是基本电荷量。p型层中的供体浓度NA临时被设为1.0×1018/cm3。如果比电阻由ρ[Ωcm]表示，则对于硅n型层的供体浓度ND一般由4.596×1015/ρ表示。因此，当比电阻为30Ωcm时，Vbi为0.71V而Wbi为2.5μm。当比电阻为50Ωcm时，Vbi为0.69V而Wbi为3.2μm。当比电阻为75Ωcm时，Vbi为0.68V而Wbi为3.8μm。当比电阻为175Ωcm时，Vbi为0.66V而Wbi为5.8μm。
通过使用各向异性蚀刻技术在晶片表面（基板上表面）中进行约5μm的沟槽蚀刻来形成沟槽。由于栅沟槽7和虚置沟槽8使用相同的掩模来布置，因此有可能同时形成栅沟槽7和虚置沟槽8。在布局掩模中，在与栅沟槽7和虚置沟槽8的延伸方向垂直的方向上其宽度分别被设为1μm。栅沟槽7和虚置沟槽8之间的距离Lgd被设为2μm。
由于在实施例1中内置耗尽层宽度Wbi为2.5μm，因此栅沟槽7和虚置沟槽8之间的间隔Lgd小于内置耗尽层宽度Wbi。通过后续步骤，在与栅沟槽7和虚置沟槽8的延伸方向垂直的方向上其宽度通过热氧化以及此类原因从1μm变宽约10%。由此，栅沟槽7和虚置沟槽8之间的距离Lgd从2μm变窄20%。在栅沟槽7和虚置沟槽8中，通过热氧化形成宽度约为100nm的栅氧化膜10。
然后，通过化学气相沉积法（CVD法）以及此类方法来沉积掺杂有磷以及此类杂质的多晶硅。通过沉积，分别在栅沟槽7和虚置沟槽8中加载栅多晶硅11a和虚置多晶硅11b。栅多晶硅11a和虚置多晶硅11b中掺杂的掺杂剂重到足以使栅多晶硅11a和虚置多晶硅11b呈现导电性。例如，以上所述的多晶硅的薄层电阻大于或等于1Ω/□且小于或等于50Ω/□（欧姆/平方)。换句话说，毫无疑问，可将呈现导电性的任何材料埋入栅沟槽7和虚置沟槽8。例如，毫无疑问，可使用诸如铂之类的高温熔化金属。如果考虑防止栅氧化膜10被重金属污染的必要性，则导电多晶硅将是优选的。
使用光致抗蚀剂将硼离子注入晶片表面中以选择性地形成p型基极层4。为了将p型基极层4的结深度设为约3μm，向内扩散可在高温下（例如，约1100°C）进行达数小时。在栅沟槽7的延伸方向上p型基极层4的长度被设为8μm。在栅沟槽7的延伸方向上，跨台面区域18彼此邻接的p型基极层4之间的间隔被设为30μm。p型基极层4和栅沟槽7的周期结构中的单位长度被设为5μm。然后，一次性地去除光致抗蚀剂。再次使用光致抗蚀剂，注入砷离子以及此类离子并在约1000°C下对晶片退火以形成n型发射极层5。
然后，去除光致抗蚀剂。通过公知的CVD法来沉积厚度约为1μm的氧化硅膜，以形成层间绝缘膜9。使用光致抗蚀剂图案通过层间绝缘膜9形成接触开口14，并且随后沉积诸如铝膜之类的金属膜以形成发射电极12。此外，形成诸如聚酰亚胺膜之类的保护膜，并且使用光致抗蚀剂图案穿过保护膜使用于将发射电极连接到铝线或引线框的焊盘部分开口。
然后，晶片背面通过背部研磨、或者通过湿法蚀刻来研磨或抛光成总硅晶片厚度大于或等于50μm且小于或等于60μm。由于研磨之后的总晶片厚度根据击穿电压级别而不同，因此总晶片厚度被适当地调节。然后，以大于或等于1MeV且小于或等于8MeV的加速能量且以大于或等于1.0×1014/cm2且小于或等于1.0×1015/cm2的剂量将质子从晶片背面注入。随后，同样以大于或等于10keV且小于或等于100keV的加速能量且以大于或等于1.0×1013/cm2且小于或等于1.0×1015/cm2的剂量将硼离子从晶片背面注入。然后，通过以1J/cm2的能量密度的来自激光器（例如，公知的YAG2ω）的单次脉冲照射或两次脉冲照射，对晶片背面进行激光退火。通过离子注入和退火步骤，形成n型场阻断层2和p型集电极层3。
（实施例2）
现在，在下文中将验证根据第一实施方式的效果。在此，将通过将根据第一实施方式的IGBT与图32所示的常规IGBT作比较来进行描述。
首先，制造包括相邻栅沟槽7之间的一个虚置沟槽8的根据第一实施方式的IGBT（在下文中有时称为“第一IGBT”）。制造方法和制造条件与实施例1中相同。为了比较起见，制造不包括相邻栅沟槽7之间的虚置沟槽8的IGBT（常规IGBT，参见图32）。使用与实施例1相同的参数来制造常规IGBT。在栅沟槽7的延伸方向上p型基极层4的长度被设为8μm，这与实施例1中相同。在栅沟槽7的延伸方向上相邻p型基极层4之间的间隔被设为与实施例1中相同。在与栅沟槽7的延伸方向垂直的方向上p型基极层4和栅沟槽7的周期结构的单位周期被设为与实施例1中相同。针对第一IGBT且针对常规IGBT测量静电电容量CX和集电极-发射极电压VCE，并且验证其电特性。
图3是将实施例1的IGBT的静电电容量与集电极-发射极电压关联的曲线图。图3示出在实施例1的半导体器件中输入电容量Cies和反馈电容量Cres对集电极和发射极之间所施加的电压的依赖性（C-V特性）。输入电容量Cies由Cies=Cge+Cgc限定。在此，Cge是栅极和发射极之间的电容量（栅极-发射极电容量）。
输出电容量Coes由Coes=Cce+Cgc表达。在此，Cce是集电极和发射极之间的电容量（集电极-发射极电容量）。反馈电容量Cres与栅极和集电极之间的电容量（栅极-集电极电容量）相同，即Cres=Cgc。反馈电容量Cres根据输入电容量Cies和输出电量容Coes的测量值来计算。由于在栅电极和集电电极之间直接测量的静电电容量是Cge和Cce之和，因此如果该和由Cx表示，则Cx将是Cge加上Cce。
另一方面，静电电容量Cx可被认为是Cx=(Cies-Cgc)+(Coes-Cgc)。根据以上所述的等式，栅极-集电极电容量Cgc从Cgc=(Cies+Coes-Cx)/2获取。从惠普（Hewlett-Packard）公司供应的阻抗分析器HP-4129A用于电容测量。对于测量，AC频率被设为1MHz。通过在集电极和发射极之间并联连接外部添加的电容器以补偿集电极-发射极电容量Cce来测量输入电容量Cies。通过在栅极和发射极之间并联连接外部添加的电容器以补偿栅极-发射极电容量Cge来测量输出电容量Coes。通过在栅极和集电极之间并联连接外部添加的电容器以补偿栅极-集电极电容量Cgc来测量静电电容量CX。
虽然与常规IGBT相比输入电容量Cies增大（参见图32），但是图3所述的结果指示反馈电容量Cres通过第一IGBT来减小。特别是当集电极-发射极电压低于4V时，反馈电容量Cres（米勒电容量）最高减小至常规IGBT的反馈电容量的50%。
如上所述，根据第一实施方式在（台面区域18中）相邻的栅沟槽7之间形成虚置沟槽8。即使当集电极和发射极之间所施加的电压为低且等电位面的面积减小时，也提供虚置沟槽8来夹断从栅沟槽7扩展的耗尽层。通过该机制，获取其米勒电容量Cgc小的半导体器件。通过减小米勒电容量，开关时间或开关损耗减少。因此，获取呈现低开关损耗的半导体器件。
（第二实施方式）
现在，在下文中将参考图4来描述根据本发明的第二实施方式的半导体器件。图4是根据本发明的第二实施方式的半导体器件的斜视图。根据第二实施方式的半导体器件与根据第一实施方式的半导体区的不同之处在于台面区域18中的虚置沟槽8的数量。根据第二实施方式，以平面条状布局在相邻的栅沟槽7之间形成两个虚置沟槽8。台面区域18中的虚置沟槽在其延伸方向上的远端部彼此连接。
图5是沿图4中的切割线B-B’的截面图。在虚置沟槽8中形成的虚置多晶硅11b连接到发射电极12。毫无疑问，对于实际连接，虚置多晶硅11b的远端部可暴露于接触开口14中，如图4所示。
通过以与根据第二实施方式相同的方式形成多个虚置沟槽8，栅沟槽7和虚置沟槽8之间的距离、或者相邻虚置沟槽8之间的距离可缩短。由此，从与栅沟槽7相邻的虚置沟槽8扩展的耗尽层在较低的施加电压处被夹断。当示出由图5中的虚线表示的耗尽层边缘16时，栅沟槽7或虚置沟槽8的底部以下的等电位面变得更接近于平面状。由此，等电位面的面积在低施加电压处变得特别地窄。因此，米勒电容量减小，沟槽底部的电场强度得以缓和，并且防止击穿电压下降。
当形成多个虚置沟槽8时，优选将各个虚置沟槽8中的虚置多晶硅11b的电位设为相同。通过将各个虚置沟槽8中的虚置多晶硅11b的电位固定在相同值，有可能使虚置多晶硅11b稳定地跟随在芯片中由导通或截止IGBT引起的电位变化。
为了将各个虚置沟槽8中的虚置多晶硅11b的电位设为相同，优选通过在虚置沟槽8的在虚置沟槽8的延伸方向上的远端部使虚置沟槽8彼此连接来连接虚置沟槽8中的虚置多晶硅11b。通过在虚置沟槽8的远端部连接虚置沟槽8中的多个虚置多晶硅11b，有可能将虚置沟槽8的远端部的曲率半径设为大。因此，当耗尽层因集电极和发射极之间所施加的高电压而扩展时，防止电场集中在虚置沟槽8的远端部。
具体地，为了将各个虚置沟槽8中的虚置多晶硅11b设为相同，虚置多晶硅11b的远端部暴露于接触开口14。并且，虚置多晶硅11b的暴露的远端部连接到构成发射电极的金属。由此，在不使用复杂的掩模布局、不进行额外的电极膜形成、或者不添加额外的光刻工艺的情况下，虚置多晶硅11b的电位被设为发射电极的电位。
优选以与根据第一实施方式相同的方式（如图5所示）将埋入虚置沟槽8的电导体（虚置多晶硅11b）连接到发射电极12。其原因与根据第一实施方式的相同。由此，米勒电容量以与根据第一实施方式相同的方式减小。具体地，通过以与第二实施方式相同的方式形成多个虚置沟槽8，等电位面更平面地分布，并且米勒电容量减小的效果进一步增强。即使内部状态通过导通或截止来改变，例如虚置多晶硅11b的电位也始终固定在发射电极12的电位。因此，虚置多晶硅11b的电位得以稳定。具体地，通过以与第二实施方式相同的方式形成多个虚置沟槽8，在与台面区域18中的发射电极12的电位相同的电位处虚置多晶硅11b的比率变大。由此，即使在开关时，也进一步稳定台面区域18的电位。
图29是比较例的半导体器件的截面图。以与图29所示的IGBT中相同的方式，考虑将台面区域18中的虚置沟槽8中的虚置多晶硅连接到栅多晶硅11a以将虚置多晶硅设为与栅多晶硅11a相同的电位是值得的。在此情况下，由于栅多晶硅11a面向集电电极13的面积增大，因此与常规IGBT相比，米勒电容量Cgc非优选地增大。
图6是图4所示的半导体器件的俯视图。优选p型基极层4以棋盘状的图案配置在栅沟槽7之间的台面区域18中。在台面区域18中彼此相邻的p型基极层4之间形成两个虚置沟槽8。通过如上所述的配置，有可能在截止状态中使等电位面以接近平面结的状态均匀地分布。通过以棋盘状图案分布虚置沟槽8，台面区域18中的电位分布变得均匀。如上所述的配置使得防止电场集中在沟槽底部成为可能。还有可能使处于导通状态中的芯片的电流分布均匀。当然，通过其中一个虚置沟槽8位于两个栅沟槽7之间的根据第一实施方式的半导体器件来获取相同的效果。
在图6的p型基极层4中，形成比p型基极层4更重地掺杂的p型接触层6来抑制公知的集电极电流闩锁（latch-up）。在此，闩锁是其中置于IGBT内的寄生晶闸管导通且通过栅电极15来进行截止控制以及此类控制变得不可能的现象。p型接触层6的形成是本领域技术人员公知的技术。p型接触层6的形成不结合本发明的其他实施方式来描述。然而，毫无疑问，p型接触区6可以与根据第二实施方式相同的方式形成。
（实施例3）
现在，在下文中将验证根据第二实施方式的半导体器件的效果。图7是描述实施例3的半导体器件的电特性的曲线图。图7将根据第二实施方式的IGBT的输入电容量Cies和反馈电容量Cres对集电极-发射极电压VCE（C-V特性）的依赖性与常规IGBT的输入电容量Cies和反馈电容量Cres对集电极-发射极电压VCE（C-V特性）的依赖性彼此作比较。
首先，制造包括相邻栅沟槽7之间的两个虚置沟槽8的根据第二实施方式的IGBT（在下文中有时称为“第二IGBT”）。第二IGBT的其他设计条件与第一IGBT相同。为了比较起见，常规IGBT以与实施例2中相同的方式制造。针对第二IGBT且针对比较IGBT测量静电电容量CX和集电极-发射极电压VCE以验证这些IGBT的电特性。制造方法和计算方法与实施例2中相同。
图7所述的结果指示与常规IGBT相比，在实施例3中反馈电容量Cres（米勒电容量）以与实施例2中相同的方式减小。具体而言，包括两个虚置沟槽的实施例3的IGBT使米勒电容量Cres变小，并且最大地使其米勒电容量减小到常规IGBT中的米勒电容量的30%。
（实施例4）
图8是描述实施例4的半导体器件的电特性的曲线图。图8比较根据第一和第二实施方式的IGBT与常规IGBT的导通状态中的电流-电压（I-V）特性。在曲线图上绘制只指示曲线和各个IGBT之间的对应的空心圆圈。额定电流密度限于225A/cm2，并且由与图8的水平轴平行的实线指示。首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。并且，第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量集电极电流IC和集电极-发射极电压VCE以验证这些IGBT的电特性。测量方法与实施例2中相同。
如图8所述的结果指示，与常规IGBT的导通电压相比，第一和第二IGBT的额定电流密度下的导通电压趋于下降。具体而言，在第二IGBT中确认在额定电流下导通电压下降约0.1V。导通电压是使额定电流、或者额定电流密度的电流流动所必需的集电极和发射极之间的电压降。导通电压在第二IGBT中因通过虚置沟槽8增强的IE效果而减小。换句话说，通过配置两个虚置沟槽8，台面区域18中虚置沟槽8和栅沟槽7之间的距离、或者相邻虚置沟槽8之间的距离缩短。由此，IE效果得以改进，因为台面区域18的实质宽度变窄。
（实施例5）
图9是描述实施例5的半导体器件的电特性的曲线图。图9是比较在各个导通状态中根据第一和第二实施方式的IGBT与常规IGBT的集电极电流IC饱和的饱和电流值与图8所述的导通电压之间的相关性的曲线图。如果栅电压VGE被设为特定值且集电极电流IC流动直至导通电压变高足以超过100V很多，则由于MOS栅极中的公知电流饱和效果，集电极电流IC将在特定值处饱和。饱和电流值为集电极电流IC饱和的电流值。
首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量导通电压和集电极饱和电流，并且验证这些IGBT的电特性。一般而言，存在额定电流密度下的导通电压与饱和电流之间的折衷关系。虽然导通电压将下降，但是如果每单位面积的沟道密度（或者芯片表面中的各自包括MOS栅极的单位单元的密度）增大，则饱和电流值将增大。饱和电流值与后面描述的短路耐受能力强烈地相关。饱和电流值越小，优选短路耐受能力越高。
图9所述的结果指示与常规IGBT相比，第一IGBT有助于使导通电压平均减小0.03V。虽然包括两个虚置沟槽8的第二IGBT的饱和电流与第一IGBT或常规IGBT的饱和电流相同，但是该第二IGBT使导通电压减小0.1V。换句话说，通过采用根据本发明的结构（第一IGBT和第二IGBT），在不对饱和电流的增大进行补偿的情况下减小导通电压变得可能。由于根据本发明的虚置沟槽形成，在不增大以上所述的沟道密度的情况下增强IE效果。
（实施例6）
图10是描述实施例6的半导体器件的电特性的曲线图。图10比较根据第二实施方式的IGBT与常规IGBT的截止波形。以与实施例3中相同的方式制造第二IGBT。以与实施例2中相同的方式制造比较IGBT。通过使用后面描述的开关评估电路，针对第二IGBT和比较IGBT测量集电极电流IC、集电极-发射极电压VCE、以及栅电压VGE以验证这些IGBT的电特性。然后，在下文中将描述开关评估电路。
图30是用于评估根据本发明各实施方式的半导体器件的开关评估电路。图30示出后面描述的用于测试截止或导通的开关测试电路。图30所示的电路配置是单相电感负载电路。电容器21并联连接到DC电源20。IGBT 24、以及连接到IGBT 24的高电压侧的续流二极管（FWD）25并联连接到电容器21。电感负载26并联连接到FWD 25。电感负载26对应于实际装置（诸如逆变器）中的三相AC电机。通常电感负载26为从0.1mH到1mH。±15V的脉冲电压从栅极驱动电源22经由栅极电阻23馈送到IGBT 24以控制IGBT 24的导通和截止。虽然在该电路本身中存在10nH和300nH之间的浮动电感27，但是为了简便起见描述该电路的上部中的浮动电感27。截止用集电极电流（在下文中称为“截止电流”）为30A（对应于200A/cm2的额定电流密度），截止栅极电阻为75Ω，栅极电压为±15V，并且测量温度为125°C。电源电压VCC被设为300V，即额定电压的一半。
如图10所述的结果指示，与常规IGBT中引起的延迟时间相比，在第二IGBT中延迟时间缩短100ns。（延迟时间是栅极电压VGE从已开始下降的栅极电压VGE示出特定值的时间点起示出该特定值的时间段。在图10中的VGE波形上，延迟时间是从约0.7μs的时间点到0.9μs的时间点。）图10所述的结果还指示在集电极-发射极电压VCE上升时其变化率dV/dt增大。由此，截止损耗减少约10%。由于米勒电容量减小，延迟时间变短。同样确认浪涌电压（最大值为VCE）下降。
（实施例7）
图11是描述实施例7的半导体器件的电特性的曲线图。图11是描述在针对第一和第二IGBT且针对常规IGBT获取图10所示的截止波形的开关条件下截止电流和截止损耗之间的关系的曲线图。首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。并且，第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量截止损耗和集电极电流IC以验证这些IGBT的电特性。
截止损耗被定义为通过在栅电压VGE开始基于馈送到栅极的截止信号而减小的时间点到集电极电流IC变为零的时间点的时间段上积分集电极-发射极电压VCE和集电极电流IC的乘积（电功率损耗）而获取的值。（该乘积被称为“能量损耗”，而该时间段被称为“一个脉冲”。）一般而言，截止损耗与截止电流成几乎线性的比例。
如图11所述的结果指示，第一和第二IGBT有助于在额定电流处或者在大于额定电流的特定电流处获取比常规IGBT少的截止损耗。由于米勒电容量Cgc通过提供根据本发明的虚置沟槽而减小、并且由此米勒电容量所确定的截止时的延迟时间缩短，因此获取较少的截止损耗。换句话说，由于延迟时间缩短，因此截止时间缩短，并且截止损耗降低。
（实施例8）
图12是描述实施例8的半导体器件的电特性的曲线图。图12描述根据第一和第二实施方式的IGBT与常规IGBT的导通电压和截止损耗之间的关系。首先，第一IGBT和比较IGBT以与比较例2中相同的方式制造。第二IGBT以与比较例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量截止损耗和导通电压以验证这些IGBT的电特性。
一般而言，存在导通电压和截止损耗之间的折衷关系。例如，如果增加p型集电极层中的总杂质量来改进空穴注入效率，则导通电压下降。然而，由于所注入的空穴浓度增加，因此截止时间延长，并且由此截止损耗增加。
如图12所述的结果指示，与常规IGBT相比，第一IGBT（其中的虚置多晶硅通过发射电极短路）中的截止损耗减少10%以上。如果截止损耗的减量转换成导通电压，则导通电压减小0.10V以上将是显而易见的。在第二IGBT（其中的虚置多晶硅通过发射电极短路）中，实现导通电压减小0.18V。换句话说，在对以上所述的饱和电流的增大不进行补偿的情况下，根据本发明显著地改进导通电压和截止损耗之间的折衷关系。其原因如下。通过形成根据本发明的一个或多个虚置沟槽，米勒电容量Cgc减小，并且由此截止时引起且米勒电容量所确定的延迟时间缩短。由此，截止时间缩短，并且截止损耗降低。
（实施例9）
图13是描述实施例9的半导体器件的电特性的曲线图。图13描述在根据第一和第二实施方式的IGBT与常规IGBT中截止时的栅极电阻与截止时的浪涌电压之间的关系。首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量截止浪涌电压和栅极电阻以验证这些IGBT的电特性。
如图13所述的结果指示，同样实施例9中的第二IGBT中的截止浪涌电压小于常规IGBT中的截止浪涌电压。从图13得知，该效果（第一或第二IGBT与常规IGBT之间的浪涌电压差）在栅极电阻为50Ω时较大。换句话说，第一和第二IGBT中的浪涌电压的最大值位于高栅极电阻侧，并且其绝对值低。原因如下。由于提供了虚置沟槽8，因此米勒电容量下降，并且栅电压VGE在截止时下降的时间常数（Cgc×Rg，在此Rg为栅极电阻）减小。因此，认为栅极截止等效于通过相对较低的栅极电阻而进行的栅极驱动。
（实施例10）
图14是描述实施例10的半导体器件的电特性的曲线图。图14比较根据第一和第二实施方式的IGBT与常规IGBT的导通波形。首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量集电极电流IC、集电极-发射极电压VCE、以及栅电压VGE以验证这些IGBT的电特性。测量方法与比较例6中相同。
如图14所述的结果指示，在自-15V起增大的常规IGBT的栅电压VGE波形上，栅电压VGE在0.8μs的时刻快速地增大。相反，第一和第二IGBT的栅电压VGE平滑地增大，而不引起任何突然变化。在集电极-发射极电压VCE减小的时间段（从1.1μs到1.3μs）中，第一和二IGBT的电压变化率dV/dt的幅值（绝对值）大于常规IGBT的电压变化率dV/dt的幅值，从而指示第一和第二IGBT的集电极-发射极电压VCE快速地减小。获取以上所述效果的原因之一是，由于米勒电容量通过提供虚置沟槽8而下降，因此抑制米勒电容量在导通时引起的对栅极的快速充电和快速放电。另一原因是，由于米勒电容量类似地下降耗尽层的宽度快速地减小，并且有可能使耗尽层消失。
在集电极电流IC跨越其最大值变换到降低侧之后，第一和第二IGBT的电压变化率dV/dt的幅值（绝对值）减小。其原因是，IGBT中米勒电容量的减小使得面向IGBT的臂上的FWD平缓地恢复。
（实施例11）
图15是描述实施例11的半导体器件的电特性的一对曲线图。图15比较图15的（a）所述的常规IGBT的短路波形与根据图15的（b）所述的第二实施方式的IGBT的短路波形。首先，第二IGBT以与实施例3中相同的方式制造。比较IGBT以与实施例2中相同的方式制造。针对第二IGBT且针对比较IGBT测量集电极电流IC、集电极-发射极电压VCE、以及栅电压VGE以验证这些IGBT的电特性。测量方法与比较例6中相同。
如图15所述的结果指示，第二IGBT的导通di/dt小于常规IGBT的导通di/dt。由此，虽然如图9所示静态饱和电流几乎相等，但是集电极电流的最大值Imax下降。其原因如下。由于输入电容量Cies通过形成虚置沟槽8而增大、并且由于米勒电容量Cres较小，因此抑制经由米勒电容量Cres的位移电流所引起的栅电压的上升（微小的增加）。从减小短路所引起的最大集电极电流、以及改进短路耐受能力的观点来看，米勒电容量的减小所引起的集电极电流的最大值Imax的减小是优选的。
（实施例12）
图16是描述实施例12的半导体器件的电特性的曲线图。图16比较根据第一和第二实施方式的IGBT与常规IGBT短路时的截止峰值电压（集电极和发射极之间的浪涌电压的最大值）波形和截止时的栅极电阻之间的关系。首先，第一IGBT和比较IGBT以与实施例2中相同的方式制造。第二IGBT以与实施例3中相同的方式制造。针对第一和第二IGBT且针对比较IGBT测量短路时的截止峰值电压和栅极电阻以验证这些IGBT的电特性。
如图16所述的结果指示，虽然存在短路时的截止峰值电压和栅极电阻之间的折衷关系，但是第一和第二IGBT的短路中断时的浪涌电压值减小，并且曲线图上的曲线变换到栅极电阻减小的方向。其原因被认为是输入电容量通过采用虚置沟槽8而变大（米勒电容量变小）。
如上所述，根据第二实施方式的IGBT呈现了与根据第一实施方式的IGBT呈现的效果相同的效果。通过形成多个虚置沟槽8，虚置沟槽8和栅沟槽7之间的距离、或者相邻虚置沟槽8之间的距离减小。由于台面区域18的有效宽度变窄，因此IE效果得以改进。由此，获取其导通电压低的半导体器件。
现在，在下文中将描述根据本发明的其他实施方式的半导体器件。
（第三实施方式）
现在，将参考图17来描述根据本发明的第三实施方式的半导体器件。图17是根据第三实施方式的半导体器件的截面图。根据第三实施方式的半导体器件与根据第一实施方式的半导体器件的不同之处在于，在根据第三实施方式的半导体器件中台面区域18中的虚置沟槽8的宽度宽。根据第三实施方式，虚置沟槽8的数量减小到1，但是有可能获取与包括两个虚置沟槽8的半导体器件呈现的效果相同的米勒电容量减小的效果。由于在将发射电极12和虚置多晶硅11b设为相同的电位时发射电极12和虚置多晶硅11b彼此接触的区域宽，因此有可能将发射电极12和虚置多晶硅11b之间的接触电阻设为足够小。
如上所述，根据第三实施方式的半导体器件呈现了与根据第一实施方式的半导体器件呈现的效果相同的效果。
（第四实施方式）
现在，将参考图18来描述根据本发明的第四实施方式的半导体器件。图18是根据第四实施方式的半导体器件的俯视图。根据第四实施方式的半导体器件与根据第二实施方式的半导体器件的不同之处如下所述。在台面区域18中形成的两个相邻的虚置沟槽8不仅在其远端部处而且在中间部分28中彼此连接。因此，虚置多晶硅11b连接到中间部分中的相邻虚置多晶硅11b。
由于虚置多晶硅11b是重掺杂有磷以及此类杂质的多晶硅，因此虚置多晶硅11b呈现足够低的电阻值。然而，如果与铝以及此类金属相比，则虚置多晶硅11b呈现高电阻值。因此，当集电极-发射极电压在开关时快速地变化（以约10000V/μs的瞬时电压变化率）时，有时在虚置多晶硅11b的电位变化中引起时滞。
例如，考虑沿与发射电极接触的虚置沟槽8的延伸方向离其远端部最远的中间部分附近的电位。假设在两个相邻的虚置多晶硅11b之间的掺杂浓度（薄层电阻）中引起变化。如果引起如上所述的快速的电压变化，则与两片虚置多晶硅11b中其薄层电阻较低的一片的电位相比，两片虚置多晶硅11b中其薄层电阻较高的一片的电位更慢地跟随快速的电压变化。因此，在中间部分附近引起电位差，从而使半导体器件的操作不稳定。通过采用根据第四实施方式的结构，两个相邻的虚置沟槽8的中间部分28被设为相同的电位，并且防止半导体器件的操作变得不稳定成为可能。
如上所述，根据第四实施方式的半导体器件呈现了与根据第一和第二实施方式的半导体器件呈现的效果相同的效果。
（第五实施方式）
现在，将参考图19和20来描述根据本发明的第五实施方式的半导体器件。图19是根据第五实施方式的半导体器件的截面图。图20是图19所示的IGBT的俯视图。根据第五实施方式的半导体器件与根据第二实施方式的半导体器件的不同之处如下所述。虚置多晶硅11b在虚置沟槽8的上表面上延伸以形成桥部29，并且以跨台面区域18的桥状将两片虚置多晶硅11b彼此连接。在桥部29的上表面中形成作为用于桥接虚置多晶硅11b和发射电极12以彼此接触的开口的多晶硅焊盘17（图20）。
优选虚置多晶硅11b和多晶硅焊盘17的桥部29具有如下所述的各个平面图案。例如，如图20所示台面区域18的宽度在其中间部分附近变宽，并且在以上所述的中间部分附近形成虚置多晶硅11b的桥部29。在桥部29中形成多晶硅焊盘17（开口）。通过采用如上所述的布局，多晶硅焊盘17（开口）变得足够宽，并且由此，有可能经由足够低的接触电阻使虚置多晶硅11b和发射电极12彼此接触。
如上所述，根据第五实施方式的半导体器件呈现了与根据第一和第二实施方式的半导体器件呈现的效果相同的效果。
（第六实施方式）
现在，将参考图21来描述根据本发明的第六实施方式的半导体器件。图21是根据本发明的第六实施方式的半导体器件的斜视图。根据第六实施方式的半导体器件与根据第一实施方式的半导体器件的不同之处如下所述。在p型基极层4的上表面中形成的接触开口14在栅沟槽7的延伸方向上的长度缩短，从而接触开口14不可能位于虚置沟槽8在其延伸方向上的远端部。换句话说，通过使虚置多晶硅11b不与发射电极基础，虚置多晶硅11b的电位变得浮动。当虚置多晶硅11b的电位变得浮动时，米勒电容量减小到常规IGBT中的米勒电容量的75%，但是不如虚置多晶硅11b连接到发射电极的情况多。
虽然未示出，但是通过将虚置沟槽8的数量增加到2，米勒电容量减小到常规IGBT中的米勒电容量的66%。当虚置多晶硅11b的电位浮动时，不一定在虚置沟槽8的远端部形成接触开口14。因此，通过使层间绝缘膜9中的接触开口所引起的蚀刻损坏不会不利地影响虚置多晶硅11b周围的栅氧化膜10。因此，从虚置沟槽8在其延伸方向上的远端部到接触开口14的远端部的完成形状是极好的。
如上所述，根据第六实施方式的半导体器件呈现了与根据第一实施方式的半导体器件呈现的效果相同的效果。
（第七实施方式）
现在，将参考图22来描述根据本发明的第七实施方式的半导体器件。图22是根据第七实施方式的半导体器件的截面图。根据第七实施方式的半导体器件与根据第二实施方式的半导体区的不同之处在于，在台面区域18中有三个虚置沟槽8。换句话说，台面区域18中的虚置沟槽8的数量并非始终限于3。台面区域18中的虚置沟槽8的数量优选大于或等于4。
通过将台面区域18设为比p型基极层4宽，有可能在IGBT导电时鼓励台面区域18附近的载流子累积。由此，由于导通电压和截止损耗之间的折衷关系得以改进，因此导通电压和导通损耗中的一个或两个减小。毫无疑问，虚置多晶硅11b的电位可设为多个值。例如，三个虚置沟槽8中的中间一个中的虚置多晶硅11b可设为栅电极15的电位。如果所有虚置沟槽8中的虚置多晶硅11b连接到发射电极12，则虽然未示出，但是有可能进一步减小米勒电容量。
如上所述，根据第七实施方式的半导体器件呈现了与根据第一和第二实施方式的半导体器件呈现的效果相同的效果。
（第八实施方式）
现在，将参考图23来描述根据本发明的第八实施方式的半导体器件。图23是根据本发明的第八实施方式的半导体器件的斜视图。图24是沿图23的切割线C-C’的截面图。根据第八实施方式的半导体器件与根据第二实施方式的半导体区的不同之处在于，栅沟槽7和虚置沟槽8彼此接触、或者在台面区域18中彼此紧邻。优选将虚置多晶硅11b和发射电极设为相同的电位，如图24所示。这意味着如果栅沟槽7和虚置沟槽8彼此紧邻，则栅沟槽7和虚置沟槽8之间的台面区域18的宽度将几乎接近于例如栅氧化膜10的宽度（例如，约0.1μm）。替换地，当栅氧化膜10通过热氧化来形成时，栅沟槽7和虚置沟槽8之间的距离通过热氧化的聚积而变窄，以使栅沟槽7和虚置沟槽8之间的距离比热氧化膜的厚度短。
在此，聚积暗指当形成特定厚度的热氧化硅膜时，热氧化膜厚度中约44%的硅被硅热氧化的公知机制消耗。如果栅沟槽7和虚置沟槽8中的栅氧化膜10通过聚积而彼此粘合，则栅氧化膜10将彼此接触。在此情况下，如果使栅多晶硅11a和虚置多晶硅11b彼此不短路，则米勒电容量将减小更多。换句话说，在零偏压状态中（在热平衡状态中）、或者在约10V的集电极-发射极电压VCE处，台面区域18中的等电位面的小电压分量有可能在栅多晶硅11a和虚置多晶硅11b之间延伸。这是因为与栅沟槽7相邻（紧邻）的虚置沟槽8中的栅多晶硅11a和虚置多晶硅11b彼此充分地接近。此外，等电位面几乎不延伸通过相邻虚置沟槽8之间的台面区域18。因此，等电位面在零偏压状态中几乎是平面的，并且其面积为最小值。因此，米勒电容量变得足够小。
如上所述，根据第八实施方式的半导体器件呈现了与根据第一和第二实施方式的半导体器件呈现的效果相同的效果。
（第九实施方式）
现在，将参考图25来描述根据本发明的第九实施方式的半导体器件。图25是根据第九实施方式的半导体器件的截面图。根据第九实施方式的半导体器件与根据第八实施方式的半导体区的不同之处在于，在根据第九实施方式的半导体器件中两个虚置沟槽8彼此接触、或者彼此充分近地邻接。两个虚置沟槽8与相邻的栅沟槽7间隔开。通过该配置，防止栅多晶硅11a和虚置多晶硅11b引起彼此的短路，并且米勒电容量减小。虚置沟槽8的数量不限于2，并且可采用三个或三个以上的虚置沟槽8。由于如上所述米勒电容减小，因此优选将虚置多晶硅11b连接到发射电极12。
如上所述，根据第九实施方式的半导体器件呈现了与根据第一和第八实施方式的半导体器件呈现的效果相同的效果。
（第十实施方式）
现在，将参考图26和27来描述根据本发明的第十实施方式的半导体器件。图26是根据本发明的第十实施方式的半导体器件的斜视图。图27是沿图26中的切割线D-D’的截面图。在下文中描述根据第十实施方式的具体特征。在栅沟槽7夹持的台面区域18中的在栅沟槽7的延伸方向上彼此相邻的所有p型基极层4之间，形成虚置沟槽8。相邻的栅沟槽7和虚置沟槽8彼此接触、或者彼此紧邻，并且相邻的虚置沟槽8彼此接触、或者彼此紧邻。其他结构与根据第一实施方式的结构相同。
在以上所述的结构中，许多等电位面不在台面区域18中，但是在虚置沟槽8和栅沟槽7的底部以下形成。由此，米勒电容量变得足够小。如果如图27所示虚置多晶硅11b连接到发射电极12并设为发射电极12的电位，则等电位面将很难位于台面区域18中，并且更优选地，将获取呈现极低米勒电容量Cgc的IGBT。
如上所述，根据第十实施方式的半导体器件呈现了与根据第一实施方式的半导体器件呈现的效果相同的效果。
（第十一实施方式）
现在，将参考图28来描述根据本发明的第十一实施方式的半导体器件。图28是根据第十一实施方式的半导体器件的俯视图。根据第十一实施方式的半导体器件的具体特征在于，p型基极层4不以棋盘状平面图案配置，但是垂直于栅沟槽7的延伸方向对准。其他结构与根据第一实施方式的结构相同。通过如上所述地配置p型基极层4，米勒电容量减小。
如果p型基极层4以棋盘状图案配置，则经由栅沟槽7与台面区域18接触的两个p型基极层4将夹持台面区域18。因此，进一步增强台面区域18中的耗尽层的夹断效果。如果p型基极层4以棋盘状图案配置，则有可能使得芯片上表面中的电流密度在IGBT的导通状态中均匀地分布。因此，更优选p型基极层4以棋盘状图案分布。
如上所述，根据第十一实施方式的半导体器件呈现了与根据第一实施方式的半导体器件呈现的效果相同的效果。
本发明的各实施方式不限于以上所述的实施方式。有可能适当地改变栅沟槽和虚置沟槽在其延伸方向上的长度、栅沟槽和虚置沟槽在与其延伸方向垂直的方向上的长度、以及构成IGBT的区域的此类尺寸。
工业实用性
如上所述，根据本发明的半导体器件对于电力转换器中所使用的诸如绝缘栅半导体器件（IGBT）之类的功率半导体器件是有用的。
附图标记的说明
1：n-型漂移层
2：n-型场阻断层
3：p型集电极层
4：p型基极层
5：n型发射极层
6：p型接触层
7：栅沟槽
8：虚置沟槽
9：层间绝缘膜
10：栅氧化膜
11a：栅多晶硅
11b：虚置多晶硅
12：发射电极
13：集电电极
14：接触开口
15：栅电极
16：耗尽层边缘
17：多晶焊盘
18：台面区域
19：pn结
20：DC电源
21：电容器
22：用于栅极驱动的电源
23：栅极电阻
24：IGBT
25：FWD
26：电感负载
27：浮动电感
28：中间部分
29：桥部
30：浮动p型层

Claims (11)

1.一种半导体器件，包括：
第一导电类型的第一半导体层；
在所述第一半导体层上形成的第二导电类型的第二半导体层；
在所述第二半导体层的表面中形成的条纹状的第一沟槽；
隔着绝缘膜形成在所述第一沟槽中的栅电极；
在所述第一沟槽之间在所述第一沟槽的延伸方向上形成的所述第一导电类型的第三半导体层；
在所述第三半导体层的表面中形成的所述第二导电类型的第四半导体层；
与所述第三半导体层和第四半导体层接触的发射电极；
与所述第一半导体层接触的集电电极；以及
在彼此相邻的第一沟槽之间形成的第二沟槽，所述第二沟槽与彼此相邻的第一沟槽平行地形成，并且所述第二沟槽在两个第三半导体层之间形成。
2.如权利要求1所述的半导体器件，所述半导体器件还包括隔着绝缘膜埋入所述第二沟槽中的第一电导体，所述第一电导体与所述栅电极间隔开。
3.如权利要求2所述的半导体器件，其特征在于，所述第一电导体连接到所述发射电极。
4.如权利要求3所述的半导体器件，其特征在于，所述第一电导体连接到位于所述第二沟槽的在所述第二沟槽的延伸方向上的远端部分中的发射电极。
5.如权利要求2所述的半导体器件，其特征在于，两个以上的所述第二沟槽在彼此相邻的第一沟槽之间形成。
6.如权利要求5所述的半导体器件，其特征在于，在两个以上的第二沟槽中形成的所述第一沟槽彼此电连接，用于将所述第一电导体设置为相同电位。
7.如权利要求6所述的半导体器件，其特征在于，彼此相邻的第二沟槽在所述第二沟槽的延伸方向上的各远端部分彼此连接，以及
在所述第二沟槽中形成的所述第一电导体在所述远端部分中彼此连接。
8.如权利要求6所述的半导体器件，所述半导体器件还包括在彼此相邻的第二沟槽的上表面上的第二电导体，所述第二电导体与所述第一电导体接触以使所述第二沟槽中的所述第一电导体彼此连接，以及
所述第二电导体连接到在所述第二电导体的一部分中的所述发射电极。
9.如权利要求2所述的半导体器件，其特征在于，所述第一电导体与所述发射电极、所述集电电极、以及所述栅电极分隔开，用于将所述第一电导体设置为浮动电位。
10.如权利要求1所述的半导体器件，其特征在于，所述第一沟槽和所述第二沟槽在所述第一沟槽的沿所述第一沟槽的延伸方向的侧壁上、或者在所述第二沟槽的沿所述第二沟槽的延伸方向的侧壁上彼此接触。
11.如权利要求1至10中的任一项所述的半导体器件，其特征在于，所述第一沟槽和所述第二沟槽之间的距离比在热平衡状态中从所述第二半导体层和所述第三半导体层之间的pn结扩展到所述第二半导体层中的内置耗尽层的宽度短。
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