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JP5061538B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体基板の表層部に横型ＭＯＳトランジスタ素子が形成されてなる半導体装置に関する。
半導体基板の表層部に横型ＭＯＳトランジスタ素子が形成されてなる半導体装置およびその製造方法が、例えば、特開２００１−３５２７０７号公報（特許文献１）に開示されている。
図１０は、特許文献１に開示ざれた半導体装置で、半導体装置１００の模式的な断面図である。図１０に示す半導体装置１００は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ基板に形成されている。半導体装置１００においては、ｎ＋型ドレイン領域５を囲むように、ｎ型層１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６が配置されている。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９が、ｎ＋型ソース領域８の下部まで入り込むように形成されている。尚、図１０において、符号４はＬＯＣＯＳ酸化膜、符号１０はゲート絶縁膜、符号１１はゲート電極、符号１２は層間絶縁膜、符号１３はソース電極、符号１４はドレイン電極である。
図１０に示す半導体装置１００は、ｎ型層１の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が形成された半導体装置となっている。ＬＤＭＯＳは、他のトランジスタ素子に較べて高速スイッチングが可能であることから、例えばトランジスタ素子を高速でオン・オフさせるスイッチング回路やスイッチング電源に利用される。
一般的に、ＤＣ−ＤＣコンバータやインバータ等のスイッチング回路では、回路の動作周波数を高周波化するほど、付属するインダクタンスやキャパシタンスが小さくなって、小型化することができる。このため、できるだけ高いスイッチング速度のトランジスタ素子が必要である。一方、トランジスタ素子を高速でスイッチングすると、その急激な電圧変化（ｄＶ／ｄｔ）でドレイン電圧のオーバーシュート（サージ電圧）が生じ、発生ノイズが増大すると共にスイッチング損失も増大してしまう。
スイッチング回路に適用するトランジスタ素子の上記課題を解決する半導体装置が、特開２００４−６５９８号公報（特許文献２）に開示されている。
図１１は、特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。図１１に示す半導体装置９０は、半導体基板の両側にソースとドレインが配置され、キャリアが半導体基板の縦方向に流れる、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ，Vertical Diffused Metal Oxide Semiconductor）が形成された半導体装置である。図１１の半導体装置９０は、ｐベース層１２に隣接する位置に、ｐ導電型の不純物を低濃度に含むｐ層１４を設けることを特徴としている。
図１１の半導体装置９０では、ｐ層１４の形成により、ドレイン電圧が高くなるほどゲート−ドレイン間容量を増大させることができ、これによってドレインでのサージ電圧の発生を抑制している。しかしながら、ｐ層１４の形成はＶＤＭＯＳ構造を有する半導体装置９０において有効なものであり、ＬＤＭＯＳ構造を有する半導体装置に同様のｐ層１４を形成すると、キャリア流路への影響が大きくてＬＤＭＯＳの設計が困難となる。また、半導体装置９０ではキャリアが低不純物濃度のｐ層１４を流れるために、オン抵抗が高くなってしまう。さらに、ｐ層１４の形成のみではゲート−ドレイン間容量の増加が不十分で、サージ電圧の抑制効果も不十分である。
特開２００１−３５２７０７号公報 特開２００４−６５９８号公報
そこで、上記スイッチング回路に適用するトランジスタ素子の問題を回避するため、図１２に示す新規なスイッチング回路Ｋ１が発明された。
図１２のスイッチング回路Ｋ１は、トランジスタＴ５のゲート電圧を切り換えることによってトランジスタＴ５の主電極であるドレインＤ−ソースＳ間を導通状態と非導通状態の間で時間的に切り換えるスイッチング回路である。スイッチング回路Ｋ１では、トランジスタＴ５のドレインＤとゲートＧの間を、ツェナーダイオードＤｚとコンデンサＣの直列回路で接続している。これによって、ドレイン電圧が低い間は、ツェナーダイオードＤｚが導通せずコンデンサＣの容量が寄与しない状態とされ、ドレイン電流とドレイン電圧は高速に変化して、スイッチング損失を小さくする。ドレイン電圧が上昇すると、ツェナーダイオードＤｚが降伏し、コンデンサＣの容量がＤ−Ｇ間に加わり、ドレイン電流とドレイン電圧は低速に変化して、サージ電圧が低く抑えられる。以上のようにして、図１２に示すスイッチング回路Ｋ１は、スイッチング損失とサージ電圧の両者を同時に抑制できるスイッチング回路となっている。尚、上記スイッチング回路の発明については、すでに特許出願（出願番号２００６−８６２２５）がなされている。
本発明は、上記スイッチング回路の構成に好適な半導体装置を提供するもので、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる、小型で安価な半導体装置を提供することを目的としている。
請求項１に記載の半導体装置は、半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、前記横型ＭＯＳトランジスタが、第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、前記第２導電型拡散領域が、前記ベース領域と同時形成されてなることを特徴としている。
上記半導体装置は、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子を一つの半導体基板に形成することで、小型の半導体装置とすることができる。また、半導体基板の一方の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる横型ＭＯＳトランジスタは、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
スイッチング回路では、一般的に、高速のトランジスタ素子を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。
しかしながら、上記半導体装置の横型ＭＯＳトランジスタには、ドレインとゲートの間にツェナーダイオードと容量素子が直列接続されている。このため、上記半導体装置をスイッチング回路に適用する場合、容量素子と共にドレインとゲートの間に接続されているツェナーダイオードのツェナー電圧によって、容量素子の回路への寄与を断続することができる。すなわち、上記半導体装置のオン・オフの繰り返しサイクルにおいて、横型ＭＯＳトランジスタのドレイン電圧が低い間はツェナーダイオードが導通せず、容量素子が寄与しない状態として、ドレイン電流とドレイン電圧を高速に変化させることができる。ドレイン電圧が上昇してツェナー電圧を超えると、ツェナーダイオードが降伏して容量素子がドレイン−ゲート間に加わり、ゲート電圧の変化が小さくなってドレイン電圧とドレイン電流の時間に対する変化割合が低下する。これによって、ｄＶ／ｄｔが小さくなるため、サージ電圧の発生を抑制することができる。また、これによってスイッチング損失を抑制する効果も得られ、上記半導体装置では、スイッチング損失とサージ電圧の両者を同時に抑制することができる。
また、上記半導体装置においては、前記横型ＭＯＳトランジスタが、第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなるように構成されている。
横型ＭＯＳトランジスタは一般的にＥＳＤ（Electro Static Discharge）サージに対して弱い構造とされているが、上記半導体装置の横型ＭＯＳトランジスタにおいては、ドレイン領域を囲む付加第１導電型ウエル領域の濃度を適宜設定することによって、ＥＳＤサージ耐量を向上させることができる。
また、上記半導体装置は、前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなる半導体装置となっている。
これによって、上記半導体装置における横型ＭＯＳトランジスタとツェナーダイオードが、絶縁分離されることなく一体的に構成されるため、より小型の半導体装置とすることができる。
以上のようにして、上記半導体装置は、高速スイッチングが可能な横型ＭＯＳトランジスタ素子が形成されてなる、スイッチング回路の構成に好適な半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる小型の半導体装置となっている。
上記半導体装置は、例えば請求項１に記載のように、前記第２導電型拡散領域が、前記ベース領域と同時形成されてなるように構成することができる。請求項２に記載のように、前記ソース領域の下部に接するように、前記ベース領域内に、第２導電型で当該ベース領域より高濃度の付加ベース領域が形成される場合には、前記第２導電型拡散領域が、前記付加ベース領域と同時形成されてなるように構成してもよい。また、請求項３に記載のように、前記ソース領域に隣接して、前記ベース領域の表層部に、第２導電型で当該ベース領域より高濃度のコンタクト領域が形成される場合には、前記第２導電型拡散領域が、前記コンタクト領域と同時形成されてなるように構成してもよい。
上記ベース領域、付加ベース領域およびコンタクト領域は、第２導電型拡散領域と同じ第２導電型で、一般的に不純物濃度と拡散深さが互いに異なっている。このため、必要とするツェナーダイオードの耐圧に適した第２導電型拡散領域の不純物濃度と拡散深さに合わせて、第２導電型の上記各領域の形成工程の中から適宜選択して、第２導電型拡散領域を同時形成する。これによって、上記いずれの場合においても、第２導電型拡散領域（従ってツェナーダイオード）の形成に新たな工程を必要としないため、当該半導体装置の製造コストを低減することができる。
また、上記半導体装置は、請求項４に記載のように、基板面内において、前記ソース領域、付加第１導電型ウエル領域、第２導電型拡散領域およびドレイン領域が、短冊形状に形成され、前記第２導電型拡散領域および前記ドレイン領域が、同じ短冊幅Ｗを有してなり、前記第２導電型拡散領域および前記ドレイン領域の短冊長さをそれぞれＬ１，Ｌ２として、Ｌ１／Ｌ２≦１／５に設定されてなり、前記第２導電型拡散領域と前記ドレイン領域の短冊長さ方向が、それぞれ、前記ソース領域の短冊長さ方向と平行になるように、所定間隔を開けて並んで配置されてなるように構成することが好ましい。
ソース領域、付加第１導電型ウエル領域、第２導電型拡散領域およびドレイン領域を短冊形状にすることで、当該半導体装置の設計が容易になる。また、デバイスシミュレーション結果によれば、第２導電型拡散領域およびドレイン領域を同じ短冊幅とし、それぞれの短冊長さＬ１，Ｌ２をＬ１／Ｌ２≦１／５に設定することで、ドレイン電圧が低い段階でのドレイン電流とドレイン電圧の高速変化と、ドレイン電圧が上昇した段階でのドレイン電流とドレイン電圧の低速変化とを、両立させることができる。
上記半導体装置においては、請求項５に記載のように、前記第２導電型拡散領域が、前記短冊形状の付加第１導電型ウエル領域の端部に配置されてなることが好ましい。これによれば、第２導電型拡散領域への配線が容易となる。
また、上記半導体装置は、請求項６に記載のように、前記第２導電型拡散領域が、複数の領域に分割形成されてなるように構成してもよい。また、この場合、請求項７に記載のように、前記複数の領域が、それぞれ異なる不純物濃度を有してなり、前記複数の各領域に、それぞれ異なる容量値の前記容量素子が直列接続されてなるように構成することができる。
分割形成された上記複数の各領域は、異なるツェナー電圧を有するツェナーダイオードとして機能させることができる。また、上記複数の各領域にはそれぞれ異なる容量値の容量素子が直列接続されている。このため、上記半導体装置においては、ドレイン電圧の上昇段階において、各領域に接続されている容量素子の回路への寄与点と寄与後のドレイン電圧の変化割合を多段階で切り替え制御することができる。これによって、上記半導体装置においては、高速のスイッチングとサージ電圧の抑制を両立させるに際して、より精密な制御が可能となる。
また、上記半導体装置は、請求項８に記載のように、前記ゲート電極が、前記第２導電型拡散領域の少なくとも一部を覆うように、一体形成されてなり、前記容量素子が、前記ゲート電極と前記第２導電型拡散領域間の容量で構成されてなる半導体装置とすることができる。この場合には、横型ＭＯＳトランジスタとツェナーダイオードだけでなく、容量素子についても一体的に構成されるため、より小型の半導体装置とすることができる。
以上に説明した各半導体装置は、請求項９に記載のように、前記ゲート電極が、前記ソース領域から前記半導体層に至る領域を覆う第１ゲート電極と、前記半導体層から前記付加第１導電型ウエル領域に至る領域を覆う第２ゲート電極とからなるように構成することもできる。この場合には、第１ゲート電極のみが上記横型ＭＯＳトランジスタの実質的なゲート電極として機能するため、ゲート・ドレイン間の寄生容量値がより低減される。従って、前述したように、ツェナーダイオードと共にドレインとゲートの間に接続されている容量素子の回路への寄与をより効果的に発揮させることができる。
また、請求項１０に記載の半導体装置のように、半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、前記横型ＭＯＳトランジスタが、第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、前記付加第１導電型ウエル領域の表層部にトレンチが形成され、前記ドレイン領域から離間するように前記トレンチの側壁および底面周りに第２導電型拡散領域が形成され、前記ツェナーダイオードが、前記付加第１導電型ウエル領域と前記第２導電型拡散領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、前記ゲート電極が、絶縁膜を介して、前記トレンチを埋め込むように一体形成されてなり、前記容量素子が、前記ゲート電極と前記第２導電型拡散領域間の容量で構成されてなる半導体装置としてもよい。
この場合にも、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が一体的に構成されるため、より小型の半導体装置とすることができる。また、トレンチを用いて構成される上記容量素子は、大きな容量値を持たせることが可能である。
例えば請求項１１に記載のように、以上に説明した各半導体装置において、前記第１導電型がＮ導電型であり、前記第２導電型がＰ導電型であるように構成した場合には、上記半導体装置の横型ＭＯＳトランジスタは、電子をキャリアとする高速のＮチャネル横型ＭＯＳトランジスタとなる。尚、上記半導体装置における各部の導電型を全て逆転して、前記第１導電型がＰ導電型であり、前記第２導電型がＮ導電型であるように構成した場合には、上記半導体装置の横型ＭＯＳトランジスタは、ホールをキャリアとするＰチャネル横型ＭＯＳトランジスタとなる。
以上に説明した各半導体装置における横型ＭＯＳトランジスタの構造も、請求項１２に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ構造の半導体基板である場合に適用可能で、この場合には、絶縁分離が容易になる。
上記半導体装置においては、例えば請求項１３に記載のように、前記容量素子が、前記半導体基板上に形成されたポリシリコン層間の容量で構成されてなるようにしてもよい。また、請求項１４に記載のように、前記容量素子が、前記半導体基板上に形成された金属配線層間の容量で構成されてなるようにしてもよいし、請求項１５に記載のように、前記容量素子が、前記半導体基板上に形成されたポリシリコン層と金属配線層間の容量で構成されてなるようにしてもよい。さらに、請求項１６に記載のように、前記容量素子が、前記半導体基板の表層部に形成された拡散層と半導体基板上に形成されたポリシリコン層または金属配線層間の容量で構成されてなるようにしてもよいし、請求項１７に記載のように、前記容量素子が、前記半導体基板に形成されたＰＮ接合の接合容量で構成されてなるようにしてもよい。
このように、当該半導体装置の各部（形成工程）を利用して、上記容量素子を構成することが可能である。これによって、容量素子が各部の開いたスペースを利用して一つの半導体基板に一体的に構成されるため、より小型の半導体装置とすることができると共に、製造工程が共通化されて安価な半導体装置とすることができる。
以上に説明した各半導体装置においては、請求項１８に記載のように、前記容量素子の容量値が、前記横型ＭＯＳトランジスタにおけるゲート・ドレイン間の寄生容量値の１／２より大きいことが好ましい。これによって、容量素子の容量値が横型ＭＯＳトランジスタのゲート・ドレイン間の寄生容量値より十分に大きくなり、ツェナーダイオードと共にドレインとゲートの間に接続されている容量素子の回路への寄与が効果的に発揮されることとなる。
以上に説明した各半導体装置は、例えば請求項１９に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ構造の半導体基板であり、前記横型ＭＯＳトランジスタおよび前記ツェナーダイオードが、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。これによれば、横型ＭＯＳトランジスタの設計とツェナーダイオードの設計を独立して行うことができ、上記半導体装置の設計が容易となる。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明の半導体装置の一例で、半導体装置１０１の模式的な斜視図において、要部を部分的に断面で示した図である。尚、図１の半導体装置１０１において、図１１に示した従来の半導体装置１００と同様の部分については、同じ符号を付した。
図１に示す半導体装置１０１は、半導体基板の表層部に、横型ＭＯＳトランジスタＬＴａ、ツェナーダイオードＺＤａおよび容量素子Ｃａが形成されてなる半導体装置である。また、図１の半導体装置１０１では、ツェナーダイオードＺＤａと容量素子Ｃａが、横型ＭＯＳトランジスタＬＴａのドレインＤとゲートＧの間に直列接続されている。以下に、図１に示す半導体装置１０１の詳細構造を説明する。
図１の半導体装置１０１が形成されている半導体基板は、図１０に示した従来の半導体装置１００と同じ、埋め込み酸化膜３を有するＳＯＩ構造の半導体基板である。尚、図１では、簡略化のためにＮ導電型（ｎ−）の半導体層１と埋め込み酸化膜３のみを図示しており、埋め込み酸化膜３の下にある支持基板２は図示を省略している。このようにＳＯＩ構造の半導体基板を利用することで、半導体層１に形成する各素子の絶縁分離が容易になる。
図１の半導体装置１０１における横型ＭＯＳトランジスタＬＴａは、図１０に示した従来の半導体装置１００における横型ＭＯＳトランジスタと基本的に同じ構造を有している。すなわち、半導体装置１０１における横型ＭＯＳトランジスタＬＴａは、埋め込み酸化膜３上のＮ導電型（ｎ−）の半導体層１に形成され、半導体層１の表層部に形成されたＰ導電型（ｐ）のベース領域７と、ベース領域７の表層部に形成されたＮ導電型（ｎ＋）のソース領域８を有している。また、横型ＭＯＳトランジスタＬＴａは、半導体層１の表層部において、ベース領域７から離間するように配置されたＮ導電型（ｎ）で半導体層１よりも高濃度の付加Ｎ導電型ウエル領域６と、付加Ｎ導電型ウエル領域６の表層部に形成されたＮ導電型で付加Ｎ導電型ウエル領域６より高濃度（ｎ＋）であるドレイン領域５を有している。
横型ＭＯＳトランジスタＬＴａは、ソース領域８と付加Ｎ導電型ウエル領域６の間に位置するベース領域７をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜１０と、ゲート絶縁膜１０上に形成されたゲート電極１１を有している。また、横型ＭＯＳトランジスタＬＴａは、ソース領域８に接続されたソース電極（図示省略）と、ドレイン領域５に接続されたドレイン電極（図示省略）を備えている。
半導体基板の一方の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる横型ＭＯＳトランジスタは、一般的に、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。一方、横型ＭＯＳトランジスタは、一般的に、ＥＳＤ（Electro Static Discharge）サージに対して弱い構造とされている。これに対して、図１の半導体装置１０１における横型ＭＯＳトランジスタＬＴａでは、図１０の半導体装置１００における横型ＭＯＳトランジスタと同様に、ドレイン領域５を囲む付加Ｎ導電型ウエル領域６の濃度を適宜設定することによって、ＥＳＤサージ耐量を向上させることができる。
一方、図１の半導体装置１０１では、図１０の半導体装置１００と異なり、付加Ｎ導電型ウエル領域６の表層部に、ドレイン領域５から離間するようにＰ導電型（ｐ＋）拡散領域２０が形成されている。このＰ導電型拡散領域２０の形成によって、Ｐ導電型拡散領域２０と付加Ｎ導電型ウエル領域６の界面をＰＮ接合面とするツェナーダイオードＺＤａが構成されることとなる。また、Ｐ導電型拡散領域２０とゲート電極１１の間には容量素子Ｃａが接続されており、これによって、図１の半導体装置１０１では、ツェナーダイオードＺＤａと容量素子Ｃａが、横型ＭＯＳトランジスタＬＴａのドレインＤとゲートＧの間に直列接続されることとなる。従って、図１の半導体装置１０１は、図１２に示したスイッチング回路Ｋ１におけるトランジスタＴ５、ツェナーダイオードＤｚおよびコンデンサＣを一つの半導体基板に形成した構造となっている。
以上のように、図１に示す半導体装置１０１は、横型ＭＯＳトランジスタＬＴａ、ツェナーダイオードＺＤａおよび容量素子Ｃａが一つの半導体基板に形成されており、小型の半導体装置となっている。また、図１の半導体装置１０１における横型ＭＯＳトランジスタＬＴａは、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
スイッチング回路では、一般的に、高速のトランジスタ素子を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。しかしながら、図１の半導体装置１０１の横型ＭＯＳトランジスタＬＴａには、ドレインＤとゲートＧの間にツェナーダイオードＺＤａと容量素子Ｃａが直列接続されている。このため、半導体装置１０１をスイッチング回路に適用する場合、図１２に示したスイッチング回路Ｋ１と同様に、容量素子Ｃａと共にドレインＤとゲートＧの間に接続されているツェナーダイオードＺＤａのツェナー電圧によって、容量素子Ｃａの回路への寄与を断続することができる。すなわち、半導体装置１０１のオン・オフの繰り返しサイクルにおいて、横型ＭＯＳトランジスタＬＴａのドレイン電圧が低い間はツェナーダイオードＺＤａが導通せず、容量素子Ｃａが寄与しない状態として、ドレイン電流とドレイン電圧を高速に変化させことができる。ドレイン電圧が上昇してツェナー電圧を超えると、ツェナーダイオードＺＤａが降伏して容量素子ＣａがドレインＤ−ゲートＧ間に加わり、ゲート電圧の変化が小さくなって、ドレイン電圧とドレイン電流の時間に対する変化割合が低下する。これによって、ｄＶ／ｄｔが小さくなるため、サージ電圧の発生を抑制することができる。また、これによってスイッチング損失を抑制する効果も得られ、図１の半導体装置１０１では、スイッチング損失とサージ電圧の両者を同時に抑制することができる。
次に、図１の半導体装置１０１の特性に関するシミュレーション結果を、図２〜図４により説明する。
図２（ａ）は、半導体装置１０１の特性のシミュレーションに用いた、スイッチング回路Ｋ２の回路図である。また、図２（ｂ）は、デバイスシミュレータによる半導体装置１０１のシミュレーションにおいてパラメータとした、Ｐ導電型拡散領域２０の短冊長さＬ１とドレイン領域５の短冊長さＬ２を示す図である。図２（ａ）に示すスイッチング回路Ｋ２は、一点鎖線で囲った基本部分が図１２に示したスイッチング回路Ｋ２と同じ構成となっており、この基本部分が図２（ｂ）に示す半導体装置１０１に相当する。
デバイスシミュレータによるシミュレーションに用いた半導体装置１０１は、図２（ｂ）に示す単純な構造を有している。すなわち、半導体装置１０１においては、図２（ｂ）に示すように、基板面内において、ソース領域８、付加Ｎ導電型ウエル領域６、Ｐ導電型拡散領域２０およびドレイン領域５が、短冊形状に形成されている。このように、ソース領域８、付加Ｎ導電型ウエル領域６、Ｐ導電型拡散領域２０およびドレイン領域５を短冊形状にすることで、半導体装置１０１の設計が容易になる。Ｐ導電型拡散領域２０およびドレイン領域５は、同じ短冊幅Ｗを有しており、それぞれ、短冊長さＬ１，Ｌ２を有している。Ｐ導電型拡散領域２０およびドレイン領域５は、それぞれ、短冊長さＬ１，Ｌ２方向が、ソース領域８の短冊長さＬ方向と平行になるように、所定間隔Ｓを開けて並んで配置されている。
図３（ａ），（ｂ）は、半導体装置１０１の特性に関するシミュレーション結果の一例で、容量素子Ｃａの容量値をパラメータとして、それぞれ、図２（ｂ）のＬ１／Ｌ２が１／１００と１の各場合について、スイッチング直後のドレイン電圧の経時変化をシミュレートした結果である。尚、図３（ａ），（ｂ）において、比較のため、横型ＭＯＳトランジスタＬＴａのドレインＤとゲートＧの間にツェナーダイオードＺＤａと容量素子Ｃａを接続していない、従来の半導体装置に関するシミュレーション結果を点線で示した。
図３（ａ）に示すように、Ｌ１／Ｌ２＝１／１００とした場合においては、半導体装置１０１のスイッチング直後におけるドレイン電圧立ち上り過程の図中の矢印で示したＰ点で、ドレイン電圧立ち上りの傾き変化が現れる。このＰ点は、ツェナーダイオードＺＤａのツェナー電圧（ブレークダウン電圧、〜８Ｖ）に相当し、前述したように、ドレイン電圧が上昇してこのツェナー電圧を超えると、ツェナーダイオードＺＤａが降伏して容量素子ＣａがドレインＤ−ゲートＧ間に加わる。これによって、ゲート電圧の変化が小さくなり、Ｐ点以降でのドレイン電圧とドレイン電流の時間に対する変化割合が低下して、サージ電圧の発生が抑制される。これによって、スイッチング損失の低減も可能である。
以上のように、Ｌ１／Ｌ２＝１／１００に設定された半導体装置１０１においては、高速のスイッチングとサージ電圧の抑制を両立させることが可能である。尚、ツェナーダイオードＺＤａのツェナー電圧（ブレークダウン電圧）は、Ｐ導電型拡散領域２０の不純物濃度によって所望する値に設定可能であるが、図２（ｂ）に示すＰ導電型拡散領域２０とドレイン領域５の間隔Ｓによっても、所望する値に設定可能である。
一方、図３（ｂ）に示すように、Ｌ１／Ｌ２＝１とした場合においては、Ｐ導電型拡散領域２０の面積が大きすぎて、Ｐ導電型拡散領域２０と付加Ｎ導電型ウエル領域６で構成されるツェナーダイオードＺＤａが、接合容量として機能する。このため、図３（ａ）にあるドレイン電圧立ち上りの明確な傾き変化点Ｐは現れず、ドレイン電圧立ち上りの初期からドレイン電圧とドレイン電流の時間に対する変化割合が抑制されてしまう。従って、この場合には、サージ電圧の発生は抑制できるものの、半導体装置１０１の立ち上り速度が低下して高速スイッチングができなくなってしまう。
図４は、容量素子Ｃａの容量値を４０ｐＦとした場合のシミュレーション結果で、スイッチング直後におけるドレイン電圧の立ち上りの初期傾き（ｄＶ／ｄｔ）とＬ１／Ｌ２の関係をまとめた図である。
図４に示すように、ドレイン電圧の立ち上りの初期傾き（ｄＶ／ｄｔ）は、Ｌ１／Ｌ２が０．２より大きくなると急速に低下する。すなわち、Ｌ１／Ｌ２＞１／５の場合には、Ｐ導電型拡散領域２０の面積が大きすぎて、ツェナーダイオードＺＤａが接合容量として機能し、半導体装置１０１の立ち上り速度が低下してしまう。従って、図２（ｂ）に示す半導体装置１０１においては、Ｌ１／Ｌ２≦１／５に設定されることが好ましい。この場合には、スイッチング直後のドレイン電圧が低い段階でのドレイン電流とドレイン電圧の高速変化と、図３（ａ）に示すＰ点を越えてト゛レイン電圧が上昇した段階でのドレイン電流とドレイン電圧の低速変化とを、両立させることができる。
一方、図１および図２（ｂ）に示す半導体装置１０１においては、容量素子Ｃａの容量値が、横型ＭＯＳトランジスタＬＴａにおけるゲート・ドレイン間の寄生（カップリング）容量値Ｃｇｄの１／２より大きいことが好ましい。これによって、容量素子Ｃａの容量値が横型ＭＯＳトランジスタＬＴａのゲート・ドレイン間の寄生容量値Ｃｇｄより十分に大きくなり、ツェナーダイオードＺＤａと共にドレインＤとゲートＧの間に接続されている容量素子Ｃａの回路への寄与が効果的に発揮されることとなる。
図５は、上記ゲート・ドレイン間の寄生容量値Ｃｇｄが小さな横型ＭＯＳトランジスタの一例で、横型ＭＯＳトランジスタＬＴｂの断面を不純物の濃度分布と共に示した図である。尚、図５に示す横型ＭＯＳトランジスタＬＴｂにおいて、図１に示した横型ＭＯＳトランジスタＬＴａと同様の部分については、同じ符号を付した。
図５に示す横型ＭＯＳトランジスタＬＴｂにおいては、図１の横型ＭＯＳトランジスタＬＴａにおけるゲート電極１１が、ソース領域８から半導体層１に至る領域を覆う第１ゲート電極１１ａと、半導体層１から付加Ｎ導電型ウエル領域６に至る領域を覆う第２ゲート電極１１ｂとからなるように、分割されて構成されている。図５の横型ＭＯＳトランジスタＬＴｂにおいては、第１ゲート電極１１ａのみが横型ＭＯＳトランジスタＬＴｂの実質的なゲート電極として機能するため、ゲート・ドレイン間の寄生容量値Ｃｇｄが、図１の横型ＭＯＳトランジスタＬＴａに較べてより低減される。従って、図１の半導体装置１０１における横型ＭＯＳトランジスタＬＴａの代わりに図５の横型ＭＯＳトランジスタＬＴｂを採用することで、前述したように、ツェナーダイオードＺＤａと共にドレインＤとゲートＧの間に接続されている容量素子Ｃａの回路への寄与をより効果的に発揮させることができる。
尚、図５の横型ＭＯＳトランジスタＬＴｂを図１の半導体装置１０１に適用するにあたっては、第２ゲート電極（ダミーゲート電極）１１ｂに０〜５Ｖ程度の正の固定電位を印加することが好ましい。また、第１ゲート電極１１ａと第２ゲート電極１１ｂを形成するにあたっては、例えば同じ半導体基板の別位置に２層ゲート構造を有するＥＰＲＯＭ（Erasable Programmable Read-Only Memory）等を形成する場合、これらの２層ゲート構造の形成工程を利用することで、製造コストの増加を抑制することができる。
図１および図２（ｂ）に示す半導体装置１０１においては、容量素子Ｃａの具体的構造を示していないが、容量素子Ｃａは、以下のように種々の構造を取り得る。例えば、図１および図２（ｂ）に示す半導体装置１０１における容量素子Ｃａを、半導体基板上に形成されたポリシリコン層間の容量で構成してもよい。また、容量素子Ｃａを、半導体基板上に形成された金属配線層間の容量で構成してもよいし、半導体基板上に形成されたポリシリコン層と金属配線層間の容量で構成してもよい。さらに、容量素子Ｃａを、半導体基板の表層部に形成された拡散層と半導体基板上に形成されたポリシリコン層または金属配線層間の容量で構成するようにしてもよいし、半導体基板に形成されたＰＮ接合の接合容量で構成するようにしてもよい。このように、半導体装置１０１の各部（形成工程）を利用して、容量素子Ｃａを構成することが可能である。これによって、容量素子Ｃａが各部の開いたスペースを利用して一つの半導体基板に一体的に構成されるため、小型の半導体装置とすることができると共に、製造工程が共通化されて安価な半導体装置とすることができる。
半導体装置１０１におけるＰ導電型拡散領域２０は、独立して形成してもよいが、例えば、Ｐ導電型拡散領域２０をベース領域７と同時形成するようにしてもよい。また、図１の半導体装置１０１においては、ソース領域８の下部に接するように、ベース領域７内に、Ｐ導電型でベース領域７より高濃度（ｐ）の付加ベース領域７ａが形成されているが、この場合には、Ｐ導電型拡散領域２０を付加ベース領域７ａと同時形成するようにしてもよい。さらに、図１の半導体装置１０１においては、ソース領域８に隣接して、ベース領域７の表層部に、Ｐ導電型でベース領域７より高濃度（ｐ＋）のコンタクト領域９が形成されているが、この場合には、Ｐ導電型拡散領域２０をコンタクト領域９と同時形成するようにしてもよい。
図１の半導体装置１０１におけるベース領域７、付加ベース領域７ａおよびコンタクト領域９は、Ｐ導電型拡散領域２０と同じＰ導電型で、一般的に不純物濃度と拡散深さが互いに異なっている。このため、必要とするツェナーダイオードＺＤａの耐圧に適したＰ導電型拡散領域２０の不純物濃度と拡散深さに合わせて、Ｐ導電型の上記各領域の形成工程の中から適宜選択して、Ｐ導電型拡散領域２０を同時形成する。これによって、上記いずれの場合においても、Ｐ導電型拡散領域２０（従ってツェナーダイオードＺＤａ）の形成に新たな工程を必要としないため、半導体装置１０１の製造コストを低減することができる。
以上のようにして、図１に示す半導体装置１０１は、高速スイッチングが可能な横型ＭＯＳトランジスタＬＴａが形成されてなる、スイッチング回路の構成に好適な半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる小型の半導体装置となっている。特に、図１に示す半導体装置１０１では、横型ＭＯＳトランジスタＬＴａとツェナーダイオードＺＤａが絶縁分離されることなく一体的に構成されるため、これらを絶縁分離された独立した素子として形成する場合に較べて、より小型の半導体装置となっている。
図６は、別の半導体装置の例で、半導体装置１０２の模式的な斜視図において、要部を部分的に断面で示した図である。尚、図６の半導体装置１０２において、図１に示した半導体装置１０１と同様の部分については、同じ符号を付した。
図６に示す半導体装置１０２においては、横型ＭＯＳトランジスタＬＴｃのゲート電極１１ｃが、Ｐ導電型拡散領域２０の少なくとも一部を覆うように、一体形成されている。これによって、半導体装置１０２においては、横型ＭＯＳトランジスタＬＴｃのドレインＤとゲートＧの間にツェナーダイオードＺＤａと共に直列接続される容量素子Ｃｂが、絶縁膜１０ａを介して、ゲート電極１１ｃとＰ導電型拡散領域２０の容量で構成された構造となっている。この場合には、横型ＭＯＳトランジスタＬＴｃとツェナーダイオードＺＤａだけでなく、容量素子Ｃｂについても一体的に構成されるため、図１の半導体装置１０１に較べて、より小型の半導体装置とすることができる。
図７は、別の半導体装置の例で、半導体装置１０３の模式的な斜視図において、要部を部分的に断面で示した図である。尚、図７の半導体装置１０３においても、図１に示した半導体装置１０１と同様の部分については、同じ符号を付した。
図７に示す半導体装置１０３においては、図１の半導体装置１０１におけるＰ導電型拡散領域２０が、２つのＰ導電型拡散領域２１，２２に分割形成されている。２つのＰ導電型拡散領域２１，２２は、それぞれ異なる不純物濃度を有していることが好ましく、この場合には、ツェナー電圧の異なる２つのツェナーダイオードＺＤｂ，ＺＤｃが構成されることとなる。また、図７の半導体装置１０３では、各Ｐ導電型拡散領域２１，２２に、それぞれ異なる容量値の容量素子Ｃｃ，Ｃｄが直列接続されている。従って、半導体装置１０７においては、横型ＭＯＳトランジスタＬＴｄのドレインＤとゲートＧの間に、直列接続されたツェナーダイオードＺＤｂと容量素子ＣｃおよびツェナーダイオードＺＤｃと容量素子Ｃｄが、並列で接続された構成となっている。
このため、図７に示す半導体装置１０３においては、図３（ａ）に示したスイッチング直後のドレイン電圧の上昇段階において、各Ｐ導電型拡散領域２１，２２に接続されている容量素子Ｃｃ，Ｃｄの回路への寄与点と寄与後のドレイン電圧の変化割合（Ｐ点とＰ点以降のドレイン電圧立ち上りの傾き変化）を、２段階で切り替え制御することができる。これによって、図７の半導体装置１０３は、図１の半導体装置１０１に較べて、高速のスイッチングとサージ電圧の抑制を両立させるに際して、より精密な制御が可能となる。
尚、Ｐ導電型拡散領域２１，２２の分割形成、および分割された各Ｐ導電型拡散領域２１，２２への容量素子Ｃｃ，Ｃｄの接続は、２つに限らず、任意の複数であってよいことは言うまでもない。また、前述したように、不純物濃度の異なるＰ導電型拡散領域２１，２２の形成には、ベース領域７、付加ベース領域７ａおよびコンタクト領域９の各形成工程の中から適宜選択して、同時形成するようにしてもよい。これによって、新たな工程を必要としないため、半導体装置１０３の製造コストを低減することができる。さらに、Ｐ導電型拡散領域２１，２２の不純物濃度は同じにして、ドレイン領域５との間隔をそれぞれ変えることによっても、ツェナーダイオードＺＤｂ，ＺＤｃのツェナー電圧（ブレークダウン電圧）を異なる値に設定可能である。
図８は、別の半導体装置１０４の要部のみを示した模式的な平面図である。
図８に示す半導体装置１０４においては、Ｐ導電型拡散領域２３，２４が、基板面内において短冊形状の付加Ｎ導電型ウエル領域６の端部に配置されている。このように、Ｐ導電型拡散領域２３，２４を短冊形状の付加Ｎ導電型ウエル領域６の端部に配置することで、Ｐ導電型拡散領域２３，２４への配線が容易となる。
図９は、別の半導体装置１０５の要部のみを示した模式的な断面図である。尚、図９の半導体装置１０５においても、図１に示した半導体装置１０１と同様の部分については、同じ符号を付した。
図９に示す半導体装置１０５では、付加Ｎ導電型ウエル領域６の表層部にトレンチｔが形成され、図に現れていないドレイン領域５から離間するように、トレンチｔの側壁および底面周りに、Ｐ導電型拡散領域２５が形成されている。これによって、半導体装置１０５では、ツェナーダイオードＺＤｄが、前記付加第１導電型ウエル領域と前記第２導電型拡散領域の界面をＰＮ接合面とするツェナーダイオードとして構成されている。また、ゲート電極１１ｄが、絶縁膜１０ｂを介して、トレンチｔを埋め込むように一体形成されている。これによって、半導体装置１０５では、容量素子Ｃｅが、ゲート電極１１ｄとＰ導電型拡散領域２５間の容量で構成されている。
図９の半導体装置１０５についても、図６の半導体装置１０２と同様に、図に現れていない横型ＭＯＳトランジスタ、ツェナーダイオードＺＤｄおよび容量素子Ｃｅが一体的に構成されるため、図１の半導体装置１０１に較べて、より小型の半導体装置とすることができる。また、図９の半導体装置１０５においてトレンチｔを用いて構成される容量素子Ｃｅは、図６の半導体装置１０２における容量素子Ｃｂに較べて、大きな容量値を持たせることが可能である。
以上示のように、上記した半導体装置１０１〜１０５は、いずれも、高速スイッチングが可能な横型ＭＯＳトランジスタ素子が形成されてなる半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる、小型で安価な半導体装置となっている。従って、上記した半導体装置１０１〜１０５は、スイッチング回路の構成に好適である。
尚、上記した半導体装置１０１〜１０５におけるＮチャネル横型ＭＯＳトランジスタは、ソース領域８とドレイン領域５がＮ導電型であり、電子をキャリアとする高速のＮチャネル横型ＭＯＳトランジスタとなっていた。しかしながら、本発明の半導体装置はこれに限らず、上記した半導体装置１０１〜１０５における各部の導電型を全て逆転した、ホールをキャリアとするＰチャネル横型ＭＯＳトランジスタを備える半導体装置であってもよい。
また、上記した半導体装置１０１〜１０３では、いずれも、埋め込み酸化膜３を有するＳＯＩ構造の半導体基板が用いられ、横型ＭＯＳトランジスタＬＴａ，ＬＴｃ，ＬＴｄとツェナーダイオードＺＤａ〜ＺＤｃが、互いに絶縁分離されることなく、一体的に形成されていた。これによって、半導体装置１０１〜１０３の小型化が可能となっていた。しかしながら、本発明の半導体装置はこれに限らず、横型ＭＯＳトランジスタとツェナーダイオード（および容量素子）を、埋め込み酸化膜に達する絶縁分離トレンチにより互いに絶縁分離して、半導体基板の別位置に形成するようにしてもよい。この場合、ＳＯＩ構造の半導体基板を用いているため、横型ＭＯＳトランジスタの設計とツェナーダイオードの設計を独立して行うことができ、半導体装置の設計が容易となる。尚、上記した半導体装置１０１〜１０３ではＳＯＩ構造の半導体基板を用いているが、本発明の半導体装置はこれに限らず、任意の半導体基板を用いて形成することも可能である。
本発明の半導体装置の一例で、半導体装置１０１の模式的な斜視図において、要部を部分的に断面で示した図である。 （ａ）は、半導体装置１０１の特性のシミュレーションに用いた、スイッチング回路Ｋ２の回路図である。（ｂ）は、半導体装置１０１のシミュレーションにおいてパラメータとした、Ｐ導電型拡散領域２０の短冊長さＬ１とドレイン領域５の短冊長さＬ２を示す図である。 （ａ），（ｂ）は、半導体装置１０１の特性に関するシミュレーション結果の一例で、それぞれ、Ｌ１／Ｌ２が１／１００と１の各場合について、スイッチング直後のドレイン電圧の経時変化をシミュレートした結果である。 スイッチング直後におけるドレイン電圧の立ち上りの初期傾き（ｄＶ／ｄｔ）とＬ１／Ｌ２の関係をまとめた図である。 ゲート・ドレイン間の寄生容量値Ｃｇｄが小さな横型ＭＯＳトランジスタの一例で、横型ＭＯＳトランジスタＬＴｂの断面を不純物の濃度分布と共に示した図である。 別の半導体装置の例で、半導体装置１０２の模式的な斜視図において、要部を部分的に断面で示した図である。 別の半導体装置の例で、半導体装置１０３の模式的な斜視図において、要部を部分的に断面で示した図である。 別の半導体装置１０４の要部のみを示した模式的な平面図である。 別の半導体装置１０５の要部のみを示した模式的な断面図である。 特許文献１に開示ざれた半導体装置で、半導体装置１００の模式的な断面図である。 特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。 新規なスイッチング回路Ｋ１の回路図である。
符号の説明
９０，１００，１０１〜１０５ 半導体装置
ＬＴａ〜ＬＴｄ 横型ＭＯＳトランジスタ
ＺＤａ〜ＺＤｄ ツェナーダイオード
Ｃａ〜Ｃｅ 容量素子
１ 半導体層
３ 埋め込み酸化膜
５ ドレイン領域
６ 付加Ｎ導電型ウエル領域
７ ベース領域
７ａ 付加ベース領域
８ ソース領域
９ コンタクト領域
１０ ゲート絶縁膜
１０ａ，１０ｂ 絶縁膜
１１，１１ｃ，１１ｄ ゲート電極
１１ａ 第１ゲート電極
１１ｂ 第２ゲート電極
２０〜２５ Ｐ導電型拡散領域
ｔ トレンチ
Ｋ１，Ｋ２ スイッチング回路

Claims (19)

  1. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記第２導電型拡散領域が、前記ベース領域と同時形成されてなることを特徴とする半導体装置。
  2. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記ソース領域の下部に接するように、前記ベース領域内に、第２導電型で当該ベース領域より高濃度の付加ベース領域が形成され、
    前記第２導電型拡散領域が、前記付加ベース領域と同時形成されてなることを特徴とする半導体装置。
  3. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記ソース領域に隣接して、前記ベース領域の表層部に、第２導電型で当該ベース領域より高濃度のコンタクト領域が形成され、
    前記第２導電型拡散領域が、前記コンタクト領域と同時形成されてなることを特徴とする半導体装置。
  4. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    基板面内において、
    前記ソース領域、付加第１導電型ウエル領域、第２導電型拡散領域およびドレイン領域が、短冊形状に形成され、
    前記第２導電型拡散領域および前記ドレイン領域が、同じ短冊幅Ｗを有してなり、
    前記第２導電型拡散領域および前記ドレイン領域の短冊長さをそれぞれＬ１，Ｌ２として、Ｌ１／Ｌ２≦１／５に設定されてなり、
    前記第２導電型拡散領域と前記ドレイン領域の短冊長さ方向が、それぞれ、前記ソース領域の短冊長さ方向と平行になるように、所定間隔を開けて並んで配置されてなることを特徴とする半導体装置。
  5. 前記第２導電型拡散領域が、前記短冊形状の付加第１導電型ウエル領域の端部に配置されてなることを特徴とする請求項４に記載半導体装置。
  6. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記第２導電型拡散領域が、複数の領域に分割形成されてなることを特徴とする半導体装置。
  7. 前記複数の領域が、それぞれ異なる不純物濃度を有してなり、
    前記複数の各領域に、それぞれ異なる容量値の前記容量素子が直列接続されてなることを特徴とする請求項６に記載の半導体装置。
  8. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部に、前記ドレイン領域から離間するように第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記第２導電型拡散領域と前記付加第１導電型ウエル領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記ゲート電極が、前記第２導電型拡散領域の少なくとも一部を覆うように、一体形成されてなり、
    前記容量素子が、前記ゲート電極と前記第２導電型拡散領域間の容量で構成されてなることを特徴とする半導体装置。
  9. 前記ゲート電極が、
    前記ソース領域から前記半導体層に至る領域を覆う第１ゲート電極と、前記半導体層から前記付加第１導電型ウエル領域に至る領域を覆う第２ゲート電極とからなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 半導体基板の表層部に、横型ＭＯＳトランジスタ、ツェナーダイオードおよび容量素子が形成されてなる半導体装置であって、
    前記ツェナーダイオードと前記容量素子が、前記横型ＭＯＳトランジスタのドレインとゲートの間に直列接続されてなる半導体装置において、
    前記横型ＭＯＳトランジスタが、
    第１導電型の半導体層を有した前記半導体基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型で当該半導体層よりも高濃度の付加第１導電型ウエル領域と、前記付加第１導電型ウエル領域の表層部に形成された第１導電型で当該付加第１導電型ウエル領域より高濃度であるドレイン領域と、前記ソース領域と前記付加第１導電型ウエル領域の間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えてなり、
    前記付加第１導電型ウエル領域の表層部にトレンチが形成され、前記ドレイン領域から離間するように前記トレンチの側壁および底面周りに第２導電型拡散領域が形成され、
    前記ツェナーダイオードが、前記付加第１導電型ウエル領域と前記第２導電型拡散領域の界面をＰＮ接合面とするツェナーダイオードとして構成されてなり、
    前記ゲート電極が、絶縁膜を介して、前記トレンチを埋め込むように一体形成されてなり、
    前記容量素子が、前記ゲート電極と前記第２導電型拡散領域間の容量で構成されてなることを特徴とする半導体装置。
  11. 前記第１導電型が、Ｎ導電型であり、前記第２導電型が、Ｐ導電型であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記半導体基板が、埋め込み酸化膜を有するＳＯＩ構造の半導体基板であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 前記容量素子が、前記半導体基板上に形成されたポリシリコン層間の容量で構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  14. 前記容量素子が、前記半導体基板上に形成された金属配線層間の容量で構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  15. 前記容量素子が、前記半導体基板上に形成されたポリシリコン層と金属配線層間の容量で構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  16. 前記容量素子が、前記半導体基板の表層部に形成された拡散層と半導体基板上に形成されたポリシリコン層または金属配線層間の容量で構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  17. 前記容量素子が、前記半導体基板に形成されたＰＮ接合の接合容量で構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  18. 前記容量素子の容量値が、前記横型ＭＯＳトランジスタにおけるゲート・ドレイン間の寄生容量値の１／２より大きいことを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置。
  19. 前記半導体基板が、埋め込み酸化膜を有するＳＯＩ構造の半導体基板であり、
    前記横型ＭＯＳトランジスタおよび前記ツェナーダイオードが、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至１８のいずれか一項に記載の半導体装置。
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