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CN109564876A - 半导体装置 - Google Patents

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CN109564876A
CN109564876A CN201680088287.5A CN201680088287A CN109564876A CN 109564876 A CN109564876 A CN 109564876A CN 201680088287 A CN201680088287 A CN 201680088287A CN 109564876 A CN109564876 A CN 109564876A
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source
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Abstract

本发明提供一种半导体装置，其具备：栅电极槽，其以与漂移区域、阱区域及源极区域都接触的方式形成；栅电极，其经由绝缘膜而形成于栅电极槽的表面；源电极槽，其与栅电极槽接触；源电极，其与源极区域电连接；栅极配线，其与源电极电绝缘，且以与栅电极接触的方式形成在源电极槽内。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1公开有形成沟道的基层、发射层及集电层都形成于漂移层的表层部而成的半导体装置。该半导体装置通过在漂移层的背面设有绝缘膜，且形成于沟槽的栅电极到达绝缘膜来降低沟槽端部的电场集中，提高耐压性。
专利文献1：(日本)特开2013－183071号公报
但是，专利文献1记载的半导体装置因为与栅电极连接的栅极配线形成于漂移层的表面侧，且位于形成沟道的基层附近，所以沟道会影响到栅极配线的电位，阈值电压有可能发生波动。
发明内容
鉴于上述问题点，本发明的目的在于提供一种能够降低阈值电压的波动的半导体装置。
本发明一方面的半导体装置具备：栅电极槽，其以与漂移区域、阱区域及源极区域接触的方式形成；栅电极，其经由绝缘膜而形成于栅电极槽的表面；源电极槽，其与栅电极槽接触；源电极，其与源极区域电连接；栅极配线，其与源电极电绝缘，以与栅电极接触的方式形成于源电极槽内。
根据本发明一方面，能够提供可降低阈值电压的波动的半导体装置。
附图说明
图1是对本发明第一实施方式的半导体装置进行说明的立体图；
图2是对本发明第一实施方式的半导体装置进行说明的立体图；
图3是对本发明第一实施方式的半导体装置进行说明的立体图；
图4是从图3的A－A方向看到的剖视图；
图5是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图6是从图5的B－B方向看到的剖视图；
图7是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图8是从图7的B－B方向看到的剖视图；
图9是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图10是从图9的B－B方向看到的剖视图；
图11是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图12是从图11的B－B方向看到的剖视图；
图13是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图14是从图13的B－B方向看到的剖视图；
图15是对本发明第一实施方式的半导体装置的制造方法进行说明的俯视图；
图16是从图15的B－B方向看到的剖视图；
图17是对本发明第二实施方式的半导体装置进行说明的剖视图；
图18是对本发明第二实施方式的变形例的半导体装置进行说明的剖视图；
图19是对本发明第三实施方式的半导体装置进行说明的剖视图；
图20是对本发明第四实施方式的半导体装置进行说明的剖视图。
标记说明
1：基板
2：漂移区域
3：阱区域
4：源电极槽
5：源极区域
6：源电极
7：栅电极槽
8：栅极绝缘膜
9：栅电极
10：栅极配线
11：氧化硅膜
12：漏极区域
13：漏电极
14：层间绝缘膜
15：源极配线
16：漏极配线
具体实施方式
以下，参照附图对本发明第一～第四实施方式进行说明。在附图的记载中，对同一或类似的部分标注同一或类似的符号并省略重复的说明。其中，附图全都是示意性的附图，各尺寸的关系及比率等有时与实际不同。另外，在附图彼此之间，也包含彼此的尺寸关系及比率不同的部分。另外，以下所示的实施方式只不过是示例用于将本发明的技术思想具体化的装置及方法而已，本发明的技术思想并未将构成零件的材质、形状、构造、配置等限定在下述的实施方式中。
另外，在以下的实施方式中，“第一导电型”和“第二导电型”是彼此相反的导电型。即，如果第一导电型为n型，则第二导电型为p型，如果第一导电型为p型，则第二导电型为n型。在以下的说明中，对第一导电型为n型、第二导电型为p型的情况进行说明，但也可以是第一导电型为p型、第二导电型为n型。在将n型和p型互换的情况下，施加电压的极性也要反转过来。
(第一实施方式)
图1是示意地表示本发明第一实施方式的半导体装置的构成的立体图。在第一实施方式中，以具有金属氧化膜半导体场效应晶体管(MOSFET)作为多个半导体元件的半导体装置为例进行说明。半导体元件在平面的两个轴向(X轴方向及Z轴方向)上还可分别排列多个。此外，在图1中，为了便于理解，电极的一部分及配线都省略了图示。
如图1所示，第一实施方式的半导体装置具备：基板1、漂移区域2、阱区域3、源电极槽4、源极区域5、源电极6、栅电极槽7、栅极绝缘膜8、栅电极9、栅极配线10、氧化硅膜11、漏极区域12、漏电极13。
基板1例如是由半绝缘体或绝缘体构成的平板。这里，绝缘体是指薄层电阻为数kΩ/□以上的材料，半绝缘体是指薄层电阻为数十Ω/□以上的材料。作为成为基板1的材料的绝缘体，例如可采用多型4H碳化硅(SiC)。为了确保半导体装置的机械强度，基板1具有例如数十μm～数百μm程度的厚度。
漂移区域2是形成于基板1的单侧的主面(以下称为“第一主面”)的n－型区域。漂移区域2的杂质浓度比基板1高，例如为1×1014cm－3～1×1018cm－3程度。漂移区域2由与基板1相同的材料形成。例如，在基板1由多型4H的SiC构成的情况下，漂移区域2是由多型4H的SiC构成的外延生长层。漂移区域2例如具有数μm～数十μm程度的厚度。
源电极槽4是从漂移区域2的与基板1接触的主面(以下称为“第一主面”)的相反侧的主面(以下称为“第二主面”)沿相对于漂移区域2的第二主面垂直的方向(y轴方向)形成到基板1内的槽。即，源电极槽4的深度比漂移区域2的厚度大。源电极槽4的尺寸基于半导体装置的集成度、工艺上的精度等设计条件而确定。源电极槽4的宽度例如为2μm。源电极槽4沿相对于漂移区域2的第二主面平行的一个方向(z轴方向)延伸。
阱区域3是与源电极槽4的侧面接触，且至少一部分形成于漂移区域2内的p型区域。阱区域3从漂移区域2的第二主面起，沿着相对于漂移区域2的第二主面垂直的方向(y轴方向)而形成到基板1内。阱区域3的深度比源电极槽4的深度小。阱区域3沿着源电极槽4的延伸方向(z轴方向)延伸。阱区域3的杂质浓度例如为1×1015cm－3～1×1019cm－3程度。
源极区域5是与源电极槽4的侧面接触，且形成于阱区域3内的n+型区域。源极区域5从漂移区域2的第二主面起，沿着相对于漂移区域2的第二主面垂直的方向(y轴方向)而形成到基板1内。源极区域5的深度比阱区域3的深度小。源极区域5沿着源电极槽4的延伸方向(z轴方向)延伸。源极区域5的杂质浓度比漂移区域2高，例如为1×1018cm－3～1×1021cm－3程度。
源电极6与源极区域5电连接。源电极6通过形成于源电极槽4内，与源极区域5进行欧姆连接。源极区域5及阱区域3与源电极6取同电位。作为源电极6的材料，例如可使用含有硅化镍(NiSi)、钛(Ti)或钼(Mo)等金属材料的导体。源电极6也可以具有由与源极区域5欧姆连接的金属材料和铝(Al)、铜(Cu)、金(Au)、镍(Ni)、银(Ag)等金属材料层叠而成的多层构造。
栅电极槽7是从漂移区域2的第二主面沿相对于漂移区域2的第二主面垂直的方向(y轴方向)形成到基板1内的槽。栅电极槽7在与漂移区域2的第二主面平行且与源电极槽4的延伸方向正交的方向(x轴方向)上，以与源电极槽4、漂移区域2、阱区域3及源极区域5接触的方式延伸。栅电极槽7贯通阱区域3及源极区域5。栅电极槽7的深度与源电极槽4的深度相等。栅电极槽7在与漂移区域2的第二主面平行且与延伸方向正交的方向(z轴方向)上排列多个。
栅极绝缘膜8形成于栅电极槽7的表面。栅极绝缘膜8的材料例如为氧化硅(SiO2)等绝缘体。栅电极9形成于栅极绝缘膜8的表面。即，栅电极9以经由栅极绝缘膜8与栅电极槽7的表面接触的方式形成。栅电极9的材料例如为多晶硅。栅电极9在表面被栅极绝缘膜8包覆的状态下配置于栅电极槽7内。栅电极9在漂移区域2的第二主面的栅电极槽7的开口部，也被栅极绝缘膜8包覆。
栅极配线10与源电极6电绝缘，以与栅电极9接触的方式形成于源电极6内。栅极配线10在表面形成有绝缘膜即氧化硅膜11的状态下，位于源电极槽4的下部。氧化硅膜11使栅极配线10和源电极6相互绝缘。源电极槽4内的栅极配线10及氧化硅膜11以外的空间用源电极6来填充。在栅极配线10的表面，与栅电极9接触的区域未形成有氧化硅膜11。同样，在栅电极9的表面，与栅极配线10接触的区域未形成有栅极绝缘膜8。
漏极区域12是在漂移区域2内远离阱区域3而形成的n+型区域。漏极区域12从漂移区域2的第二主面起，沿着相对于漂移区域2的第二主面垂直的方向(y轴方向)而形成。漏极区域12的深度比漂移区域2的厚度小。漏极区域12沿着源电极槽4的延伸方向(z轴方向)延伸。漏极区域12为与漂移区域2相同的导电型。漏极区域12的杂质浓度比漂移区域2高，且与源极区域5同程度，例如为1×1018cm－3～1×1021cm－3程度。
漏电极13与漏极区域12电连接。漏电极13形成于漂移区域2的第二主面，与在第二主面上露出的漏极区域13接触。漏电极13例如可由与源电极6同样的材料构成。
图2是对第一实施方式的半导体装置的、在图1中省略了图示的构成进行说明的图。如图2所示，第一实施方式的半导体装置还具备层间绝缘膜14、源极配线15、漏极配线16。
层间绝缘膜14形成于漂移区域2的第二主面。层间绝缘膜14由含有氧化硅(SiO2)、氮化硅(Si3N4)等陶瓷材料的绝缘体构成。层间绝缘膜14具有分别从层间绝缘膜14的一面贯通到另一面的槽21及槽22。槽21在源电极槽4的上方沿源电极槽4的延伸方向延伸。图1中省略了图示的源电极6的上部插入槽21内。源电极6在漂移区域2的第二主面与源极区域5及阱区域3接触，且离开漂移区域2而形成。槽22在漏极区域12的上方沿漏极区域12的延伸方向延伸。漏电极13插入槽22内。
源极配线15以将在槽21内露出的源电极6包覆的方式形成于层间绝缘膜14的上表面。层间绝缘膜14的上表面是与漂移区域2的第二主面相反侧的主面，相对于漂移区域2的第二主面平行。源极配线15沿槽21的延伸方向延伸。漏极配线16以将在槽22内露出的漏电极13包覆的方式形成于层间绝缘膜14的上表面。漏极配线16沿槽22的延伸方向延伸。源极配线15及漏极配线16相互分离且平行地形成。
图3是对第一实施方式的半导体装置中的、与栅电极9及栅极配线10的电位连接的构成之一例进行说明的图。图4是从图3的A－A方向看到的剖视图。图3及图4是有选择地表示第一实施方式的半导体装置中的与图1或图2所示的范围不同的范围即z轴方向的一部分的图。
第一实施方式的半导体装置还具备形成于层间绝缘膜14上的局部的栅极焊盘17。如图4所示，层间绝缘膜14具有形成于多个栅电极9中的至少一个栅电极9的上方的贯通孔23。形成在位于贯通孔23的下方的栅电极9的上表面的栅极绝缘膜8在对应于贯通孔23的范围被去除。栅极焊盘17经由贯通孔23与下方的栅电极9和栅极配线10电连接。因为多个栅电极9与所有栅极配线10都电连接，所以通过调节栅极焊盘17的电位，能够调节所有栅电极9的电位。
接着，参照图5～图16对第一实施方式的半导体装置的制造方法之一例进行说明。
首先，如图5及图6所示，准备在上表面(第一主面)形成有漂移区域2的基板1。基板1是由非掺杂的SiC构成的绝缘性基板。漂移区域2是通过外延生长而形成于基板1的n－型区域。
接着，如图7及图8所示，在漂移区域2的上表面(第二主面)形成掩模件18。通过化学气相沉积法(CVD)法，在漂移区域2的上表面堆积SiO2而形成氧化硅膜，通过将氧化硅膜进行图案化而形成掩模件18。氧化硅膜通过光刻法及干式蚀刻法而图案化。即，在氧化硅膜的上表面涂敷抗蚀剂，仅有选择地将形成源电极槽4及栅电极槽7的预定区域去除。通过以残留的抗蚀剂为掩模的反应性离子蚀刻(RIE)等干式蚀刻法，将氧化硅膜进行图案化，由此形成用于形成源电极槽4及栅电极槽7的掩模件18。此外，不需要的抗蚀剂通过氧等离子体或硫酸等而被适当去除。其后，通过以掩模件18为掩模的干式蚀刻法，形成源电极槽4及栅电极槽7。
接着，如图9及图10所示，形成p型阱区域3和n+型源极区域5及漏极区域12。通过光刻法，在基板1及漂移区域2的露出的表面涂布抗蚀剂，将与源电极槽4对应的区域去除。以残留的抗蚀剂为掩模，通过离子注入法，将硼(B)等p型杂质沿与栅电极槽7的延伸方向正交(与x－y平面平行)且相对于漂移区域2的第二主面具有规定角度的方向注入。规定角度例如为10°～20°。
然后，通过光刻法，在掩模件18上涂布抗蚀剂，仅将与形成漏极区域12的预定区域对应的区域有选择地去除。以残留的抗蚀剂为掩模，通过干式蚀刻法，将掩模件18进行图案化。以图案化后的掩模件18及硼的注入所使用的抗蚀剂为掩模，通过离子注入法，将n型杂质沿规定方向注入。n型杂质例如为磷(P)，注入方向与p型杂质的注入方向同样。其中，n型杂质的注入能量比p型杂质的注入能量小，以使源极区域5形成于阱区域3内。
其后，通过湿式蚀刻法，将掩模件18全部去除。另外，通过热处理(退火处理)，使离子注入后的杂质活性化。通过活性化而形成阱区域3、源极区域5及漏极区域12。另外，通过热氧化法，在露出的全部表面形成薄氧化硅膜20。氧化硅膜20的厚度例如为数十nm程度。
接着，如图11及图12所示，通过CVD法，在源电极槽4及栅电极槽7堆积栅电极9及栅极配线10的材料即多晶硅19。在通过CVD法而堆积多晶硅的情况下，不管面的朝向如何，多晶硅层都从露出的表面开始生长。因此，如果源电极槽4及栅电极槽7的宽度分别为2μm，则通过将要堆积的厚度设为1μm，源电极槽4及栅电极槽7由多晶硅19来填充。其后，通过干式蚀刻法，将多晶硅19蚀刻1μm，由此将堆积于源电极槽4及栅电极槽7内的多晶硅19残留，可将在比漂移区域2的第二主面更靠上方堆积的多晶硅19有选择地去除。
其后，通过光刻法，在氧化硅膜20及多晶硅19的上表面涂布抗蚀剂，仅有选择地去除源电极槽4的区域。以残留的抗蚀剂为掩模，通过干式蚀刻法，将堆积于源电极槽4内的多晶硅19以从底面起残留数μm的区域的方式去除。残留于源电极槽4的底部的多晶硅19作为栅极配线10发挥功能。另外，通过牺牲氧化法，将形成于源电极槽4的侧面的氧化硅膜20去除。
接着，如图13及图14所示，形成将栅电极9的表面包覆的栅极绝缘膜8及将栅极配线10包覆的氧化硅膜11。通过热氧化法，在露出的全部表面形成氧化硅膜。此时，由于多晶硅的氧化速度比SiC大，故而在栅电极9及栅极配线10的表面形成比由SiC构成的另一面还热的氧化硅膜。通过湿式蚀刻法，仅将在SiC构成的面形成的氧化硅膜全部去除，且在形成于多晶硅19的表面的氧化硅膜被残留那样的处理时间内，将氧化硅膜有选择地去除。由此，在栅电极9的表面形成栅极绝缘膜8，且在栅极配线10的表面形成氧化硅膜11。
接着，如图15及图16所示，形成源电极6、源极配线15、漏电极13及漏极配线16。通过溅射法，在源电极槽4内及漂移区域2的第二主面堆积源电极6及漏电极13的材料即金属材料。通过光刻法，在金属材料的表面涂布抗蚀剂，将比漂移区域2的第二主面更靠上方的区域内的、形成源电极6及漏电极13的预定区域以外的区域的抗蚀剂有选择地去除。以残留的抗蚀剂为掩模，通过溅射蚀刻法，将位于漂移区域2的第二主面的金属材料有选择地去除，由此形成源电极6及漏电极13。
其后，通过CVD法，在漂移区域2的第二主面及残留的金属材料的上表面堆积SiO2而形成层间绝缘膜14。通过光刻法，在层间绝缘膜14的上表面涂布抗蚀剂，将源电极6及漏电极13的区域有选择地去除。以残留的抗蚀剂为掩模，通过干式蚀刻法，将层间绝缘膜14进行图案化。由此，源电极6要插入的槽21及漏电极13要插入的槽22各自的上端开口。
进而，通过溅射法堆积源极配线15及漏极配线16的材料即金属材料。通过光刻法，在金属材料的上表面涂布抗蚀剂，将形成源极配线15及漏极配线16的预定区域以外的区域的抗蚀剂有选择地去除。以残留的抗蚀剂为掩模，通过溅射蚀刻法，将金属材料有选择地去除，由此形成源极配线15及漏极配线16。经过以上工序，完成图2所示的半导体装置。
此外，在图1所示例中，栅电极9的一部分进入源电极槽4内，但通过对将堆积于源电极槽4的多晶硅19蚀刻时的掩模图案进行调节，栅电极9可变更形状。
接着，对第一实施方式的半导体装置的基本动作进行说明。
第一实施方式的半导体装置通过在以源电极6的电位为基准而对漏电极13施加有正电位的状态下控制栅电极9的电位，作为晶体管发挥功能。即，当将栅电极9与源电极6间的电压制成了规定的阈值以上时，在位于栅电极9侧面的阱区域3形成成为沟道的反转层而成为接通状态，电流从漏电极13流向源电极6。具体地，电子从源电极6流到源极区域5，然后从源极区域5经由沟道而流入漂移区域2内。电子进一步从漂移区域2流到漏极区域12，最后流到漏电极13。
另一方面，当将栅电极9与源电极6间的电压设为规定的阈值以下时，阱区域3的反转层消失而成为断开状态，漏电极13及源电极6间的电流被截止。此时，会对漏极－源极间施加数百V～数千V的高电压。
通常，与栅电极连接的栅极配线配置在阱区域附近。在这种情况下，栅极配线的电位会影响反转层的形成，有可能导致阈值波动。因为当阈值波动时，会产生误接通等意外的动作，所以装置的可靠性有可能下降。
根据第一实施方式的半导体装置，由于栅极配线10形成在源电极槽4内，所以位于离开阱区域3的部位。因此，形成于阱区域3的沟道受栅极配线10的影响降低，能够降低阈值的波动。
另外，根据第一实施方式的半导体装置，由于栅电极9与形成于源电极槽4内的栅极配线10接触，所以在栅电极9的上表面侧，不需要金属配线及接触孔。因此，能够削减栅电极9的宽度，能够提高半导体装置的集成度。由此，能够增大栅电极9的数量，所以能够增大沟道宽度，且能够降低接通电阻。
另外，根据第一实施方式的半导体装置，由于栅极配线10形成于源电极槽4内，故而不会限制形成于层间绝缘膜14的上表面的源极配线15及漏极配线16的宽度。因此，能够抑制由源极配线15及漏极配线16的电阻的增大引起的接通电阻及开关损耗的变差。
根据第一实施方式的半导体装置，由于栅极配线10经由氧化硅膜11与基板1接触，故而能够从漂移区域2形成到基板1内。因此，能够增大栅极配线10的截面面积，能够降低栅极配线10的电阻及开关损耗。
另外，根据第一实施方式的半导体装置，由于源极配线15及漏极配线16分别形成于层间绝缘膜14的上表面，与将两配线设为多层构造的情况相比，能够提高平坦性。因而，能够避免由配线间的绝缘膜的局部电场集中引起的耐压性变差。
另外，根据第一实施方式的半导体装置，因为基板1由绝缘体或半绝缘体构成，所以在阱区域3、栅电极9及栅极配线10中的至少任一个的端部位于基板1内的情况下，能够降低端部的电场集中。因而，能够提高耐压性。
另外，根据第一实施方式的半导体装置，因为栅电极9及栅极配线10彼此由相同的材料构成，所以能够通过同一工序来形成，进而，不需要用于使彼此电连接的工序。因而，能够降低制造工时数，能够降低制造成本。另外，能够避免产生栅电极9和栅极配线10的界面上的电阻。
另外，根据第一实施方式的半导体装置，由多晶硅构成的栅极配线10通过形成于表面的氧化硅膜11而与源电极6绝缘。因而，通过热氧化法，能够有准备地形成包覆栅极配线10的氧化硅膜11。进而，因为漂移区域2由氧化速度比SiO2慢的SiC等材料构成，所以通过各向同性蚀刻法，能够在栅极配线10的表面有选择地形成氧化硅膜11。因而，与使用由氮化硅等不氧化的材料形成的掩模在栅极配线10有选择地形成氧化膜的情况相比，能够降低制造工时数，能够降低制造成本。
另外，根据第一实施方式的半导体装置，因为漂移区域2由SiC等宽带隙半导体构成，能够提高绝缘破坏强度。因此，即使漏电极13与源电极6之间狭窄且产生陡峭的电场分布，也能够确保耐压性，同时能够提高集成度。
另外，根据第一实施方式的半导体装置，因为栅极配线10以离开漂移区域2的方式形成，能够抑制栅极－漏极间的容量增加。因为假使在栅极配线形成于漂移区域附近的情况下，漂移区域的电位与漏电极大致相等，所以会导致栅极－漏极间的容量增加。另一方面，在第一实施方式的半导体装置中，因为可抑制栅极－漏极间的容量增加，所以能够降低开关损耗。
另外，根据第一实施方式的半导体装置，因为基板1和漂移区域2彼此由相同的材料形成，所以能够降低因应力而产生翘曲的可能性，能够提高元件的可靠性。
(第二实施方式)
图17是对本发明第二实施方式的半导体装置进行说明的剖视图。此外，图17是用穿过栅电极9的x－y平面剖切第二实施方式的半导体装置所得的剖视图。第二实施方式的半导体装置在源电极槽4形成得比栅电极槽7深方面等，与上述的第一实施方式不同。在第二实施方式中未说明的结构、作用及效果实质上与第一实施方式同样，所以省略重复的说明。
在第二实施方式中，由于源电极槽4的深度比漂移区域2的厚度小，所以源电极槽4不与基板1接触。另外，栅电极槽7的深度比源电极槽4的深度浅。
形成源电极槽4及栅电极槽7时的掩模通过干式蚀刻法而变薄，导致强度下降。在第二实施方式的半导体装置中，源电极槽4及栅电极槽7的深度比漂移区域2的厚度小。因此，在制造工序中，形成源电极槽4及栅电极槽7时的成为掩模的氧化硅膜能够比第一实施方式的掩模件18薄。此外，在挖槽的干式蚀刻法中，通过将源电极槽4的宽度设计为比栅电极槽7的宽度大，能够将源电极槽4形成得比栅电极槽7深。
根据第二实施方式的半导体装置，由于源电极槽4形成得比栅电极槽7深，故而能够更深地形成栅极配线10，能够增大栅极配线10的截面面积。因而，能够降低栅极配线10的电阻，并且能够降低开关损耗。
另外，根据第二实施方式的半导体装置，由于栅电极槽7形成得比漂移区域2的厚度浅，故而在阱区域3的、栅电极槽7的底面侧也形成沟道。因而，能够增大沟道宽度，降低接通电阻。
(变形例)
图18是对本发明第二实施方式的变形例的半导体装置进行说明的剖视图。第二实施方式的变形例的半导体装置在源电极槽4的底部位于基板1内这方面与上述的第二实施方式不同。在第二实施方式的变形例中未说明的结构、作用及效果实质上与上述第二实施方式同样，省略重复的说明。
在第二实施方式的变形例中，源电极槽4以比栅电极槽7深且与基板1接触的方式形成。在源电极槽4的底部，栅极配线10经由氧化硅膜11与基板1接触。即，栅极配线10的端部位于基板1内。在此，端部是指与漂移区域2的第二主面垂直的面和与漂移区域2的第二主面相对的端面相交的部分。此外，在制造工序中，通过使形成源电极槽4及栅电极槽7时的成为掩模的氧化硅膜比第一实施方式的掩模件18厚，能够加深槽的深度。另外，通过调节源电极槽4及栅电极槽7的宽度之比，能够调节源电极槽4及栅电极槽7的深度之比。
根据第二实施方式的变形例的半导体装置，由于源电极槽4形成得比漂移区域2的厚度深，故而能够更深地形成栅极配线10，能够增大栅极配线10的截面面积。因而，能够降低栅极配线10的电阻，降低开关损耗。
另外，根据第二实施方式的变形例的半导体装置，由于源电极槽4的底部接触基板1，故而能够降低源电极槽4的端部的电场集中，能够提高耐压性。
(第三实施方式)
图19是对本发明第三实施方式的半导体装置进行说明的剖视图。第三实施方式的半导体装置在栅电极槽7的底部与基板1接触这方面与第二实施方式不同。在第三实施方式中未说明的结构、作用及效果实质上与第一及第二实施方式同样，省略重复的说明。
在第三实施方式中，源电极槽4比栅电极槽7深，源电极槽4及栅电极槽7与基板1接触而形成。在源电极槽4的底部，栅极配线10经由氧化硅膜11与基板1接触。栅电极9经由栅极绝缘膜8与基板1接触。在制造工序中，通过使形成源电极槽4及栅电极槽7时的成为掩模的氧化硅膜比第二实施方式的掩模厚，能够加深槽的深度。另外，通过调节源电极槽4及栅电极槽7的宽度之比，能够调节源电极槽4及栅电极槽7的深度之比。
根据第三实施方式的半导体装置，由于栅电极槽7的端部与基板1接触，故而能够降低栅电极槽7的端部的电场集中，能够抑制栅极绝缘膜8的绝缘破坏，提高耐压性。
(第四实施方式)
图20是对本发明第四实施方式的半导体装置进行说明的剖视图。第四实施方式的半导体装置在具备形成漏电极13的漏电极槽25这方面等与第一至第三实施方式不同。在第四实施方式中未说明的结构、作用及效果实质上与第一至第三实施方式同样，省略重复的说明。
漏电极槽25在阱区域3和漂移区域2内以离开阱区域3的方式形成。漏电极槽25从漂移区域2的第二主面起，沿相对于漂移区域2的第二主面垂直的方向(y轴方向)而形成到基板1内。漏极区域12与漏电极槽25的侧面接触。在第四实施方式中，漏极区域12从漂移区域2的第二主面起，沿相对于漂移区域2的第二主面垂直的方向(y轴方向)而形成到基板1内。漏电极槽25的深度比漏极区域12的深度深。
在第一实施方式的半导体装置的制造方法中，漏电极槽25可通过也在形成漏电极槽25的预定区域有选择地去除成为掩模件18的氧化硅膜来形成。以该掩模件18为掩模，通过干式蚀刻法，能够同时形成源电极槽4、栅电极槽7及漏电极槽25。
另外，通过形成漏电极槽25，不需要在漏极区域12的制造工序中，以比第一实施方式高的注入能量注入杂质，能够将漏极区域12形成到较深的位置。
根据第四实施方式的半导体装置，因为漏电极槽25形成得比漂移区域2深，故而能够降低漂移区域2的深度方向(y轴方向)的电场分布。因而，能够降低电场集中，提高耐压性。
另外，根据第四实施方式的半导体装置，由于杂质浓度比漂移区域2高的漏极区域12形成得比漂移区域2深，故而能够将电流路径从漂移区域2置换到漏极区域12。因而，能够降低接通电阻。
(其他实施方式)
如上所述，本发明通过上述的实施方式进行了记载，但构成该公开的一部分的论述及附图不应理解为是限定本发明的。对于本领域技术人员来说，由该公开可明了各种替代实施方式、实施例及运用技术。
例如，在第一至第四实施方式中，对在由SiC构成的基板1及漂移区域2制造半导体装置的情况进行了说明，但作为材料，不限于SiC。例如，作为成为基板1及漂移区域2的材料的宽带隙半导体，例如可列举氮化镓(GaN)、金刚石、氧化锌(ZnO)、氮化铝镓(AlGaN)等。
另外，在第一至第四实施方式中，对通过外延生长而形成漂移区域2的情况进行了说明，但也可以通过向SiC等绝缘性基板内注入n型杂质来形成。
另外，在第一至第四实施方式中，基板1也可以由杂质浓度比漂移区域2低的n型半导体构成。由此，在半导体装置的接通状态时，电流在基板1内流动，电流路径增加，所以电流增加。因为假使在基板1为p型半导体的情况下，耗尽层在漂移区域2内扩展，以使电流路径变狭窄，所以电流降低。即，在基板1为与漂移区域2相同的导电型的情况下，电流增加，损耗降低。
另外，在第一至第四实施方式中，栅电极槽7及源电极槽4的底面可以比漂移区域2的第一主面高，也可以比其低，还可以与第一主面一致。另外，源电极槽4内的栅极配线10的位置也可以比栅电极槽7的底面高。
另外，在第一至第四实施方式中，作为半导体装置之一例，对MOSFET进行了说明，但显然，本发明实施方式的半导体装置也能够应用于绝缘栅型双极晶体管(IGBT)或晶闸管。
另外，在第一至第四实施方式中，“平行”、“垂直”、“正交”等表达并非是指完全拓扑，从光刻及其他工艺上的理由出发，也容许不完全拓扑。
另外，显然本发明包含将上述各构成相互结合的结构等在此未记载的各种实施方式等。因此，本发明的技术范围仅由本发明要求保护的范围确定。

Claims (8)

1.一种半导体装置，其具备：
基板；
第一导电型漂移区域，其设置于所述基板的第一主面，杂质浓度比所述基板高；
源电极槽，其从所述漂移区域的与所述第一主面相反侧的第二主面起，沿所述第二主面的垂直方向而形成；
第二导电型阱区域，其与所述源电极槽的侧面接触，至少一部分形成于所述漂移区域内；
第一导电型源极区域，其与所述源电极槽的侧面接触，形成于所述阱区域内；
源电极，其与所述源极区域电连接；
栅电极槽，其以与所述漂移区域、所述阱区域及所述源极区域接触的方式从所述第二主面起沿所述垂直方向而形成；
栅极绝缘膜，其形成于所述栅电极槽的表面；
栅电极，其形成于所述栅极绝缘膜的表面；
第一导电型漏极区域，其在所述漂移区域内，以远离所述阱区域的方式形成；
漏电极，其与所述漏极区域电连接，
所述半导体装置的特征在于，
所述栅电极槽以与所述源电极槽接触的方式形成，
具有栅极配线，所述栅极配线与所述源电极电绝缘，且以与所述栅电极接触的方式形成于所述源电极槽内。
2.如权利要求1所述的半导体装置，其特征在于，
所述源电极槽形成为比所述栅电极槽深。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述栅极配线以经由绝缘膜与所述基板接触的方式形成。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，还具备：
层间绝缘膜，其形成于所述第二主面；
源极配线，其与所述源电极电连接；
漏极配线，其与所述漏电极电连接，
所述源极配线及所述漏极配线形成于所述层间绝缘膜的与所述第二主面相反的一侧且与所述第二主面平行的主面上。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
所述基板由绝缘体或半绝缘体构成。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，
所述栅电极及所述栅极配线彼此由相同的材料形成。
7.如权利要求1～6中任一项所述的半导体装置，其特征在于，
所述栅极配线由硅形成，通过形成于表面的氧化硅膜，与所述源电极电绝缘。
8.如权利要求1～7中任一项所述的半导体装置，其特征在于，
所述漂移区域由宽带隙半导体构成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504308A (zh) * 2019-08-29 2019-11-26 电子科技大学 一种高速低损耗的多槽栅高压功率器件
US11881526B2 (en) 2020-11-09 2024-01-23 Nissan Motor Co., Ltd. Semiconductor device and method for manufacturing same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080293202A1 (en) * 2003-06-13 2008-11-27 Denso Corporation Method for manufacturing semiconductor device
US20090085106A1 (en) * 2007-09-27 2009-04-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2009146994A (ja) * 2007-12-12 2009-07-02 Toyota Industries Corp トレンチゲート型半導体装置
CN104576737A (zh) * 2013-10-15 2015-04-29 英飞凌科技股份有限公司 半导体器件
CN104956489A (zh) * 2012-12-03 2015-09-30 英飞凌科技股份有限公司 半导体装置、集成电路和形成半导体装置的方法
CN105556647A (zh) * 2013-07-19 2016-05-04 日产自动车株式会社 半导体装置及其制造方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271637A (ja) * 1989-04-13 1990-11-06 Oki Electric Ind Co Ltd 薄膜トランジスタアレイの製造方法
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
JP3303601B2 (ja) * 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
US5869875A (en) 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ
DE102004029435B4 (de) * 2004-06-18 2017-02-16 Infineon Technologies Ag Feldplattentrenchtransistor
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP4961686B2 (ja) * 2005-06-03 2012-06-27 株式会社デンソー 半導体装置
JP5225546B2 (ja) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 半導体装置
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
US8159024B2 (en) * 2007-04-20 2012-04-17 Rensselaer Polytechnic Institute High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
US8129779B2 (en) * 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010016221A (ja) * 2008-07-04 2010-01-21 Nec Electronics Corp 双方向スイッチ、及び半導体装置
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8546893B2 (en) * 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2011171420A (ja) * 2010-02-17 2011-09-01 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP5762689B2 (ja) * 2010-02-26 2015-08-12 株式会社東芝 半導体装置
TWI426568B (zh) * 2010-03-29 2014-02-11 Sinopower Semiconductor Inc 半導體功率元件與其製作方法
WO2011136272A1 (ja) * 2010-04-28 2011-11-03 日産自動車株式会社 半導体装置
JP5775268B2 (ja) * 2010-06-09 2015-09-09 ローム株式会社 半導体装置およびその製造方法
JP2012059931A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP5858933B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体装置
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012182212A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2012204563A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体素子及び半導体素子の製造方法
BR112013027105B1 (pt) * 2011-04-19 2021-01-12 Nissan Motor Co., Ltd. dispositivo semicondutor
KR101933242B1 (ko) * 2011-07-14 2018-12-27 에이비비 슈바이쯔 아게 절연형 게이트 트랜지스터 및 그 제조 방법
TWI430449B (zh) * 2011-09-29 2014-03-11 Anpec Electronics Corp 橫向堆疊式超級接面功率半導體元件
JP5644793B2 (ja) 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6061181B2 (ja) * 2012-08-20 2017-01-18 ローム株式会社 半導体装置
JP2015233025A (ja) * 2012-10-02 2015-12-24 シャープ株式会社 電界効果トランジスタおよびその製造方法
KR101920717B1 (ko) * 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
WO2014171048A1 (ja) * 2013-04-16 2014-10-23 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
US9490328B2 (en) * 2013-06-26 2016-11-08 Hitachi, Ltd. Silicon carbide semiconductor device and manufacturing method of the same
WO2015114803A1 (ja) * 2014-01-31 2015-08-06 ルネサスエレクトロニクス株式会社 半導体装置
DE112015004374B4 (de) * 2014-09-26 2019-02-14 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102014116773A1 (de) * 2014-11-17 2016-05-19 Infineon Technologies Ag Halbleitervorrichtung und Bipolartransistor mit isoliertem Gate mit Transistorzellen und Sensorzelle
US9768284B2 (en) * 2015-03-05 2017-09-19 Infineon Technologies Americas Corp. Bipolar semiconductor device having a charge-balanced inter-trench structure
WO2016175152A1 (ja) * 2015-04-27 2016-11-03 ローム株式会社 半導体装置および半導体装置の製造方法
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
US9673318B1 (en) * 2016-01-13 2017-06-06 Infineon Technologies Americas Corp. Semiconductor device including a gate trench having a gate electrode located above a buried electrode
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
US10886401B2 (en) * 2016-05-30 2021-01-05 Nissan Motor Co., Ltd. Semiconductor device with well region and protection region electrically connected by connection region
TWI567979B (zh) * 2016-06-22 2017-01-21 大中積體電路股份有限公司 溝槽式功率半導體元件
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
CN109119477B (zh) * 2018-08-28 2021-11-05 上海华虹宏力半导体制造有限公司 沟槽栅mosfet及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080293202A1 (en) * 2003-06-13 2008-11-27 Denso Corporation Method for manufacturing semiconductor device
US20090085106A1 (en) * 2007-09-27 2009-04-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2009146994A (ja) * 2007-12-12 2009-07-02 Toyota Industries Corp トレンチゲート型半導体装置
CN104956489A (zh) * 2012-12-03 2015-09-30 英飞凌科技股份有限公司 半导体装置、集成电路和形成半导体装置的方法
CN105556647A (zh) * 2013-07-19 2016-05-04 日产自动车株式会社 半导体装置及其制造方法
CN104576737A (zh) * 2013-10-15 2015-04-29 英飞凌科技股份有限公司 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504308A (zh) * 2019-08-29 2019-11-26 电子科技大学 一种高速低损耗的多槽栅高压功率器件
US11881526B2 (en) 2020-11-09 2024-01-23 Nissan Motor Co., Ltd. Semiconductor device and method for manufacturing same

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