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CN103026416B - 半导体装置 - Google Patents

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CN103026416B
CN103026416B CN201180038858.1A CN201180038858A CN103026416B CN 103026416 B CN103026416 B CN 103026416B CN 201180038858 A CN201180038858 A CN 201180038858A CN 103026416 B CN103026416 B CN 103026416B
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Abstract

本发明的一个方式的目的是提供一种具有新颖结构的半导体装置，该半导体装置能够即使在没有提供电力时保持已存储数据，并且具有无限数量的写入周期。使用包含宽能隙半导体如氧化物半导体的存储单元形成该半导体装置。该半导体装置包括具有为了从存储单元读取信息而输出比基准电位低的电位的功能的电位转换电路。当使用充分降低包括在存储单元中的晶体管的断态电流的宽能隙半导体时，能够提供能够将数据保持较长期间的半导体装置。

Description

半导体装置
技术领域
本发明涉及一种利用半导体元件的半导体装置及半导体装置的驱动方法。
背景技术
利用半导体元件的存储装置广义地分为两类：在电力供应停止时丢失已存储数据的易失性存储装置以及即使在没有提供电力时也保持已存储数据的非易失性存储装置。
易失性存储装置的一个典型示例是动态随机存取存储器（DRAM）。DRAM存储数据，其方式是选择包括在存储元件中的晶体管，并且将电荷存储在电容器中。
在从DRAM读取数据时，按照上述原理，电容器中的电荷丢失，因而每次读取数据时需要另一个写入操作。数据保持期间较短，这是因为即使在没有选择晶体管时，由于截止状态下的源极与漏极之间的泄漏电流(断态电流(off-statecurrent))等而电荷从/向形成存储元件的晶体管流过的缘故。出于该原因，在预定间隔需要另一个写入操作(刷新操作)，并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储装置，以便长时间保持数据。
易失性存储装置的另一个示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发器(flip-flop)之类的电路来保持已存储数据，并且因而无需刷新操作，这优于DRAM。但是，因为使用诸如触发器之类的电路，每存储容量的成本高。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。
非易失性存储装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅，并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持期间极长(半永久)，并且不需要易失性存储装置所需的刷新操作(例如参见专利文献1)。
但是，包括在存储元件中的栅极绝缘层因写入操作中生成的隧道电流而劣化，因此存储元件在预定数量的写入操作之后变得无法起作用。为了降低这个问题的影响，例如，采用一种方法，其中使存储元件的写入操作的数量均匀化，但是需要复杂的外围电路来实现这种方法。即使在采用这种方法时，也无法解决使用寿命的基本问题。换言之，闪速存储器不适合频繁改写数据的应用。
另外，需要高电压，以便在浮栅中注入电荷或者去除电荷，并且还需要用于生成高电压的电路。此外，需要较长时间来注入或去除电荷，并且不容易以较高速度进行写入或擦除。
[参考文献]
[专利文献1]日本专利申请公开No.S57-105889。
发明内容
鉴于上述问题，本发明的一个方式的目的是提供一种具有新颖结构的半导体装置，该半导体装置即使在没有提供电力时也能够保持已存储数据，并且具有无限数量的写入周期。
在本发明的一个方式中，半导体装置使用能够充分降低晶体管的断态电流的材料例如宽能隙半导体的氧化物半导体材料来形成。当使用能够充分降低晶体管的断态电流的半导体材料时，半导体装置能够将数据保持较长期间。
例如，本发明的一个方式是一种半导体装置，该半导体装置包括使用宽能隙半导体形成的存储单元。该半导体装置包括具有为了从存储单元读取信息而输出比基准电位低的电位的功能的电位转换电路。
更具体而言，例如可以采用如下结构。
本发明的一个方式是一种半导体装置，包括：包括m×n个存储单元的存储单元阵列；第一驱动电路；第二驱动电路；电位产生电路；位线；源极线；以及栅极线。存储单元之一包括：包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管。第一沟道形成区包含与第二沟道形成区不同的半导体材料。第一驱动电路在存储单元的每个列中包括K位的锁存器部、具有K位的多路复用器的写入电路。写入电路连接到电位产生电路、K位的锁存器部。
另外，本发明的一个方式是一种半导体装置，包括：包括m×n个存储单元的存储单元阵列；第一驱动电路；第二驱动电路；K位的计数器（K是自然数）；电位产生电路；位线；源极线；以及栅极线。存储单元之一包括：包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管。第一沟道形成区包含与第二沟道形成区不同的半导体材料。第一驱动电路在存储单元的每个列中包括K位的锁存器部、读取电路。K位的计数器连接到读取电路，并且读取电路连接到K位的锁存器部。
此外，本发明的一个方式是一种半导体装置，包括：包括m×n个存储单元的存储单元阵列；第一驱动电路；第二驱动电路；K位的计数器（K是自然数）；电位产生电路；位线；源极线；以及栅极线。存储单元之一包括：包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管。第一沟道形成区包含与第二沟道形成区不同的半导体材料。第一驱动电路在存储单元的每个列中包括K位的锁存器部、具有K位的多路复用器的写入电路以及读取电路。K位的计数器连接到读取电路，并且K位的锁存器部连接到写入电路、读取电路。
上述半中，源极线能够连接到第一源电极，位线能够连接到第一漏电极及第二漏电极，栅极线能够连接到第二栅电极，并且第一栅电极能够连接到第二源电极。
此外，上述中，第一晶体管可以为p沟道晶体管，第二晶体管可以为n沟道晶体管。或者，上述中，第一晶体管可以为n沟道晶体管，第二晶体管可以为n沟道晶体管。
上述中，第二晶体管的第二沟道形成区可以使用氧化物半导体形成。
上述中，可以在位线与源极线之间并联连接包括存储单元之一的多个存储单元。或者，可以在位线与源极线之间串联连接包括存储单元之一的多个存储单元。
上述中，读取电路可以包括负载、读出放大器以及NAND电路，读出放大器能够连接到NAND电路的一个输入，存储器读取线能够连接到NAND电路的另一个输入，并且K位的锁存器部能够连接到NAND电路的输出。
上述中，电位产生电路能够连接到第一驱动电路和第二驱动电路的每一个。
上述中，K位的计数器能够电连接到K位的锁存器部的输入。
注意，虽然上述晶体管有时包含氧化物半导体，但是本发明并不局限于此。可使用能够实现可与氧化物半导体的断态电流特性相当的断态电流特性的材料，例如诸如碳化硅之类的宽能隙材料(具体来说其能隙Eg大于3eV的半导体材料)。
注意，本说明书等中的诸如“上”或“下”之类的术语不一定表示一个组件“直接”放置在另一个组件“上”或“下”。例如，“栅极绝缘层上的栅电极”可以表示在栅极绝缘层与栅电极之间有另一种组件的情况。诸如“上”及“下”之类的术语只不过是用来说明的方便而已。
另外，本说明书等中诸如“电极”或“布线”之类的术语并不限制组件的功能。例如，“电极”有时能够用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”能够包括多个“电极”或“布线”按照集成方式来形成的情况。
当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源极”和“漏极”的功能有时互相调换。因此，术语“源极”和“漏极”在本说明书等中能够互相调换。
注意，在本说明书等中的术语“电连接”包括组件通过“具有任何电功能的物体”来连接的情况。对于“具有任何电功能的物体”没有特别的限制，只要电信号能够在通过该物体连接的组件之间传送并接收即可。
“具有任何电功能的物体”的示例既是电极和布线,又是诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件。
由于包含氧化物半导体的晶体管的断态电流极小，所以能够通过使用该晶体管将已存储数据保持极长时间。换言之，可以充分降低功率消耗，因为不再需要刷新操作，或者可以将刷新操作的频率降低到极低。即使在没有提供电力(注意，电位优选的是固定的)时也能够将已存储数据长期间保持。
此外，按照本发明的半导体装置不需要用于数据写入的高电压，并且没有元件劣化的问题。例如，与常规非易失性存储器不同，不需要向浮栅注入以及从浮栅抽取电子，并且因而诸如栅极绝缘层的劣化之类的问题完全不会出现。也就是说，按照本发明的半导体装置对于作为常规非易失性存储器的问题的改写的次数没有限制，并且极大提高其可靠性。再者，由于通过晶体管的导通状态或截止状态写入数据，所以能够易于实现高速操作。另外，不需要用于擦除数据的操作。
由于包含氧化物半导体以外的材料的晶体管能够以充分高的速度进行操作，所以当它与包含氧化物半导体的晶体管相结合时，半导体装置能够以充分高的速度进行操作(例如数据读取)。此外，包含氧化物半导体以外的材料的晶体管能够顺利地实现需要以高速度进行操作的各种电路(例如逻辑电路或驱动电路)。
因此，能够通过提供有包含氧化物半导体以外的材料的晶体管(换言之，能够以充分高的速度进行操作的晶体管)以及包含氧化物半导体的晶体管(换言之，其断态电流充分小的晶体管)来实现具有新颖特征的半导体装置。
附图说明
图1A1、图1A2、图1B及图1C是半导体装置的电路图；
图2是半导体装置的框图；
图3A是半导体装置的框图，并且图3B及图3C是半导体装置的电路图；
图4是半导体装置的电路图；
图5是半导体装置的电路图；
图6是半导体装置的框图；
图7是半导体装置的电路图；
图8是半导体装置的电路图；
图9A、图9B1、图9B2、图9B3、图9B4及图9B5是半导体装置的电路图；
图10是半导体装置的电路图；
图11是时序图；
图12是时序图；
图13是时序图；
图14是半导体装置的电路图；
图15是时序图；
图16是时序图；
图17A是半导体装置的截面图，并且图17B是半导体装置的平面图；
图18A至图18G是SOI衬底的制造工序的截面图；
图19A至图19E是半导体装置的制造工序的截面图；
图20A至图20D是半导体装置的制造工序的截面图；
图21A至图21D是半导体装置的制造工序的截面图；
图22A至图22C是半导体装置的制造工序的截面图；
图23A至图23F是电子设备的图；
图24是半导体装置的框图；
图25是半导体装置的框图；
图26A和图26B是半导体装置的截面图；
图27A至图27C是半导体装置的制造工序的截面图；
图28A至图28C是半导体装置的截面图；
图29A至图29E分别是说明氧化物材料的结构的图；
图30A至图30C是说明氧化物材料的结构的图；
图31A至图31C是说明氧化物材料的结构的图；
图32是示出通过计算得到的迁移率的栅电压依赖性的图；
图33A至图33C是示出通过计算得到的漏电流和迁移率的栅电压依赖性的图；
图34A至图34C是示出通过计算得到的漏电流和迁移率的栅电压依赖性的图；
图35A至图35C是示出通过计算得到的漏电流和迁移率的栅电压依赖性的图；
图36A和图36B分别是说明用于计算的晶体管的截面结构的图；
图37A至图37C分别是示出晶体管的特性的图；
图38A和图38B分别是示出晶体管的特性的图；
图39A和图39B分别是示出晶体管的特性的图；
图40是示出晶体管的特性的图；
图41A和图41B是示出晶体管的特性的图；
图42是示出氧化物材料的XRD光谱的图；
图43是示出晶体管的特性的图；
图44A是半导体装置的平面图，并且图44B是半导体装置的截面图；
图45A是半导体装置的平面图,并且图45B是半导体装置的截面图。
具体实施方式
下面将参照附图来描述本发明的实施方式。注意，本发明并不局限于以下描述，并且本领域的技术人员易于理解，本发明的模式和细节能够通过各种方式来修改，而没有背离其精神和范围。因此，本发明不应当被理解为局限于以下实施方式中的描述。
注意，附图等所示的各组件的位置、大小、范围等在一些情况下为了易于理解而没有精确表示。因此，本发明不一定局限于附图等中公开的位置、大小、范围等。
在本说明书等中，使用诸如“第一”、“第二”和“第三”之类的序数以便避免组件之间的混淆，并且这些术语不一定限制组件的数目。
实施方式1
在本实施方式中，将参照图1A1、图1A2、图1B及图1C来描述按照本发明的一个方式的半导体装置的基本电路结构和操作。注意，在电路图的每个中，有时在晶体管旁边写有“OS”，以便表示该晶体管包含氧化物半导体。
<基本电路>
首先将参照图1A1、图1A2、图1B和图1C描述最基本的电路结构及其操作。在图1A1所示的半导体装置中，位线BL、晶体管160的源电极（或漏电极）、晶体管162的源电极（或漏电极）彼此电连接。源极线SL电连接到晶体管160的漏电极（或源电极）。栅极线GL电连接到晶体管162的栅电极。晶体管160的栅电极及晶体管162的漏电极（或源电极）电连接到电容器164的一个电极。电容线CL电连接到电容器164的另一个电极。注意，可采用如下结构：晶体管160的源电极（或漏电极）与晶体管162的源电极（或漏电极）彼此不电连接，而它们分别电连接到其他布线。
这里，例如，包含氧化物半导体的晶体管用作晶体管162。包含氧化物半导体的晶体管具有极小断态电流的特性。因此，晶体管160的栅电极的电位能够通过使晶体管162截止来保持极长时间。电容器164的提供便于保持给予晶体管160的栅电极的电荷以及读取已存储数据。
注意，对晶体管160的半导体材料没有特别限制。在提高读取数据的速度方面，优选的是例如使用具有高开关速度的晶体管，诸如使用单晶硅的晶体管。在图1A1、图1A2和图1B中示出作为晶体管160使用p沟道晶体管的情况。在图1C中示出作为晶体管160使用n沟道晶体管的情况。
另外，如图1B所示可省略电容器164。
图1A1所示的半导体装置利用能够保持晶体管160的栅电极的电位的特性，因而如下所述那样写入、保持和读取数据。
首先将描述数据的写入和保持。首先，将栅极线GL的电位设定为使晶体管162导通的电位，而晶体管162导通。因此，将位线BL的电位提供给电连接于晶体管162的漏电极（或源电极）、晶体管160的栅电极及电容器164的一个电极的结点（也称作浮栅部FG）。也就是说，将预定电荷提供给浮栅部FG(写入)。这里，施加提供不同电位的两种电荷(下文中，提供低电位的电荷称作电荷QL，而提供高电位的电荷称作电荷QH)其中之一。注意，可施加提供不同电位的三种或更多种电荷，以便提高存储容量。此后，将栅极线GL的电位设定为使晶体管162截止的电位，而晶体管162截止。因此，保持提供给浮栅部FG的电荷（保持）。
由于晶体管162的断态电流极小，所以将晶体管160的栅电极的电荷长时间保持。
接下来将描述数据的读取。通过在向源极线SL提供预定电位(恒定电位)的状态下向电容线CL提供适当电位(读取电位)，位线BL的电位根据在浮栅部FG所保持的电荷量而改变。换言之，晶体管160的导电率由保持在晶体管160的栅电极（也可以称作浮栅部FG）中的电荷而被控制。
一般而言，当晶体管160是p沟道晶体管时，在将QH给予晶体管160的栅电极的情况下的表观阈值电压（apparentthresholdvoltage）Vth_H低于在将QL给予晶体管160的栅电极的情况下的表观阈值电压Vth_L。例如，在写入中提供QL的情况下，当电容线CL的电位为V0(Vth_H与Vth_L之间的中间的电位)时，晶体管160导通。在写入中提供QH的情况下，即使当电容线CL的电位为V0时，晶体管160也保持截止。因此，能够通过测量位线BL的电位来读取所保持的数据。
接下来将描述数据的改写。数据的改写按照与数据的写入和保持相似的方式来进行。换言之，将栅极线GL的电位设定为使晶体管162导通的电位，而晶体管162导通。因此，将位线BL的电位(有关新数据的电位)提供给浮栅部FG。此后，将电容线CL的电位设定为使晶体管162截止的电位，而晶体管162截止。将有关新数据的电荷提供给浮栅部FG而保持在浮栅部FG中。
在按照本发明的一个方式的半导体装置中，能够通过如上所述的另一个数据写入直接改写数据。因此，不需要在闪速存储器等中需要的使用高电压的从浮栅的电荷抽取，并且因而能够抑制因擦除操作引起的操作速度的降低。换言之，能够实现半导体装置的高速操作。
作为一个示例，以下具体描述将电位VDD或接地电位GND提供给浮栅部FG的情况下的写入、保持、读取的方法。在以下描述中，当将电位VDD提供给浮栅部FG时保持的数据称作数据“1”，而当将接地电位GND提供给浮栅部FG时保持的数据称作数据“0”。注意，提供给浮栅部FG的电位之间的关系不局限于此。
当写入数据时，将源极线SL的电位设定为GND，将电容线CL的电位设定为GND，将栅极线GL的电位设定为VDD，而晶体管162导通。当数据“0”写入到浮栅部FG时，GND提供给位线BL。当数据“1”写入到浮栅部FG时，将位线BL的电位可设定为VDD，而将栅极线GL的电位可设定为VDD＋Vth_OS，因此浮栅部FG的电位不降低到与晶体管162的阈值电压（Vth_OS）相等的电压。
当保持数据时，将栅极线GL的电位设定为GND，而晶体管162截止。为了抑制通过p沟道晶体管的晶体管160在位线BL与源极线SL中产生电流而消耗电力，将位线BL的电位及源极线SL的电位设定为同一电位。注意，只要位线BL的电位与源极线SL的电位为同一电位，就可将电容线CL的电位设定为VDD或GND。
注意，上述“同一电位”包括“大致同一电位”。换言之，上述的目的为通过充分降低位线BL和源极线SL之间的电位差而抑制产生在位线BL和源极线SL中的电流，因此包括“大致同一电位”，该电位是与将源极线SL的电位固定为GND等的情况相比能够充分（例如，百分之一以下）降低功率消耗的电位等。另外，因布线电阻等导致的电位偏差是充分可容许的。
当读取数据时，将栅极线GL的电位设定为GND，将电容线CL的电位设定为GND，将源极线SL的电位设定为VDD或比VDD较低的电位（以下称作VSL）。在这里，在数据“1”写入到浮栅极部FG的情况下，p沟道晶体管的晶体管160截止，并且读取开始时的位线BL的电位被保持或上升。注意，位线BL的电位的维持或上升依靠连接于位线BL的读取电路。在数据“0”写入到浮栅部FG的情况下，晶体管160导通，位线BL的电位成为与源极线SL的电位同一的电位VDD或VSL。从而，根据位线BL的电位，能够读取保持在浮栅部FG的数据“1”或数据“0”。
注意，在电位VDD保持在（即，将数据“1”写入到）浮栅部FG中的情况下，在读取时将源极线SL的电位设定为VDD，从而晶体管160的栅极与源极之间的电压（以下，称作Vgsp）成为Vgsp＝VDD－VDD＝0V，并且Vgsp高于晶体管160的阈值电压，（以下，称作Vthp），因此p沟道晶体管的晶体管160截止。在这里，即使在因为写入在浮栅部FG中的电位低于VDD而保持在浮栅部FG中的电位低于VDD的情况下，因为当浮栅部FG的电位高于或等于VDD－|Vthp|时晶体管160截止而满足Vgsp＝（VDD－|Vthp|）－VDD＝－|Vthp|＝Vthp，也因此能够正常读取数据“1”。然而，在浮栅部FG的电位低于VDD－|Vthp|的情况下，由于将Vgsp设定为低于Vthp，所以晶体管160导通，因此读取的不是数据“1”而是数据“0”，这就导致读错。换言之，在写入数据“1”的情况下，能够读取数据的电位的下限值比源极线SL的电位VDD低|Vthp|，即VDD－|Vthp|。另一方面，在读取时将源极线SL的电位设定为VSL时，如上所述，能够读取数据“1”的电位的下限值为比源极线SL的电位VSL低|Vthp|，即VSL－|Vthp|。在这里，因为电位VSL低于电位VDD，所以VSL－|Vthp|低于VDD－|Vthp|。就是说，当将源极线SL的电位设定为VSL时，能够读取数据“1”的电位的下限值更低。因此，VSL优于VDD作为源极线SL的电位，这是因为能够读取数据“1”的电位的范围更宽的缘故。注意，在将源极线SL的电位设定为VSL的情况下，当VDD写入到浮栅部FG时Vgsp成为VDD-VSL＞Vthp(因为VDD＞VSL)，因此能够没有问题地使得晶体管160截止。
在这里，电连接有晶体管162的漏电极(或源电极)、晶体管160的栅电极及电容器164的一个电极的结点（浮栅部FG）具有与用于非易失性存储元件的浮栅晶体管的浮栅相似的功能。当晶体管162截止时，浮栅部FG能够被看作嵌入绝缘体中，并且因而电荷保持在浮栅部FG中。包含氧化物半导体的晶体管162的断态电流小于或等于包含硅半导体等的晶体管的断态电流的1/100000；因此晶体管162中的泄漏电流所导致的浮栅部FG中积聚的电荷的损失是可忽略的。也就是说，通过利用包含氧化物半导体的晶体管162，能够实现没有提供电力也能够保持数据的非易失性存储装置。
例如，当室温(25℃)下晶体管162的断态电流小于或等于10zA(1zA(仄普托安培（zeptoampere）)为1×10-21A)并且电容器164的电容值大约为10fF时，数据能够保持104秒或更长时间。不用说，保持时间取决于晶体管特性和电容值。
此外，在按照本发明的一个方式的半导体装置中，没有栅极绝缘层(隧道绝缘膜)的劣化问题，这个问题在常规浮栅晶体管中被指出。也就是说，能够解决被看作问题的因电子注入到浮栅而引起的栅极绝缘层的劣化问题。这意味着，原理上对写入周期的数量没有限制。此外，不需要常规浮栅晶体管中进行写入和擦除所需的高电压。
诸如图1A1的半导体装置中的晶体管之类的组件能够被看作包括图1A2所示的电阻器和电容器。也就是说，在图1A2中，晶体管160和电容器164各被看作包括电阻器和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻R1对应于包括在电容器164中的绝缘层的电阻值。R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2对应于晶体管160导通时的栅极绝缘层的电阻值。电容C2对应于所谓的栅极电容(在栅电极与源电极或漏电极之间形成的电容以及在栅电极与沟道形成区之间形成的电容)。
在晶体管162的栅泄漏电流充分小并且R1及R2满足R1≥ROS、R2≥ROS的条件下，当ROS是在晶体管162截止的状态下的源电极与漏电极之间的电阻(又称作有效电阻)时，主要由晶体管162的断态电流来确定电荷保持期间(又称作数据保持期间)。
另一方面，当不满足上述条件时，难以确保充分保持期间，即使晶体管162的断态电流充分小。这是因为除了晶体管162的断态电流之外的泄漏电流(例如生成在源电极与栅电极之间的泄漏电流)大。因此，可以说，按照本实施方式的半导体装置优选满足R1≥ROS并且R2≥ROS的关系。
另一方面，优选的是，满足C1≥C2。这是因为，如果电阻C1大，则当浮栅部FG的电位由电容线CL控制时，能够将电容线CL的电位有效地提供给浮栅部FG，并且能够使提供给电容线CL的电位(例如读取电位和非读取电位)之间的差较小。
如上所述，当满足上述关系时，能够实现更优选的半导体装置。注意，R1和R2由晶体管160的栅极绝缘层和电容器164的绝缘层控制。同样的关系适用于C1和C2。因此，栅极绝缘层的材料、厚度等优选地适当设置成满足上述关系。
在本实施方式所述的半导体装置中，浮栅部FG具有与闪速存储器等中的浮栅晶体管的浮栅相似的功能，但是本实施方式的浮栅部FG具有本质上与闪速存储器等中的浮栅不同的特征。
在闪速存储器中，由于被施加到控制栅的电位高，所以需要保持单元之间的适当距离以便防止该电位影响相邻单元的浮栅。这是阻碍半导体装置的高集成化的因素之一。该因素归因于闪速存储器的基本原理，其中隧道电流通过施加高电场来流过。
相比之下，按照本实施方式的半导体装置通过开关包含氧化物半导体的晶体管来操作，而没有使用隧道电流所进行的电荷注入的上述原理。也就是说，与闪速存储器不同，不需要用于电荷注入的高电场。因此，不需要考虑来自控制栅的高电场对相邻单元的影响，并且这便于高集成化。
另外，比闪速存储器的优势之处还在于，不需要高电场，并且不需要大外围电路(例如升压电路（boostercircuit）)。例如，在写入两级(一位)的数据的情况下，在各存储单元中，施加到按照本实施方式的存储单元的最高电压(同时施加到存储单元的端子的最高电位与最低电位之间的差)能够低于或等于5V，优选地低于或等于3V。
包括在电容器164中的绝缘层的相对介电常数εr1与包括在晶体管160中的绝缘层的相对介电常数εr2不同的情况下，与包括在电容器164中的绝缘层的面积S1和包括在晶体管160的栅电容器的绝缘层的面积S2满足2×S2大于或等于S1（2×S2≥S1）,优选S2大于或等于S1（S2≥S1）的同时，C1容易成为大于或等于C2。换言之，能够易于使C1大于或等于C2，同时使包括在电容器164中的绝缘层的面积小。具体来说，例如，使用诸如氧化铪之类的high-k材料形成的膜或者使用诸如氧化铪之类的high-k材料形成的膜与使用氧化物半导体形成的膜的层叠用于包括在电容器164中的绝缘层，使得εr1能够设置成大于或等于10，优选地大于或等于15，并且当使用氧化硅形成的膜用于形成栅电容器的绝缘层，使得εr2能够设置成3至4。
这类结构的组合使按照本发明的一个方式的半导体装置能够实现进一步更高的集成化。
<应用例子>
接下来，将参照附图描述应用了图1A1、图1A2、图1B和图1C所示的电路的更具体电路结构及其操作。在本实施方式中描述使一个存储单元保持多个状态的所谓多值存储器。
图2是半导体装置的框图的一个示例。图2所示的半导体装置的框图的特征涉及驱动电路的写入操作。图2所示的半导体装置是在一个存储单元中保持2K值（K是1以上的整数）的多值存储器，并且具有包括多个存储单元的存储单元阵列201、列驱动电路202、行驱动电路203及电位产生电路207。
存储单元阵列201具有多个（例如，m个）栅极线GL和多个（例如，m个）电容线CL、多个（例如，n个）位线BL、源极线SL（未图示）及配置为矩阵状的多个存储单元170。
作为存储单元170，能够应用图1A1所示的存储单元。此外，作为存储单元170，能够应用图1B所示的存储单元。在此情况下，能够省略电容线CL。再者，作为存储单元170，能够应用图1C所示的存储单元。
电位产生电路207通过被提供多个模拟电位VW（1）至VW（2K）的2K个电源线VW连接到列驱动电路202。电位产生电路207产生多个模拟电位VW（1）至VW（2K）而输出到列驱动电路202。
列地址信号线CA、输入数据信号线DIN、输出数据信号线DOUT及控制信号线CE等连接到列驱动电路202。在列驱动电路202中，按存储单元170的每个列设置有K位的锁存器部和写入电路。锁存器群226（1）至226（n）通过K个锁存输出信号线分别连接到写入电路224（1）至224（n）。列驱动电路202控制位线BL及源极线SL并通过位线BL及源极线SL连接到存储单元阵列201。
写入电路224（1）至224（n）连接到K个锁存输出信号线及被提供从电位产生电路207输出的模拟电位VW（1）至VW（2K）的2K个电源线VW。写入电路224（1）至224（n）分别具有多路复用器335（1）至335（n）。基于K位的锁存器群226（1）至226（n）的输出信号，多路复用器335（1）至335（n）分别从电位产生电路207输出的多个模拟电位VW（1）至VW（2K）中选择一个电位。然后，在能够进行写入操作的状态下，写入电路224（1）至224（n）输出由多路复用器335（1）至335（n）选择的电位。
行地址信号线RA及控制信号线CE等连接到行驱动电路203。行驱动电路203控制栅极线GL及电容线CL并通过栅极线GL及电容线CL连接到存储单元阵列201。
接着，将描述将存储在列的K位的锁存器群226（1）至226（n）中的数据同时写入到一行中的存储单元的方法。
在行驱动电路203中，将High电位（以下，称作H电位）提供给控制线CE，而使行驱动电路203能够操作，且将行地址信号输入到行地址信号线RA，而选择由行地址信号指定的行。将指示写入状态的信号输入到指定的控制线CE，且将用来写入的电位提供给被选择行中的电容线CL和栅极线GL以及非选择行中的电容线CL和栅极线GL。在具有图2所示的结构的存储单元170（1，1）至170（m，n）中，被选择行中的电容线CL的电位及栅极线GL的电位分别成为Low电位（以下，称作L电位）及电位VH，且非选择行中的电容线CL的电位及栅极线GL的电位分别成为电位VH及L电位。
在列驱动电路202中，将H电位提供给控制线CE，而使列驱动电路202能够操作。将指示写入状态的信号输入到指定的控制线CE，由此各列中的写入电路224（1）至224（n）的每一个将从多个模拟电位VW（1）至VW（2K）中选择的电位之一输出到位线BL（1）至BL（n）。该电位基于来自K位的锁存器群226（1）至226（n）的输出信号由包括在写入电路224（1）至224（n）中的多路复用器335（1）至335（n）选择。
其结果是，从列中的写入电路224（1）至224（n）输出的模拟电位通过位线BL提供给由行驱动电路203选择的行中的存储单元的浮栅部FG。
接着，在行驱动电路203中，将指示写入状态的结束的信号输入到指定的控制线CE，且将用来结束写入的电位提供给被选择行中的电容线CL和栅极线GL以及非选择行中的电容线CL和栅极线GL的每一个。在具有图2所示的结构的存储单元170中，将被选择行中的栅极线GL的电位设定为L电位。其结果是，被选择行中的存储单元所具有的晶体管162截止，而保持积蓄在浮栅部FG中的电荷。将非选择行中的电容线CL的电位设定为L电位。由此，存储单元170（1，1）至170（m，n）的写入操作结束。
如上所述，在图2所示的半导体装置中能够同时将多值的数据写入到一行中的存储单元。
注意，作为一个示例，能够将H电位设定为VDD，并且能够将L电位设定为GND。
因为图2所示的半导体装置具有存储单元所具有的位线BL与浮栅部FG通过晶体管162彼此连接的结构，所以在写入操作中能够将电位直接提供给积蓄电荷的浮栅部FG。其结果是，能够高速进行对每个存储单元的写入操作。尤其是，与如用作非易失性存储元件的浮栅晶体管那样使用极小隧道电流进行电荷注入的写入方法相比，能够以较短时间且高精度控制浮栅部FG的电位，且能够进行写入操作。
另外，在图2所示的半导体装置中，通过将在电位产生电路207中产生的多个模拟电位提供给列中的所有写入电路224（1）至224（n），因此列中的写入电路224（1）至224（n）的每一个能够从多个模拟电位独立地选择对应于写入数据的电位。其结果是，能够将多值的数据一次且高速写入到一行中的存储单元。
注意，在如用作非易失性存储元件的浮栅晶体管那样通过进行使用极小隧道电流注入电荷来写入数据的情况下，需要根据写入数据改变写入时间。即，当写入电荷注入量少的数据时需要以较短时间进行写入，当写入电荷注入量多的数据时需要以较长时间进行写入。其结果是，需要进行多次写入，而这导致复杂且低速的操作。另一方面，图2所示的半导体装置能够将多值的数据一次且高速写入到一行中的存储单元，而与写入数据无关。
另外，在对2K值的存储器写入数据的方法中，能够使容纳在存储单元中的2K值的数据对应于K位的锁存器部，而能够减小图2所示的半导体装置的电路规模。例如，在存储4值的数据的情况下，利用具有2位的锁存器部的结构。尤其是，在对2K值的存储器的写入数据的方法中，在使存储在存储单元中的2K值的各数据容纳在对应于一个锁存器的情况下，需要2K位的锁存器部。与这样的结构相比，能够减小电路规模。
注意，在本实施方式中作为示例示出具有图1A1所示的存储单元的NOR型存储单元阵列的结构，其中晶体管160的源电极或漏电极与晶体管162的源电极或漏电极通过位线BL并联连接，然而本发明的一个方式不局限于该结构。晶体管160的源电极或漏电极和晶体管162的源电极或漏电极可连接到不同的布线。如图1C所示，包括在存储单元中的晶体管160可以是n沟道晶体管。另外，如图5所示，可采用将存储单元串联连接的NAND型存储单元阵列。
这是因为在图2所示的半导体装置中列中的写入电路224（1）至224（n）能够从多个模拟电位中独立地选择对应于写入数据的电位而与存储单元的结构无关的缘故。这还是因为只要在存储单元中162栅极线GL通过晶体管连接到浮栅部FG就能够将电位直接提供给浮栅部FG而可以进行高速写入的缘故。
注意，在本实施方式中，将输入数据信号线DIN及输出数据信号线DOUT连接到列驱动电路202，然而本发明的一个方式不局限于此。也可连接输入/输出数据信号线DINOUT。
图24是半导体装置的框图的另一个示例。图24所示的半导体装置的框图的特征涉及驱动电路的读取操作。图24所示的半导体装置是在一个存储单元中保持2K值（K是1以上的整数）状态的多值存储器，并具有包括多个存储单元的存储单元阵列201、列驱动电路202、行驱动电路203、电位产生电路207及K位的计数器206。
存储单元阵列201具有多个栅极线GL和多个电容线CL、多个位线BL、源极线SL及配置为矩阵状的多个存储单元170。
作为存储单元170，能够应用图1A1所示的存储单元。此外，作为存储单元170，能够应用图1B所示的存储单元。在此情况下，能够省略电容线CL。再者，作为存储单元170，能够应用图1C所示的存储单元。
K位的计数器206将K个计数信号COUNT（1）至COUNT（K）输出到列驱动电路202及电位产生电路207。K位的计数器206通过K个计数信号线连接到列驱动电路202及电位产生电路207。
K个计数信号COUNT（1）至COUNT（K）被输入到电位产生电路207，而电位产生电路207将模拟电位输出到行驱动电路203。电位产生电路207产生根据计数信号的值改变的模拟电位。电位产生电路207通过被提供模拟电位的可变电源线VR连接到行驱动电路203。
列地址信号线CA、输入数据信号线DIN、输出数据信号线DOUT及控制信号线CE等连接到列驱动电路202。在列驱动电路202中，按存储单元170的每个列设置有K位的锁存器部和读取电路。锁存器群226（1）至226（n）通过K个锁存输入信号线分别连接到读取电路225（1）至225（n）。列驱动电路202控制位线BL及源极线SL并通过位线BL及源极线SL连接到存储单元阵列201。
存储单元170通过位线BL连接到读取电路225（1）至225（n）作为负载。读取电路225（1）至225（n）包括K个输出信号线。在能够进行读取操作的状态下，读取电路225（1）至225（n）的每一个输出当负载电阻高时成为H电位且当负载电阻低时成为L电位的内部信号。另外，当内部信号为H电位时，读取电路225（1）至225（n）将从K位的计数器206输入的K个计数信号COUNT（1）至COUNT（K）提供给输出信号线，且当内部信号为L电位时，输出信号线成为高阻抗状态。锁存器群226（1）至226（n）存储供应到K个锁存输入信号线的数据。
行地址信号线RA及控制信号线CE等连接到行驱动电路203。行驱动电路203控制栅极线GL及电容线CL并通过栅极线GL及电容线CL连接到存储单元阵列201。
接着，将描述从所希望的行中的存储单元读取多值的数据且在各列中的K位的锁存器群226（1）至226（n）中存储数据的方法。
在行驱动电路203中，将H电位提供给控制线CE，而使行驱动电路203能够操作，将行地址信号输入到行地址信号线RA，且选择由行地址信号指定的行。将指示读取状态的信号输入到指定的控制线CE，且将用来读取的电位提供给被选择行中的电容线CL和栅极线GL以及非选择行中的电容线CL和栅极线GL的每一个。在具有图24所示的结构的存储单元170（1，1）至170（n，m）中，将从电位产生电路207输出的模拟电位提供给被选择行中的电容线CL，且将电位VH提供给非选择行中的电容线CL。将L电位提供给栅极线GL。
在列驱动电路202中，将H电位提供给控制线CE，而使列驱动电路202能够操作。将指示读取状态的信号输入到指定的控制线CE，由此列中的读取电路225（1）至225（n）成为能够读取数据的状态。将电位VSR提供给源极线SL。
另外，在读取期间K位的计数器206从“0”计数到“2K-1”。当计数器的值为“i”（i为0至2K-1）时，电位产生电路207产生并输出模拟电位VR（i）。在本实施方式中，计数器的值越大，被产生的模拟电位越低。即，VR（i）＞VR（i＋1）（i为0至2K-2）。其结果是，根据计数器的值，将从高模拟电位VR（0）到低模拟电位VR（2K-1）按顺序提供给被选择行中的电容线CL。
当电容线CL的电位变动时，浮栅部FG的电位通过电容耦合而变动。为了使晶体管160导通而需要的电容线CL的电位被称作存储单元的阈值电压。在本实施方式中，因为晶体管160是p沟道晶体管，当电容线CL的电位比存储单元的阈值电压高时晶体管160截止，且当电容线CL的电位比存储单元的阈值电压低时晶体管160导通。存储单元的阈值电压根据存储在存储单元中的数据而不同。当存储在存储单元中的数据为j（j为0至2K-1）时，存储单元的阈值电压为Vth（j）。
电位产生电路207产生满足VR（i）＞Vth（i）（i为0至2K-1）且Vth（i）＞VR（i＋1）（i为0至2K-2）的VR（i）。即，产生高于存储数据j（j为i至2K-1）的存储单元的阈值电压且低于存储数据j（j为0至i-1）的存储单元的阈值电压的电位，作为VR（i）。
当电容线CL的电位与计数器的值一起降低而低于被选择的存储单元的阈值电压时，晶体管160从截止状态变到导通。列中的读取电路225（1）至225（n）的负载电阻当对应列的存储单元中的晶体管160从截止状态变到导通时从高负载电阻改变到低负载电阻。
当负载电阻高时，读取电路225（1）至225（n）输出从K位的计数器206输入的K个计数信号COUNT（1）至COUNT（K）。然后，来自读取电路225（1）至225（n）的输出信号的计数信号的值存储在K位的锁存器部中。另一方面，当负载电阻低时，读取电路225（1）至225（n）的输出信号线成为高阻抗状态。此时，存储在K位的锁存器群226（1）至226（n）中的数据被保持。其结果是，电容线CL的电位低于存储单元的阈值电压时的计数器的值存储在K位锁存器群226（1）至226（n）中。即，当读取存储数据“i”的存储单元时，数据“i”存储在锁存器部中。
如上所述，在图24所示的半导体装置中能够从所希望的行中的存储单元读取多值的数据。
注意，作为一个示例，H电位、L电位及电位VSR分别可以为VDD、GND及VDD。
在从2K值的存储器读取数据的方法中，能够使存储在存储单元中的2K值的数据对应于K位的锁存器部，而能够减小图24所示的半导体装置的电路规模。例如，在存储4值的数据的情况下，采用包括2位的锁存器部的结构。尤其是，在从2K值的存储器读取数据的方法中，在使存储在存储单元中的各2K值的数据对应于一个锁存器的情况下，需要2K个锁存器。与这样的结构相比，能够减小电路规模。
注意，在本实施方式中作为示例示出包括图1A1所示的存储单元的NOR型存储单元阵列的结构，其中晶体管160的源电极或漏电极和晶体管162的源电极或漏电极通过位线BL并联连接，然而本发明的一个方式不局限于该结构。晶体管160的源电极或漏电极和晶体管162的源电极或漏电极可连接到不同的布线。如图1C所示，包括在存储单元中的晶体管160可以是n沟道晶体管。另外，如图4所示，可采用NAND型存储单元阵列，其中存储单元串联连接。
这是因为如下缘故:在图24所示的半导体装置中，列中的读取电路225（1）至225（n）的每一个将负载电阻改变时的计数器的值存储在锁存器部中，而与存储单元的结构无关。这还是因为如下缘故:存储单元的状态（晶体管160为导通状态或截止状态）能够由K位的计数器206的值控制。
注意，在本实施方式中，在读取期间K位的计数器206从“0”计数到“2K-1”，然而本发明的一个方式不局限于此。K位的计数器206可从“2K-1”计数到“0”。另外，在本实施方式中，将高模拟电位至低模拟电位按顺序提供给被选择行中的电容线CL，然而本发明的一个方式不局限于此。也可以将低模拟电位至高模拟电位按顺序提供给被选择行中的电容线CL。另外，在本实施方式中，存储单元所存储的数据“j”的阈值电压Vth（j）高于存储单元所存储的数据“j+1”的阈值电压Vth（j+1），然而本发明的一个方式不局限于此。存储单元所存储的数据“j”的阈值电压Vth（j）可低于存储单元所存储的数据“j+1”的阈值电压Vth（j+1）。
注意，在本实施方式中，将输入数据信号线DIN及输出数据信号线DOUT连接到列驱动电路202，然而本发明的一个方式不局限于此。也可连接输入/输出数据信号线DINOUT。
图25是半导体装置的框图的一个示例。图25所示的半导体装置的框图的特征涉及驱动电路的写入操作及读取操作。图25所示的半导体装置是在一个存储单元中保持2K值（K是1以上的整数）状态的多值存储器，并具有包括多个存储单元的存储单元阵列201、列驱动电路202、行驱动电路203、电位产生电路207及K位的计数器206。
存储单元阵列201具有多个（例如，m个）栅极线GL和多个（例如，m个）电容线CL、多个（例如，n个）位线BL、源极线SL（未图示）及配置为矩阵状的多个存储单元170。
作为存储单元170，能够应用图1A1所示的存储单元。此外，作为存储单元170，能够应用图1B所示的存储单元。在此情况下，能够省略电容线CL。再者，作为存储单元170，能够应用图1C所示的存储单元。
电位产生电路207产生多个模拟电位VW（1）至VW（2K），而输出到列驱动电路202。电位产生电路207通过被提供模拟电位VW（1）至VW（2K）的2K个电源线连接到列驱动电路202。K个计数信号COUNT（1）至COUNT（K）被输入到电位产生电路207，而电位产生电路207将模拟电位输出到行驱动电路203。电位产生电路207产生根据计数信号的值改变的模拟电位。电位产生电路207通过被提供模拟电位的电源线连接到行驱动电路203。
列地址信号线CA、输入数据信号线DIN、输出数据信号线DOUT及控制信号线CE等连接到列驱动电路202。在列驱动电路202中，按存储单元170的每个列设置有K位的锁存器部、写入电路224（1）至224（n）及读取电路225（1）至225（n）。锁存器群226（1）至226（n）通过K个锁存输出信号线分别连接到写入电路224（1）至224（n）及读取电路225（1）至225（n）。列驱动电路202控制位线BL及源极线SL并通过位线BL及源极线SL连接到存储单元阵列201。
写入电路224（1）至224（n）连接到K个锁存输出信号线及被提供从电位产生电路207输出的模拟电位VW（1）至VW（2K）的2K个电源线VW。写入电路224（1）至224（n）分别包括多路复用器335（1）至335（n）。基于K位的锁存器群226（1）至226（n）的输出信号，多路复用器335（1）至335（n）的每一个从电位产生电路207输出的多个模拟电位VW（1）至VW（2K）中选择一个电位。在能够进行写入操作的状态下，写入电路224（1）至224（n）输出由多路复用器335（1）至335（n）选择的电位。
存储单元170通过位线BL连接到读取电路225（1）至225（n）作为负载。读取电路225（1）至225（n）包括K个输出信号线。在能够进行读取操作的状态下，读取电路225（1）至225（n）的每一个输出当负载电阻高时成为H电位且当负载电阻低时成为L电位的内部信号。另外，当内部信号为H电位时，读取电路225（1）至225（n）将从K位的计数器206输入的K个计数信号COUNT（1）至COUNT（K）提供给输出信号线，且当内部信号为L电位时，输出信号线成为高阻抗状态。锁存器群226（1）至226（n）存储供应到K个锁存输入信号线的数据。
行地址信号线RA及控制信号线CE等连接到行驱动电路203。行驱动电路203控制栅极线GL及电容线CL并通过栅极线GL及电容线CL连接到存储单元阵列201。
接着，因为将存储在列中的K位的锁存器群226（1）至226（n）中的数据同时写入到一行中的存储单元的方法与图2所示的半导体装置的工作方法相同，所以省略其说明。
因为从所希望的行中的存储单元读取多值的数据且在列中的K位的锁存器群226（1）至226（n）中存储数据的方法与图24所示的半导体装置的工作方法相同，所以省略其说明。
因为图25所示的半导体装置具有存储单元所具有的位线BL与浮栅部FG通过晶体管162彼此连接的结构，所以在写入操作中能够将电位直接提供给积蓄电荷的浮栅部FG。其结果是，能够高速进行对每个存储单元的写入操作。尤其是，与如用作非易失性存储元件的浮栅晶体管那样使用极小隧道电流进行电荷注入的写入方法相比，能够以较短时间且高精度控制浮栅部FG的电位，且能够进行写入操作。
另外，在图25所示的半导体装置中，通过将在电位产生电路207中产生的多个模拟电位提供给列中的所有写入电路224（1）至224（n），由此各列中的写入电路224（1）至224（n）能够从多个模拟电位独立地选择对应于写入数据的电位。其结果是，能够将多值的数据一次且高速写入到一行中的存储单元。
注意，在如用作非易失性存储元件的浮栅晶体管那样通过进行使用极小隧道电流注入电荷来写入数据的情况下，需要根据写入数据改变写入时间。即，当写入电荷注入量少的数据时需要以较短时间进行写入，当写入电荷注入量多的数据时需要以较长时间进行写入。其结果是，需要进行多次写入，而这导致复杂且低速的操作。另一方面，图25所示的半导体装置能够将多值的数据一次且高速写入到一行中的存储单元，而与写入数据无关。
另外，在对2K值的存储器写入和从其读取数据的方法中，能够使存储在存储单元中的2K值的数据对应于K位的锁存器部，而能够减小图25所示的半导体装置的电路规模。尤其是，因为写入到存储单元的数据和从存储单元读取的数据存储在同一K位的锁存电路中，所以能够减小电路规模。例如，在存储4值的数据的情况下，利用具有2位的锁存器部的结构。
在对2K值的存储器写入数据的方法中，在使存储在存储单元中的各2K值的数据对应于一个锁存器的情况下，需要2K位的锁存器部。或者，在从2K值的存储器读取数据的方法中，在使存储在存储单元中的各2K值的数据对应于一个锁存器的情况下，需要2K位的锁存器部。即使写入到存储单元的数据和从存储单元读取的数据都是K位的数据，当数据形式不同时需要分别形成用作读取操作的K位的锁存器部和用作写入操作的K位的锁存器部，因此电路规模变大。具有图25所示的结构的半导体装置的电路规模与这些结构中的任一种相比可以减小。
注意，在本实施方式中，如图4所示，作为示例示出包括图1A1所示的存储单元的NOR型存储单元阵列的结构，其中晶体管160的源电极或漏电极和晶体管162的源电极或漏电极通过位线BL并联连接，然而本发明的一个方式不局限于该结构。晶体管160的源电极或漏电极和晶体管162的源电极或漏电极可连接到不同的布线。如图1C所示，包括在存储单元中的晶体管160可以是n沟道晶体管。另外，如图5所示，可采用NAND型存储单元阵列，其中存储单元串联连接。
这是因为在图25所示的半导体装置中列中的写入电路224（1）至224（n）能够从多个模拟电位中独立地选择对应于写入数据的电位而与存储单元的结构无关的缘故。这还是因为只要在存储单元中162栅极线GL通过晶体管连接到浮栅部FG就能够将电位直接提供给浮栅部FG而可以高速写入的缘故。
另外，这是因为如下缘故:在图25所示的半导体装置中，列中的读取电路225（1）至225（n）的每一个将负载电阻改变时的计数器的值存储在锁存器部中，而与存储单元的结构无关。这还是因为如下缘故:存储单元的状态（晶体管160为导通状态或截止状态）能够由K位的计数器206的值控制。
注意，在本实施方式中，在读取期间K位的计数器206从“0”计数到“2K-1”，然而本发明的一个方式不局限于此。K位的计数器206可从“2K-1”计数到“0”。另外，在本实施方式中，将高模拟电位至低模拟电位按顺序提供给被选择行中的电容线CL，然而本发明的一个方式不局限于此。可将低模拟电位至高模拟电位按顺序提供给被选择行中的电容线CL。另外，在本实施方式中，存储单元所存储的数据“j”的阈值电压Vth（j）高于存储单元所存储的数据“j+1”的阈值电压Vth（j+1），然而本发明的一个方式不局限于此。存储单元所存储的数据“j”的阈值电压Vth（j）可低于存储单元所存储的数据“j+1”的阈值电压Vth（j+1）。
注意，在本实施方式中，将输入数据信号线DIN及输出数据信号线DOUT连接到列驱动电路202，然而本发明的一个方式不局限于此。也可连接输入/输出数据信号线DINOUT。
接着，将描述应用上述电路的半导体装置的结构。
具体而言，示出包括8个输入/输出数据信号线I/O且对一个存储单元写入或从其读取4位（16值（24值））的数据的电路结构作为示例。另外，除非另有说明，H电位示出VDD，L电位示出GND。
图3A是半导体装置的框图的一个示例。图3A所示的半导体装置具有包括多个存储单元170的存储单元阵列201、列驱动电路202、行驱动电路203、控制器204、计数器206、I/O控制电路205以及电位产生电路207。
存储单元阵列201连接到控制位线BL和源极线SL的列驱动电路202以及控制栅极线GL和电容线CL的行驱动电路203。列驱动电路202连接到电位产生电路207、计数器206以及I/O控制电路205。行驱动电路203连接到电位产生电路207。电位产生电路207连接到计数器206。除存储单元阵列201以外的这些电路连接到控制器204。
I/O控制电路205连接到8个输入/输出数据信号线I/O1至I/O8，并通过输入数据信号线DIN1至DIN8及输出数据信号线DOUT1至DOUT8连接到列驱动电路202。I/O控制电路205由控制器204控制。例如，当H电位通过与控制器204连接的控制线输入到I/O控制电路205时，8个输入/输出数据信号线I/O1至I/O8的信号输入到I/O控制电路205。8个输入/输出数据信号线I/O1至I/O8分别电连接到8个输入数据信号线DIN1至DIN8，而将8个输出数据信号线DOUT1至DOUT8的信号输出到列驱动电路202。加上，当L电位通过与控制器204连接的控制线输入到I/O控制电路205时，8个输出数据信号线DOUT1至DOUT8的信号从列驱动电路202输入到I/O控制电路205。8个输出数据信号线DOUT1至DOUT8分别电连接到8个输入/输出数据信号线I/O1至I/O8，而将8个输出数据信号线DOUT1至DOUT8的信号输出到输入/输出数据信号线I/O1至I/O8。
计数器206通过计数信号线COUNT0至COUNT3连接到列驱动电路202及电位产生电路207。计数器206由控制器204控制，而将4位的计数信号线COUNT0至COUNT3的数据输出到列驱动电路202及电位产生电路207。
电位产生电路207通过模拟电源电压线V1至V16及恒定电源线VREAD连接到列驱动电路202并通过可变电源线VR连接到行驱动电路203。电位产生电路207由控制器204控制。电位产生电路207将高电源电压VH、模拟电源电压线V1至V16的电压以及恒定电源线VREAD的电压输出到列驱动电路202。电位产生电路207将由于计数信号线COUNT0至COUNT3的数据而电压变动的可变电源线VR的电压以及高电源电压VH输出到行驱动电路203。在本实施方式中，模拟电源电压线V1至V16的电压之间的关系为V1＜V2＜V3＜V4＜V5＜V6＜V7＜V8＜V9＜V10＜V11＜V12＜V13＜V14＜V15＜V16＜VH。模拟电源电压线V1的电压为GND。计数信号线COUNT0至COUNT3的数据越小，可变电源线VR的电压越大。注意，可变电源线VR由控制器204控制。当读取操作时可变电源线VR输出对应于计数信号线COUNT0至COUNT3的数据的电压。在其他情况下，可变电源线VR输出L电位。
作为图3B所示的存储单元170，能够应用图1A1所示的存储单元。另外，作为存储单元170，能够应用图1B所示的存储单元。另外，如图3C所示那样，能够省略电容线CL。再者，作为存储单元170，能够应用图1C所示的存储单元。
接着，将参照图4及图5描述存储单元阵列201的结构。
图4示出存储单元阵列201的示例。图4所示的存储单元阵列201包括m个栅极线GL、m个电容线CL、n个位线BL、（n/8）个源极线SL以及多个存储单元170。在这里，存储单元170配置为m行（在纵方向上）×n列（在横方向上）的矩阵状。在这里，按每设置8列存储单元170而设置一个源极线SL。因此，与在每个列中设置有一个源极线SL的情况相比，能够减少布线的数量。另外，能够节省存储单元阵列201的面积。当然，n个源极线SL能够设置在图4所示的存储单元阵列201中。
n个位线BL及（n/8）个源极线SL连接到图3A所示的包括在列驱动电路202中的位线及源极线驱动电路221。m个栅极线GL及m个电容线CL连接到图3A所示的包括在行驱动电路203中的栅极线及电容线驱动电路231。
图5示出存储单元阵列201的另一个示例。图5所示的存储单元阵列201包括选择线G（1）、m个栅极线GL、m个电容线CL、n个位线BL、源极线SL以及多个存储单元170。在这里，存储单元170配置为m行（在纵方向上）×n列（在横方向上）的矩阵状。
n个位线BL及一个源极线SL连接到图3A所示的包括在列驱动电路202中的位线及源极线驱动电路221。选择线G（1）、m个栅极线GL以及m个电容线CL连接到图3A所示的包括在行驱动电路203中的栅极线及电容线驱动电路231。
接着，将参照图6描述连接到存储单元阵列201的列驱器动电路202的结构。
在图6中，列驱动电路202包括位线、源极线驱动电路221以及列译码器222。位线及源极线驱动电路221包括选择器229。在位线及源极线驱动电路221中，选择器228、锁存器群226（也称作锁存器部）、写入电路224、读取电路225以及模拟开关223a、223b包括在存储单元的每个列中。缓冲器230按每设置8列存储单元而设置。存储器读取信号线PRE通过缓冲器230连接到源极线SL。
列译码器222连接到选择器229。选择器229连接到选择器228。选择器228连接到锁存器群226。锁存器群226连接到各自的读取电路225及各自的写入电路224。例如，第一列中的读取电路225（1）通过模拟开关223a连接到位线BL（1），第一列中的写入电路224（1）通过模拟开关223b连接到位线BL（1）。第n列中的读取电路225（n）通过模拟开关223a连接到位线BL（n），第n列中的写入电路224（n）通过模拟开关223b连接到位线BL（n）。
对列译码器222连接有Nc个（2Nc×23＝n）列地址信号线CA及控制线CE。列译码器222通过（n/8）个列译码信号线连接到选择器229。将Nc个（2Nc×23＝n）列地址信号线CA的数据及控制信号CE输入到列译码器222，且列译码器222将数据输出到（n/8）个列译码信号线。当将控制线CE设定为H电位时，对应于Nc个（2Nc×23＝n）列地址信号线CA的数据将只有一个（n/8）个列译码信号线的数据设定为H电位。当将控制线CE设定为L电位时，将所有列译码信号线的数据设定为L电位，而与Nc个（2Nc×23＝n）列地址信号线CA的数据无关。
（n/8）个列译码信号线、输入数据信号线DIN1至DIN8、输出数据信号线DOUT1至DOUT8、输入选择信号线DI1（1）至DI8（n）以及输出选择信号线DO1（1）至DO8（n）连接到选择器229。由于（n/8）个列译码信号线的数据，输入数据信号线DIN1至DIN8与输入选择信号线DI1（1）至DI8（n）的8个线导通。与此相同，输出数据信号线DOUT1至DOUT8与输出选择信号线DO1（1）至DO8（n）的8个线导通。例如，当将第五列译码信号线的数据的电位设定为H电位时，输入数据信号线DIN1至DIN8与输入选择信号线DI1（5）至DI8（5）导通，且输出数据信号线DOUT1至DOUT8与输出选择信号线DO1（5）至DO8（5）导通。在此情况下，其他输入选择信号线和其他输出选择信号线相对于输入数据信号线DIN1至DIN8及输出数据信号线DOUT1至DOUT8处于浮动状态。当将所有列译码信号线的数据的电位设定为L电位时，所有输入选择信号线DI1（1）至DI8（n）及输出选择信号线DO1（1）至DO8（n）相对于输入数据信号线DIN1至DIN8及输出数据信号线DOUT1至DOUT8处于浮动状态。
将参照图7描述选择器228及锁存器群226的详细的结构。
选择器228（1）连接到输入选择信号线DI1（1）、输出选择信号线DO1（1）、写入地址信号线BA_W1至BA_W4、读取地址信号线BA_R1至BA_R4、锁存输入信号线I（1，1）至I（4，1）以及锁存输出信号线O（1，1）至O（4，1）。与此相同，选择器228（8）连接到输入选择信号线DI8（1）、输出选择信号线DO8（1）、写入地址信号线BA_W1至BA_W4、读取地址信号线BA_R1至BA_R4、锁存输入信号线I（1，8）至I（4，8）以及锁存输出信号线O（1，8）至O（4，8）。再者，选择器228（n）连接到输入选择信号线DI8（n/8）、输出选择信号线DO8（n/8）、写入地址信号线BA_W1至BA_W4、读取地址信号线BA_R1至BA_R4、锁存输入信号线I（1，n）至I（4，n）以及锁存输出信号线O（1，n）至O（4，n）。
写入地址信号线BA_W1至BA_W4对应于选择器228（1）至228（n）中的锁存输入信号线I（1，1）至I（4，n）。当将写入地址信号线BA_W1的数据设定为H电位时，选择器228（1）中的锁存输入信号线I（1，1）、选择器228（8）中的锁存输入信号线I（1，8）及选择器228（n）中的锁存输入信号线I（1，n）分别电连接到输入选择信号线DI1（1）、输入选择信号线DI8（1）及输入选择信号线DI8（n/8）。读取地址信号线BA_R1至BA_R4对应于选择器228（1）至228（n）中的锁存输出信号线O（1，1）至O（4，n）。当将读取地址信号线BA_R1的数据设定为H电位时，选择器228（1）中的锁存输出信号线O（1，1）、选择器228（8）中的锁存输出信号线O（1，8）及选择器228（n）中的锁存输出信号线O（1，n）分别电连接到输出选择信号线DO1（1）、输出选择信号线DO8（1）及输出选择信号线DO8（n/8）。写入地址信号线BA_W1至BA_W4的数据和读取地址信号线BA_R1至BA_R4的数据中只有一个设定为H电位，且无论这些信号线的组合如，何多个写入地址信号线和读取地址信号线不同时设定为H电位。当将所有写入地址信号线BA_W1至BA_W4的数据和读取地址信号线BA_R1至BA_R4的数据设定为L电位时，选择器228（1）至228（n）中的锁存输入信号线I（1，1）至I（4，n）及锁存输出信号线O（1，1）至O（4，n）相对于输入选择信号线DI1（1）至DI8（n/8）及输出选择信号线DO1（1）至DO8（n/8）处于浮动状态。
锁存器群226的数量等于存储单元的列数。锁存器群226（1）包括锁存器227（1，1）至锁存器227（4，1）的四个锁存器。锁存器227（1，1）至锁存器227（4，1）分别连接到锁存输入信号线I（1，1）至I（4，1）并分别连接到锁存输出信号线O（1，1）至O（4，1）。例如，锁存输入信号线I（1，1）及锁存输出信号线O（1，1）连接到锁存器227（1，1），且锁存输入信号线I（4，1）及锁存输出信号线O（4，1）连接到锁存器227（4，1）。
与此相同，锁存器群226（8）包括锁存器227（1，8）至锁存器227（4，8）的四个锁存器。再者，锁存器群226（n）包括锁存器227（1，n）至锁存器227（4，n）的四个锁存器。
当通过利用写入地址信号线BA_W1至BA_W4的数据及列译码信号线的数据，锁存输入信号线I（1，1）至I（4，n）电连接到输入数据信号线DIN1至DIN8时，锁存器227（1，1）至锁存器227（4，n）存储输入数据信号线DIN1至DIN8的数据。当锁存输入信号线I（1，1）至I（4，n）相对于输入数据信号线DIN1至DIN8处于浮动状态时，锁存器227（1，1）至锁存器227（4，n）保持在其之前存储在锁存器227（1，1）至锁存器227（4，n）中的数据。锁存输出信号线O（1，1）至O（4，n）通过利用锁存输入信号线I（1，1）至I（4，n）输出保持在锁存器227（1，1）至锁存器227（4，n）中的数据。
具体而言，当将第x（x为1至n/8的整数）列译码信号线设定为H电位且将写入地址信号线BA_W2设定为H电位时，输入数据信号线DIN1至DIN8电连接到输入选择信号线DI1（x）至DI8（x）及选择器228（8x-7）至选择器228（8x）中的锁存输入信号线I（2，8x-7）至I（2，8x），而将输入数据信号线DIN1至DIN8的数据存储在锁存器群226（8x-7）至226（8x）中的锁存器227（2，8x-7）至锁存器227（2，8x）中。
锁存输出信号线O（1，1）至O（4，1）、存储器写入控制信号线PWE以及模拟电源电压线V1至V16连接到写入电路224（1）。写入电路224（1）通过模拟开关223b连接到位线BL（1）。
图8示出写入电路的一个示例。图8所示的写入电路包括NAND电路321、电平转移器322以及4位的多路复用器336。在每个列中设置4个NAND电路321和4个电平转移器322。存储器写入控制信号线PWE连接到NAND电路321的每一个的输入且锁存器227的锁存输出信号线O（1，1）至O（4，1）连接到NAND电路321的输入。电平转移器322连接到NAND电路321的各输出。另外，电平转移器322连接到4位的多路复用器336。4位的多路复用器336通过模拟开关223b连接到位线BL。
在图8所示的写入电路中，当将存储器写入控制信号线PWE的数据设定为L电位时，从4位的多路复用器336输出模拟电源电压线V1的电压，而与锁存输出信号线O（1，1）至O（4，1）的数据无关。当将存储器写入控制信号线PWE的数据设定为H电位时，根据锁存输出信号线O（1，1）至O（4，1）的数据，从4位的多路复用器336输出的电压被转换。在本实施方式中，在将存储器写入控制信号线PWE的数据设定为H电位的情况下，从4位的多路复用器336输出如下电压：当锁存输出信号线O（1，1）至O（4，1）的数据为“0h”时，V1；“1h”，V2；“2h”，V3；“3h”，V4；“4h”，V5；“5h”，V6；“6h”，V7；“7h”，V8；“8h”，V9；“9h”，V10；“Ah”，V11；“Bh”，V12；“Ch”，V13；“Dh”，V14；“Eh”，V15；以及“Fh”，V16。
图9A示出读取电路的一个示例。图9A所示的读取电路包括负载323、读出放大器324以及NAND电路325。读出放大器324连接到NAND电路325的一个输入，且存储器读取信号线PRE连接到NAND电路325的另一个输入。读出放大器324连接到负载323，且读出放大器324通过模拟开关223a连接到位线BL。锁存输入信号线I（1，1）至I（4，1）及计数信号线COUNT0至COUNT3连接到NAND电路325的输出。注意，示出图9A所示的读取电路连接到第一列的存储单元的情况。
图9B1至图9B5示出负载323的具体示例。如图9B1所示，恒定电源线VREAD可连接到n沟道晶体管的栅极端子。如图9B2所示，负载323可以是电阻器。如图9B3所示，恒定电源线VREAD可连接到p沟道晶体管的栅极端子。如图9B4所示，负载323包括n沟道晶体管的栅极端子，该n沟道晶体管的栅极端子连接到该n沟道晶体管的源极端子和漏极端子中的一个。如图9B5所示，负载323包括p沟道晶体管的栅极端子，该p沟道晶体管的栅极端子连接到该p沟道晶体管的源极端子和漏极端子中的一个。
在图9A所示的读取电路中，读出放大器324判定通过负载323和存储单元中的p沟道晶体管的电阻分割来产生的位线BL的电压。当将存储器读取信号线PRE的数据设定为H电位时，通过读出放大器324的输出，计数信号线COUNT0至COUNT3与锁存输入信号线I（1，1）至I（4，1）导通或处于浮动状态。当将存储器读取信号线PRE的数据设定为L电位时，锁存输入信号线I（1，1）至I（4，1）相对于计数信号线COUNT0至COUNT3处于浮动状态，而与读出放大器324的输出无关。
如图6所示，模拟开关223a连接读取电路225与存储单元，且模拟开关223b连接写入电路224与存储单元。模拟开关223a及223b连接到高电位存储器读取控制信号线PREH及反转高电位存储器读取控制信号线PREHB。模拟开关223a及223b由高电位存储器读取控制信号线PREH及反转高电位存储器读取控制信号线PREHB控制。高电位存储器读取控制信号线PREH的数据是通过将存储器读取信号线PRE的数据的H电位设定为电压VH来获得的信号。反转高电位存储器读取控制信号线PREHB的数据为高电位存储器读取控制信号线PREH的数据的反转信号。当将高电位存储器读取控制信号线PREH的数据设定为电压VH，且将反转高电位存储器读取控制信号线PREHB的数据设定为L电位时，位线BL连接到读取电路225。当将高电位存储器读取控制信号线PREH的数据设定为L电位，且将反转高电位存储器读取控制信号线PREHB的数据设定为电压VH时，位线BL连接到写入电路224。
存储器读取信号线PRE及源极线SL（1）至SL（n/8）连接到图6所示的缓冲器230。所有源极线SL（1）至SL（n/8）分别输出与存储器读取信号线PRE的信号同样的信号。
接着，将参照图10描述连接到存储单元阵列201的行驱动电路203。
在图10中，行驱动电路203包括行译码器232。在行驱动电路203中，NAND电路331、NAND电路333、电平转移器332、电平转移器334以及多路复用器MUX包括在存储单元的每个行中。Mr个（2Mr为m）行地址线RA、控制线CE以及列译码信号线R_a（1）至R_a（m）连接到行译码器232。列译码信号线R_a（1）连接到NAND电路331的一个输入，且行存储器写入控制信号线PWE_R连接到另一个输入。电平转移器332连接到NAND电路331的输出。电平转移器332连接到存储单元的栅极线GL。列译码线R_a（1）连接到NAND电路333的一个输入，且控制线CE连接到另一个输入。电平转移器334连接到NAND电路333的输出。多路复用器MUX连接到电平转移器334、可变电源线VR、电压线VH以及电容线CL。
在行译码器232中，当将控制线CE的数据设定为H电位时，将根据行地址信号线RA的数据而从m个行译码线R_a（1）至R_a（m）选择的只有一个行译码线的数据设定为H电位。当将控制线CE的数据设定为L电位时，将所有行译码线的数据设定为L电位，而与行地址信号线RA的数据无关。
将行存储器写入控制信号线PWE_R的数据设定为H电位，由此将对应于被选择的行译码线的存储单元中的栅极线GL的数据设定为电压VH。将其他存储单元中的栅极线GL的数据设定为L电位。作为对应于被选择的行译码线的存储单元中的电容线CL的数据，从多路复用器MUX输出可变电源线VR的数据的电位。对其他存储单元中的电容线CL的数据，从多路复用器MUX输出电压VH。
将行存储器写入控制信号线PWE_R的数据设定为L电位，由此将所有存储单元中的栅极线GL的数据设定为L电位。作为对应于被选择的行译码线的存储单元中的电容线CL的数据，从多路复用器MUX输出可变电源线VR的数据的电位。对其他存储单元中的电容线CL的数据，从多路复用器MUX输出电压VH。
图11至图13及图16示出按照本发明的一个方式的时序图。图11示出将来自输入数据信号线DIN1至DIN8的数据存储在n个锁存器群中的时序。图12示出将存储在n个锁存器群中的数据写入到存储单元的时序。图13示出从存储单元读取数据并将数据存储在n个锁存器群中的时序。图16示出将存储在n个锁存器群中的数据输出到输出数据信号线DOUT1至DOUT8的时序。
图11示出将来自输入数据信号线DIN1至DIN8的数据存储在锁存器群中的时序。首先，决定列地址线CA的数据及输入数据信号线DIN1至DIN8的数据，而将控制线CE的数据设定为H电位。由此，一个列译码信号线被选择。在图11中，在从“00h”依次写入列地址线CA的数据的前提下进行说明。
接着，将写入地址信号线BA_W1的数据设定为H电位，由此锁存器（1，1）至锁存器（1，8）的输入电连接到输入数据信号线DIN1至DIN8，而输入数据信号线DIN1至DIN8的数据被写入。当将数据写入到锁存器（1，1）至锁存器（1，8）时，通过将写入地址信号线BA_W1的数据设定为L电位，而存储数据。
接着，改变输入数据信号线DIN1至DIN8的数据。然后，将写入地址信号线BA_W2的数据设定为H电位，将输入数据信号线DIN1至DIN8的数据写入到锁存器（2，1）至锁存器（2，8）。当将数据写入到锁存器（2，1）至锁存器（2，8）时，通过将写入地址信号线BA_W2的数据设定为L电位，而存储数据。与此同样，对写入地址信号线BA_W4进行该操作。
在该操作中，当所有写入地址信号线BA_W1至BA_W4的数据成为L电位时需要改变列地址线CA的数据及输入数据信号线DIN1至DIN8的数据，以防止错误的写入。一系列的操作一直持续到所有列地址线CA的数据与写入地址信号线BA_W1至BA_W4的数据的组合被选择，而将输入数据信号线DIN1至DIN8的数据存储在所有锁存器群中。
在将输入数据信号线DIN1至DIN8的数据存储在所有锁存器群中之后，将存储在锁存器群中的数据写入到存储单元。图12示出将存储在锁存器群中的数据写入到存储单元的时序。
首先，在行驱动电路中决定行地址信号线RA的数据。因为当将数据存储在锁存器群中时控制线CE的数据成为H电位，所以当决定行地址信号线RA的数据时一个行译码信号被选择。在本实施方式中，对行地址信号线RA的数据为“00h”的情况进行说明。对应于被选择的行译码信号线的电容线CL（1）的数据成为L电位，且其他行中的电容线CL的数据成为电位VH。
接着，行存储器写入控制信号线PWE_R的数据成为H电位，且对应于被选择的行译码信号线的栅极线GL（1）的数据成为电位VH。
接着，在列驱动电路202中，存储器写入控制信号线PWE的数据成为H电位。存储器写入控制信号线PWE的数据成为H电位，由此对应于从列驱动电路202的写入电路存储在锁存器群中的数据的模拟电源电压线V1至V16的电压被输出。此时，列驱动电路202中的模拟开关通过利用高电位存储器读取控制信号线PREH和反转高电位存储器读取控制信号线PREHB而连接到写入电路的每一个的输出及位线BL（1）至BL（n）。由此，将模拟电源电压线V1至V16的电压输出到位线BL（1）至BL（n）。在本实施方式中，当存储在锁存器群中的数据为“0h”，对应V1的电压；“1h”，V2；“2h”，V3；“3h”，V4；“4h”，V5；“5h”，V6；“6h”，V7；“7h”，V8；“8h”，V9；“9h”，V10；“Ah”，V11；“Bh”，V12；“Ch”，V13；“Dh”，V14；“Eh”，V15；以及“Fh”，V16。
此时，在行驱动电路中，将从各位线BL（1）至BL（n）输出的电压V1至V16的电压写入到连接有栅极线GL（1）的存储单元的浮栅部FG。
接着，行存储器写入控制信号线PWE_R的数据成为L电位，而栅极线GL（1）的数据成为L电位。此时，与栅极线GL（1）连接的存储单元的数据被保持。
接着，在列驱动电路中，存储器写入控制信号线PWE的数据成为L电位，而将模拟电源电压线V1的电压（在图12中GND）输出到位线BL（1）至BL（n）。最后，在行驱动电路中控制线CE的数据成为L电位，由此电容线CL（1）至CL（m）的数据成为L电位。通过上述步骤，对存储单元的写入操作结束。
图13示出从存储单元读取数据且将数据存储在锁存器群中的时序。
首先，在行驱动电路中决定行地址线RA的数据，而将控制线CE的数据设定为H电位，由此选择读取的存储器的行。在本实施方式中，在行地址线RA的数据是“00h”的前提下进行说明。此时，将从电位产生电路提供的可变电压线VR的电压输出到被选择的电容线CL（1）的数据。可变电压线VR的电压根据计数信号线COUNT0至COUNT3的数据而变动。在此情况下，计数信号线COUNT0至COUNT3的数据越小，可变电压线VR的电压越高。将H电位提供给其他电容线CL的数据。
接着，在列驱动电路中，将存储器读取控制信号线PRE的数据设定为H电位。此时，高电位存储器读取控制信号线PREH的数据是与存储器读取控制信号线PRE的数据相同时序的信号。高电位存储读器取控制信号线PREH的数据的H电位比存储器读取控制信号线PRE的数据高。反转高电位存储器读取控制信号线PREHB的数据是高电位存储器读取控制信号线PREH的数据的反转信号。源极线SL的数据是通过缓冲器230得到的存储器读取控制信号线PRE的信号。
位线BL（1）至BL（n）通过利用高电位存储器读取控制信号线PREH及反转高电位存储器读取控制信号线PREHB电连接到读取电路。由此，由于读取电路的负载与存储单元中的p沟道晶体管的电阻分割，决定位线BL（1）至BL（n）的电位。
接着，根据计数信号线COUNT0至COUNT3的数据，从“0h”计数到“Fh”。电容线CL（1）输出根据计数信号线COUNT0至COUNT3的数据而变动的可变电压线VR的电压。如图13所示，随着计数信号线COUNT0至COUNT3的值增高，可变电压线VR的电压降低。
图14和图15示出读取操作的更具体的说明。图14表示读取电路和存储单元。图15示出图14的时序图。
在图15中，当电容线CL（1）的电位变动时，浮栅部FG的电位由于电容耦合而变动。由于浮栅部FG的电位，p沟道晶体管的源极与漏极之间的电阻值变动，并且由于读取电路的负载323与p沟道晶体管的电阻分割，位线BL的电位变动。
存储单元170中的p沟道晶体管160的电阻值变动，而位线BL（1）至BL（n）的电位超过某个值，由此读取电路中的读出放大器324的输出从H电位切换为L电位。由此，如图15所示，SA_OUT的输出也同样地从H电位切换为L电位，因此决定存储在列驱动电路中的锁存器群中的计数信号线COUNT0至COUNT3的值。
根据存储数据，即保持在各存储单元的浮栅部FG中的电压，位线BL（1）至BL（n）与电容线CL（1）之间的关系变动。由此，通过计数信号线COUNT0至COUNT3的数据、电容线CL（1）的电位以及位线BL（1）至BL（n）的电位对应存储单元中的浮栅部FG的电位而变动，可以实现多值的存储的读取。
图16示出将存储在锁存器群中的数据输出到输出数据信号线DOUT1至DOUT8的时序。
将列地址线CA的数据设定为“00h”。由于数据存储在锁存器群中所以控制线CE的数据维持为H电位，由此一个列译码信号线被选择。接着，将读取地址信号线BA_R1的数据设定为H电位。因此，存储在锁存器（1，1）至锁存器（1，8）中的数据通过锁存输出信号线而输出到输出数据信号线DOUT1至DOUT8。
接着，在将读取地址信号线BA_R1的数据设定为L电位之后，将读取地址信号线BA_R2的数据设定为H电位，而存储在锁存器（2，1）至锁存器（2，8）中的数据通过锁存输出信号线而输出到输出数据信号线DOUT1至DOUT8。与此同样，对读取地址信号线BA_R3及读取地址信号线BA_R4进行该操作。
当改变列地址线CA的数据时，将所有读取地址信号线BA_R1至BA_R4的数据设定为L电位。当读取存储在锁存器群中的数据时，依次控制读取地址信号线BA_R1至BA_R4的数据。
如上所述，24值存储器在每个列中包括4位的锁存器部及4位的多路复用器，且在4位的多路复用器中从电位V（1）至V（24）选择一个电位而输出，由此能够将多值数据一次且高速写入到一行中的存储单元，结果缩短写入时间。
另外，24值存储器包括4位的计数器且4位的计数器的输出连接到每个列中的4位的锁存器部的输入，由此能够减小读取电路的尺寸，因此能够节省存储外围电路的面积。
在本实施方式中，示出对一个存储单元写入或从其读取4位（16值（24值））的数据的电路结构作为示例，然而本发明的一个方式也能够应用于对一个存储单元写入或从其读取K位（2K值）的数据的电路结构。注意，能够应用于写入或读取2值的数据的电路结构。
2K值存储器在每个列中包括K位的锁存器部及K位的多路复用器，且在K位的多路复用器中从电位V（1）至V（2K）选择一个电位而输出，由此能够将多值数据一次且高速写入到一行中的存储单元，结果缩短写入时间。
另外，2K值存储器包括K位的计数器且K位的计数器的输出连接到每个列中的K位的锁存器部的输入，能够减小读取电路的尺寸，因此能够节省存储外围电路的面积。
本实施方式所示的结构及方法等能够与任意其他实施方式所示的结构及方法等适当地组合。
实施方式2
在本实施方式中，将参照图17A和图17B、图18A至图18G、图19A至图19E、图20A至图20D、图21A至图21D和图22A至图22C来描述按照所公开的发明的一个方式的半导体装置的结构和该半导体装置的制造方法。
<半导体装置的截面结构和平面结构>
图17A和图17B示出半导体装置的结构的一个示例。图17A示出半导体装置的截面，而图17B示出半导体装置的平面。在这里，图17A对应于沿图17B的线A1-A2和线B1-B2的截面。图17A和图17B所示的半导体装置在下部包括其中包含第一半导体材料的晶体管160以及在上部包括其中包含第二半导体材料的晶体管162。在这里优选的是，第一半导体材料和第二半导体材料相互不同。例如，除了氧化物半导体之外的半导体材料能够用作第一半导体材料，而氧化物半导体能够用作第二半导体材料。除了氧化物半导体之外的半导体材料能够是例如硅、锗、硅锗、碳化硅、砷化镓等，并且优选地是单晶半导体。除此以外，可使用有机半导体材料等。包含除了氧化物半导体之外的这种半导体材料的晶体管能够易于以高速度进行操作。另一方面，包含氧化物半导体的晶体管因其特性而能够长间保持电荷。图17A和图17B所示的半导体装置能够用作存储单元。
注意，所公开的发明的技术特征在于在晶体管162中使用能够用以充分降低断态电流的诸如氧化物半导体之类的半导体材料，以便保持数据。因此，不需要将诸如半导体装置的材料、结构之类的具体条件局限于以上给出的那些。
图17A和图17B中的晶体管160包括：沟道形成区134，设置在半导体衬底500上的半导体层中；杂质区132(又称作源区和漏区)，其间设置有沟道形成区134；栅极绝缘层122a，设置在沟道形成区134上；以及栅电极128a，设置在栅极绝缘层122a上，以便与沟道形成区134重叠。注意，为了方便起见，其源电极和漏电极在附图中未示出的晶体管可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极共称作“源电极”，而漏区和漏电极共称作“漏电极”。也就是说，在本说明书中，术语“源电极”可包括源区。
此外，导电层128b连接到设置在半导体衬底500上的半导体层中的杂质区126。在这里，导电层128b用作晶体管160的源电极或漏电极。另外，杂质区130设置在杂质区132与杂质区126之间。此外，还设置绝缘层136、绝缘层138和绝缘层140，以便覆盖晶体管160。注意，为了实现更高集成，晶体管160优选地具有没有如图17A和图17B所示的侧壁绝缘层的结构。另一方面，当重视晶体管160的特性时，侧壁绝缘层可设置在栅电极128a的侧面上，并且可设置包括具有不同杂质浓度的区域的杂质区132。
图17A和图17B中的晶体管162包括：氧化物半导体层144，设置在绝缘层140等上，源电极(或漏电极)142a和漏电极(或源电极)142b电连接到氧化物半导体层144；栅极绝缘层146，覆盖氧化物半导体层144、源电极142a和漏电极142b；以及栅电极148a，设置在栅极绝缘层146上，以便与氧化物半导体层144重叠。
在这里，优选地通过充分去除诸如氢之类的杂质或者充分提供氧，使氧化物半导体层144高度纯化。具体来说，氧化物半导体层144的氢浓度低于或等于为5×1019原子/cm3，优选地低于或等于5×1018原子/cm3，更优选地低于或等于5×1017原子/cm3。注意，氧化物半导体层144的氢浓度通过二次离子质谱分析法(SIMS)来测量。在通过充分降低氢浓度来高度纯化并且其中因氧缺陷引起的能隙的缺陷程度通过充分提供氧来降低的氧化物半导体层144中，载流子浓度低于1×1012/cm3，优选地低于1×1011/cm3，更优选地低于1.45×1010/cm3。例如，室温(25℃)下的断态电流(在这里为每单位沟道宽度(1μm))低于或等于100zA(1zA(仄普托安培)为1×10-21A)，优选地低于或等于10zA。这样，通过使用制作成i型(本征)氧化物半导体或实质i型氧化物半导体的氧化物半导体，能够得到具有极有利的断态电流特性的晶体管162。
注意，虽然图17A和图17B中的晶体管162包括处理成岛状以便抑制因小型化引起的元件之间的泄漏电流的氧化物半导体层144，但是可采用没有处理成岛状的氧化物半导体层144。在氧化物半导体层没有处理成岛状的情况下，能够防止因处理中的蚀刻引起的氧化物半导体层144的污染。
图17A和图17B中的电容器164包括漏电极142b、栅极绝缘层146和导电层148b。也就是说，漏电极142b用作电容器164的一个电极，而导电层148b用作电容器164的另一个电极。通过这种结构，能够充分确保电容。此外，通过层叠氧化物半导体层144和栅极绝缘层146，能够充分确保漏电极142b与导电层148b之间的绝缘性质。再者，在不需要电容器的情况下，可省略电容器164。
在本实施方式中，设置晶体管162和电容器164，以便与晶体管160的至少一部分重叠。通过采用这种平面布局，能够实现高集成。例如，给定最小特征尺寸为F，则存储单元所占用的面积会是15F2至25F2。
绝缘层150设置在晶体管162和电容器164上。在栅极绝缘层146和绝缘层150中形成的开口中设置布线154。布线154是用来连接一个存储单元和另一个存储单元的布线，并且对应于图2中的位线BL。布线154通过源电极142a和导电层128b连接到杂质区126。与其中晶体管160中的源区或漏区以及晶体管162中的源电极142a连接到不同的布线的结构相比，上述结构允许布线数量的减少。因此，半导体装置的集成度能够提高。
通过设置导电层128b，杂质区126和源电极142a相连接的位置以及源电极142a和布线154相连接的位置能够相互重叠。通过这种平面布局，能够防止元件面积因接触区而增加。换言之，半导体装置的集成度能够提高。
<SOI衬底的制造方法>
接下来将参照图18A至图18G来描述用于制造上述半导体装置的SOI衬底的制造方法的示例。
首先，为基底衬底（basesubstrate）准备半导体衬底500(参见图18A)。作为半导体衬底500，能够使用诸如单晶硅衬底或单晶锗衬底之类的半导体衬底。另外，作为半导体衬底，可使用太阳能级硅(SOG-Si)衬底等。此外，可使用多晶半导体衬底。在使用SOG-Si衬底、多晶半导体衬底等的情况下，与使用单晶硅衬底等的情况下相比，制造成本能够降低。
注意，代替半导体衬底500，能够使用用于电子工业的各种玻璃衬底，诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃和钡硼硅酸盐玻璃；石英衬底；陶瓷衬底；和蓝宝石衬底。此外，可使用其中氮化硅和氮化铝作为其主要成分并且其热膨胀系数接近硅的热膨胀系数的陶瓷衬底。
半导体衬底500的表面优选地预先清洁。具体来说，优选地采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、氨水过氧化氢混合物(APM)、稀释氢氟酸(DHF)等来清洁半导体衬底500。
随后准备接合衬底。在这里，单晶半导体衬底510用作接合衬底(参见图18B)。注意，虽然其结晶度是单晶的衬底在这里用作接合衬底，但是接合衬底的结晶度不一定局限于单晶。
例如，作为单晶半导体衬底510，能够使用采用14族元素所形成的单晶半导体衬底，例如单晶硅衬底、单晶锗衬底或者单晶硅锗衬底。此外，能够使用采用砷化镓、磷化铟等的化合物半导体衬底。市场销售硅衬底的典型示例是圆形硅衬底，其直径为5英寸(125毫米)、直径为6英寸(150毫米)、直径为8英寸(200毫米)、直径为12英寸(300毫米)和直径为16英寸(400毫米)。注意，单晶半导体衬底510的形状并不局限于圆形，并且单晶半导体衬底510可以是已经处理成例如矩形形状等的衬底。此外，单晶半导体衬底510能够通过直拉（Czochralski）(CZ)法或浮区(FZ)法来形成。
氧化膜512在单晶半导体衬底510的表面上形成(参见图18C)。考虑到去除污染，优选的是，在形成氧化膜512之前，采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、氨水过氧化氢混合物(APM)、稀释氢氟酸(DHF)、FPM(氢氟酸、过氧化氢水和纯水的混合溶液)等清洁单晶半导体衬底510的表面。可交替排放稀释氢氟酸和臭氧水来进行清洁。
氧化膜512能够采用例如氧化硅膜、氧氮化硅膜等的单层或叠层来形成。作为用于形成氧化膜512的方法，能够使用热氧化方法、CVD方法、溅射方法等。当氧化膜512通过CVD方法来形成时，氧化硅膜优选地使用诸如四乙氧基甲硅烷(缩写为TEOS)(化学分子式Si(OC2H5)4)之类的有机硅烷来形成，使得能够实现有利接合。
在本实施方式中，通过对单晶半导体衬底510进行热氧化处理来形成氧化膜512(在这里为SiOx膜)。热氧化处理优选地在添加了卤素的氧化气氛中进行。
例如，单晶半导体衬底510的热氧化处理在添加了氯(Cl)的氧化气氛中进行，由此能够形成被氯氧化的氧化膜512。在这种情况下，氧化膜512是包含氯原子的膜。通过这种氯氧化，作为外来的杂质的重金属(例如Fe、Cr、Ni或Mo)被捕获，并且金属的氯化物被形成并且然后移动到外部；因此，能够降低单晶半导体衬底510的污染。
注意，氧化膜512中包含的卤素原子并不局限于氯原子。氟原子可包含在氧化膜512中。作为单晶半导体衬底510的表面的氟氧化的方法，能够使用其中将单晶半导体衬底510沉浸在HF溶液中并且然后在氧化气氛中经过热氧化处理的方法、其中在添加了NF3的氧化气氛中进行热氧化处理的方法等。
随后，离子通过电场来加速，被照射到单晶半导体衬底510，并且被添加，由此在单晶半导体衬底510中以预定深度形成其中晶体结构被破坏的脆化区514(参见图18D)。
形成脆化区514的深度能够通过离子的动能、质量、电荷或者离子的入射角等来调整。脆化区514在与离子的平均穿透深度大致相同的深度形成。因此，从单晶半导体衬底510分离的单晶半导体层的厚度能够采用添加离子所在的深度来调整。例如，平均穿透深度可控制成使得单晶半导体层的厚度大约为10nm至500nm，优选为50nm至200nm。
能够采用离子掺杂设备或者离子注入设备来进行离子照射处理。作为离子掺杂设备的典型示例，存在非质量分离类型设备，其中进行工艺气体的等离子体激励，并且通过所生成的所有离子种类来照射对象。在这个设备中，对象采用没有质量分离的等离子体的离子种类来照射。相反，离子注入设备是质量分离设备。在离子注入设备中，进行等离子体的离子种类的质量分离，并且采用具有预定质量的离子种类来照射对象。
在本实施方式中，描述其中离子掺杂设备用于将氢加入单晶半导体衬底510的示例。包含氢的气体用作源气体。对于用于照射的离子，H3 +的比例优选地设定为高。具体来说，优选的是，H3 +的比例相对于H+、H2 +和H3 +的总量设定为高于或等于50％(更优选地高于或等于80％)。通过H3 +的高比例，离子照射的效率能够提高。
注意，待添加的离子并不局限于氢离子。可添加氦离子等。此外，待添加的离子并不局限于一种离子，而是可添加多种离子。例如，在使用离子掺杂设备同时采用氢和氦来进行照射的情况下，与通过不同步骤采用氢和氦来进行照射的情况相比，能够减少步骤数量，并且能够抑制稍后形成的单晶半导体层的表面粗糙度。
注意，当采用离子掺杂设备来形成脆化区514时，还可添加重金属；但是，离子照射通过包含卤素原子的氧化膜512来进行，由此能够防止因重金属引起的单晶半导体衬底510的污染。
接着，半导体衬底500和单晶半导体衬底510布置成彼此相向，并且使其在其间有氧化膜512的情况下相互紧密附连。因此，半导体衬底500和单晶半导体衬底510相互接合(参见图18E)。注意，氧化膜或氮化膜可在与半导体衬底500接合的单晶半导体衬底510的表面上形成。
当进行接合时，优选的是，将大于或等于0.001N/cm2但小于或等于100N/cm2的压力、例如大于或等于1N/cm2但小于或等于20N/cm2的压力施加到半导体衬底500的一个部分或者单晶半导体衬底510的一个部分。在使接合表面相互靠近并且通过施加压力来布置成相互紧密接触时，半导体衬底500与氧化膜512之间的接合在进行紧密接触的部分生成，并且从那个部分，接合自然地扩展到几乎整个面积。这种接合在范德瓦尔斯力或氢键结合的作用下进行，并且能够在室温下进行。
注意，在单晶半导体衬底510和半导体衬底500相互接合之前，将要相互接合的表面优选地经过表面处理。表面处理能够提高单晶半导体衬底510与半导体衬底500之间的界面处的接合强度。
作为表面处理，能够使用湿式处理、干式处理或者湿式处理和干式处理的组合。此外，湿式处理可与不同湿式处理组合使用，或者干式处理可与不同干式处理组合使用。
注意，用于提高接合强度的热处理可在接合之后进行。这种热处理在没有发生脆化区514处的分离的温度(例如，高于或等于室温但低于400℃的温度)下进行。另外，半导体衬底500和氧化膜512的接合可在以这个范围之内的温度对其加热的同时来进行。热处理能够使用扩散炉、诸如电阻加热炉之类的加热炉、快速热退火(RTA)设备、微波加热设备等来进行。注意，上述温度条件只是一个示例，并且所公开的发明的一个方式不应当被理解为局限于这个示例。
随后，进行热处理，以便在脆化区分离单晶半导体衬底510，由此单晶半导体层516在半导体衬底500上形成，其间设置氧化膜512(图18F)。
注意，希望分离中的热处理的温度尽可能低。这是因为，当分离中的温度低时，能够抑制单晶半导体层516的表面上粗糙度的生成。具体来说，分离中的热处理的温度可高于或等于300℃但低于或等于600℃，并且热处理在温度低于或等于500℃（高于或等于400℃）时更为有效。
注意，在分离单晶半导体衬底510之后，单晶半导体层516可经过在高于或等于500℃的温度的热处理，使得单晶半导体层516中剩余的氢的浓度得到降低。
随后，采用激光来照射单晶半导体层516的表面，由此形成其表面平面度得到改进并且其中缺陷得到降低的单晶半导体层518(参见图18G)。注意，代替激光照射处理，可进行热处理。
虽然在本实施方式中，采用激光的照射处理紧接用于分离单晶半导体层516的热处理之后进行，但是本发明的一个方式不应当被理解为局限于此。在用于分割单晶半导体层516的热处理之后进行用于去除单晶半导体层516的表面上包含许多缺陷的区域的蚀刻处理，然后可进行激光照射处理。另外，激光照射处理可在单晶半导体层516的表面平面度得到改进之后来进行。注意，蚀刻处理可以是湿式蚀刻或干式蚀刻。此外，在本实施方式中，在如上所述进行采用激光的照射之后，可进行减小单晶半导体层516的厚度的步骤。为了减小单晶半导体层516的厚度，可采用干式蚀刻和湿式蚀刻的任一种或两者。
通过上述步骤，能够得到包括具有有利特性的单晶半导体层518的SOI衬底(参见图18G)。
<半导体装置的制造方法>
接下来将参照图19A至图19E、图20A至图20D、图21A至图21D和图22A至图22C来描述制造使用上述SOI衬底的半导体装置的方法。
<下部中的晶体管的制造方法>
首先参照图19A至图19E和图20A至图20D来描述用于制造下部中的晶体管160的方法。注意，图19A至图19E和图20A至图20D示出通过图18A至图18G所示的方法所形成的SOI衬底的部分，并且是示出图17A所示的下部中的晶体管的截面工艺图。
首先，单晶半导体层518构图成岛状，使得形成半导体层120(参见图19A)。注意，在这个步骤之前或之后，可将给予n型传导性的杂质元素或者给予p型传导性的杂质元素加入半导体层，以便控制晶体管的阈值电压。在硅用作半导体的情况下，磷、砷等能够用作给予n型传导性的杂质元素。另一方面，硼、铝、镓等能够用作给予p型传导性的杂质元素。
随后，绝缘层122形成为使得覆盖半导体层120(参见图19B)。绝缘层122稍后将是栅极绝缘层。例如，能够通过对半导体层120的表面进行热处理(热氧化处理、热氮化处理等)，来形成绝缘层122。可代替热处理使用高密度等离子体处理。例如，能够使用诸如He、Ar、Kr或Xe等稀有气体与氧、氧化氮、氨、氮或氢的任一种的混合气体来进行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层122优选地具有包括氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))等的任一种的单层结构或层叠结构。绝缘层122的厚度例如能够大于或等于1nm但小于或等于100nm，优选地大于或等于10nm但小于或等于50nm。在这里，包含氧化硅的单层绝缘层通过等离子体CVD方法来形成。
随后，掩模124在绝缘层122上形成，并且将给予一种导电类型的杂质元素加入半导体层120，使得形成杂质区126(参见图19C)。注意，在这里，在添加杂质元素之后去除掩模124。
随后，掩模在绝缘层122上形成，并且部分地去除与杂质区126重叠的绝缘层122的区域，使得形成栅极绝缘层122a(参见图19D)。绝缘层122的部分能够通过诸如湿式蚀刻或干式蚀刻之类的蚀刻去除。
随后，用于形成栅电极(包括使用与栅电极相同的层所形成的布线)的导电层在栅极绝缘层122a上形成并且经过处理，使得形成栅电极128a和导电层128b(参见图19E)。
用于栅电极128a和导电层128b的导电层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸镀方法、CVD方法、溅射方法、旋涂方法之类的各种膜形成方法。导电层可通过使用抗蚀剂掩模进行蚀刻来处理。
随后，通过使用栅电极128a和导电层128b作为掩模将给予一种导电类型的杂质元素加入半导体层，使得形成沟道形成区134、杂质区132和杂质区130(参见图20A)。在这里，添加诸如硼(B)之类的杂质元素，以便形成p沟道晶体管。在形成n沟道晶体管的情况下，例如添加诸如磷(P)或砷(As)之类的杂质元素。在这里，待添加杂质元素的浓度能够适当设定。另外，在添加杂质元素之后，进行用于活化的热处理。在这里，杂质区中的浓度按照下列顺序增加：杂质区126、杂质区132和杂质区130。
随后，绝缘层136、绝缘层138和绝缘层140形成为使得覆盖栅极绝缘层122a、栅电极128a和导电层128b(参见图20B)。
绝缘层136、绝缘层138和绝缘层140能够使用包括诸如氧化硅、氧氮化硅、氮氧化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。绝缘层136、绝缘层138和绝缘层140特别优选地使用低介电常数(low-k)材料来形成，因为由于重叠电极或布线引起的电容能够充分降低。注意，绝缘层136、绝缘层138和绝缘层140可以是使用这些材料的任一种所形成的多孔绝缘层。由于多孔绝缘层与密集绝缘层相比具有低介电常数，所以因电极或布线引起的电容能够进一步降低。此外，绝缘层136、绝缘层138和绝缘层140能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。在本实施方式中，将描述将氧氮化硅用于绝缘层136、将氮氧化硅用于绝缘层138以及将氧化硅用于绝缘层140的情况。在这里采用绝缘层136、绝缘层138和绝缘层140的层叠结构；但是，所公开的发明的一个方式并不局限于此。还可使用单层结构、两层的层叠结构或者四层或更多层的层叠结构。
随后，绝缘层138和绝缘层140经过化学机械抛光(CMP)处理或蚀刻处理，使得绝缘层138和绝缘层140变平(参见图20C)。在这里，进行CMP处理，直到部分露出绝缘层138。当氮氧化硅用于绝缘层138而氧化硅用于绝缘层140时，绝缘层138用作蚀刻阻止物。
随后，绝缘层138和绝缘层140经过CMP处理或蚀刻处理，使得露出栅电极128a和导电层128b的上表面(参见图20D)。在这里，进行蚀刻，直到部分露出栅电极128a和导电层128b。对于蚀刻处理，优选地进行干式蚀刻，但可进行湿式蚀刻。在部分露出栅电极128a和导电层128b的步骤中，为了改进稍后形成的晶体管162的特性，优选地尽可能使绝缘层136、绝缘层138和绝缘层140的表面变平。
通过上述步骤，能够形成下部中的晶体管160(参见图20D)。
注意，在上述步骤之前或之后，可进行用于形成附加电极、布线、半导体层或绝缘层的步骤。例如，其中层叠绝缘层和导电层的多层布线结构用作布线结构，使得能够提供高度集成半导体装置。
<上部中的晶体管的制造方法>
接下来将参照图21A至图21D和图22A至图22C来描述用于制造上部中的晶体管162的方法。
首先，氧化物半导体层在栅电极128a、导电层128b、绝缘层136、绝缘层138、绝缘层140等上形成，并且经过处理，使得形成氧化物半导体层144(参见图21A)。注意，在形成氧化物半导体层之前，用作基底（base）的绝缘层可在绝缘层136、绝缘层138和绝缘层140上形成。绝缘层可通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。
待使用的氧化物半导体优选地至少包含铟(In)或锌(Zn)。具体来说，优选地包含In和Zn。作为用于降低使用氧化物半导体的晶体管的电气特性的偏差的稳定剂，优选地还包含镓(Ga)。优选地包含锡(Sn)作为稳定剂。优选地包含铪(Hf)作为稳定剂。优选地包含铝(Al)作为稳定剂。
作为另一种稳定剂，可包含诸如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)之类的一种或多种镧系元素。
作为用于氧化物半导体层的材料，能够使用如下材料：四元金属氧化物诸如In-Sn-Ga-Zn-O类材料、In-Hf-Ga-Zn-O类材料、In-Al-Ga-Zn-O类材料、In-Sn-Al-Zn-O类材料、In-Sn-Hf-Zn-O类材料、In-Hf-Al-Zn-O类材料；三元金属氧化物诸如In-Ga-Zn-O类材料、In-Sn-Zn-O类材料、In-Al-Zn-O类材料、Sn-Ga-Zn-O类材料、Al-Ga-Zn-O类材料、Sn-Al-Zn-O类材料、In-Hf-Zn-O类材料、In-La-Zn-O类材料、In-Ce-Zn-O类材料、In-Pr-Zn-O类材料、In-Nd-Zn-O类材料、In-Sm-Zn-O类材料、In-Eu-Zn-O类材料、In-Gd-Zn-O类材料、In-Tb-Zn-O类材料、In-Dy-Zn-O类材料、In-Ho-Zn-O类材料、In-Er-Zn-O类材料、In-Tm-Zn-O类材料、In-Yb-Zn-O类材料、In-Lu-Zn-O类材料；二元金属氧化物诸如In-Zn-O类材料、Sn-Zn-O类材料、Al-Zn-O类材料、Zn-Mg-O类材料、Sn-Mg-O类材料、In-Mg-O类材料、In-Ga-O类材料；In-O类材料；Sn-O类材料；Zn-O类材料；等。此外，上述材料可包含SiO2。在这里，例如，In-Ga-Zn-O类材料意味着含有铟（In）、镓（Ga）、锌（Zn）的氧化物膜，并且对其组成比没有具体限制。此外，In-Ga-Zn-O类材料可包含In、Ga及Zn以外的元素。
另外，作为氧化物半导体，可使用由化学式InMO3(ZnO)m(m＞0)所表达的材料。在这里，M表示从Ga、Al、Fe、Mn和Co所选的一种金属元素或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等。此外，作为氧化物半导体，可使用由化学式In3SnO5(ZnO)n(n＞0，n是整数)所表达的材料。
例如，能够使用原子比In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn-O类材料或者其组成处于上述组成附近的氧化物的任一种。此外，可使用原子比In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn-O类材料或者其组成处于上述组成附近的氧化物的任一种。
但是，本发明的一个方式并不局限于此，可根据所需半导体特性(例如迁移率、阈值电压和偏差)使用具有适当组成的材料。此外，为了得到所需半导体特性，优选的，载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子比、原子间距离、密度等设置成适当值。
例如，在使用In-Sn-Zn-O类材料的情况下能够比较容易得到高迁移率。但是，即使在使用In-Ga-Zn-O类材料的情况下也能够通过降低块体内缺陷密度来增加迁移率。
注意，例如，表达“以原子比In:Ga:Zn=a:b:c(a+b+c=1)包含In、Ga和Zn的氧化物的组成处于以原子比In:Ga:Zn=A:B:C(A+B+C=1)包含In、Ga和Zn的氧化物附近”表示a、b和c满足下列关系：(a-A)2+(b-B)2+(c-C)2≤r2，并且例如，r可以为0.05。同样的情况适用于其它氧化物。
氧化物半导体可以是单晶或非单晶的。在后一种情况下，氧化物半导体可以是非晶或多晶。此外，氧化物半导体可具有包括具有结晶度的部分的非晶结构或者非非晶（non-amorphous）结构。
在非晶态的氧化物半导体中，平坦表面能够比较容易得到，使得当晶体管通过使用氧化物半导体来制造时，界面散射能够降低，并且较高的迁移率能够比较容易得到。
在具有结晶度的氧化物半导体中，块体内缺陷能够进一步降低，并且当表面平坦度得到改进时，能够得到比非晶态的氧化物半导体层更高的迁移率。为了改进表面平坦度，氧化物半导体优选地在平坦表面上形成。具体来说，氧化物半导体可在平均表面粗糙度(Ra)小于或等于1nm、优选地小于或等于0.3nm、更优选地小于或等于0.1nm的表面上形成。
注意，Ra通过由JISB0601定义的中心线平均粗糙度的三维扩充来得到，以便应用于平面。Ra能够表达为“从参考表面到指定的表面的偏差的绝对值的平均值”，并且由下式来定义。
[公式1]
在上式中，S0表示待测量平面的面积(由坐标(x1,y1)、(x1,y2)、(x2,y1)和(x2,y2)所表示的四个点来定义的矩形区)，以及Z0表示待测量平面的平均高度。Ra能够采用原子力显微镜(AFM)来测量。
氧化物半导体层的厚度优选地为大于或等于3nm但小于或等于30nm。这是因为晶体管在氧化物半导体层过厚(例如厚度大于或等于50nm)时可能常导通。
氧化物半导体层优选地通过其中诸如氢、水、羟基或氢化物之类的杂质不易进入氧化物半导体层的方法来形成。例如，能够使用溅射方法等。
作为In-Ga-Zn-O类靶，例如能够使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的靶。注意，不需要将靶材料和组成比局限于以上所述。例如，能够使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的靶。
作为In-Zn-O类材料的靶，使用如下组成比的靶：原子比中组成比为In:Zn=50:1至1:2(摩尔比中In2O3:ZnO=25:1至1:4)，原子比中优选地为20:1至1:1(摩尔比中In2O3:ZnO=10:1至1:2)，原子比中更优选地为15:1至1.5:1(摩尔比中In2O3:ZnO=15:2至3:4)。例如，当用于形成In-Zn-O类氧化物半导体的靶具有原子比中组成比为In:Zn:O=X:Y:Z时，满足关系Z＞1.5X+Y。
此外，In-Sn-Zn-O类材料也能够称作ITZO，并且使用具有原子比中组成比为In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、In:Sn:Zn=20:45:35等的氧化物靶。
氧化物靶的相对密度高于或等于90％但低于或等于100％，优选地为高于或等于95％但低于或等于99.9％。这是因为通过使用具有高相对密度的靶，所形成的氧化物半导体层可以是致密的膜。
膜形成气氛可以是稀有气体(通常为氩)气氛、氧气氛或者稀有气体和氧的混合气氛。从其中去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体的气氛是优选的，以为防止氢、水、羟基、氢化物等进入氧化物半导体层。
在本实施方式中，使用In-Ga-Zn-O类氧化物靶通过溅射方法形成氧化物半导体层。
首先，将衬底置于保持在已降低压力下的膜形成室中，并且对衬底加热，使得衬底温度达到高于200℃但低于或等于500℃、优选地高于300℃但低于或等于500℃、更优选地高于或等于350℃但低于或等于450℃的温度。
然后，将其中充分去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体引入从其中去除剩余水分的膜形成室，并且氧化物半导体层通过使用靶在衬底上形成。为了去除膜形成室中残留的水分，合乎需要地使用诸如低温泵、离子泵或钛升华泵之类的捕集真空泵。此外，排除单元可以是设置有冷阱的涡轮泵。在采用低温泵排空的膜形成室中，例如，去除诸如氢、水、羟基或氢化物(优选地还有包含碳原子的化合物)之类的杂质，由此能够降低膜形成室中形成的氧化物半导体层中诸如氢、水、羟基或氢化物之类的杂质的浓度。
在沉积期间衬底温度低(例如100℃或更低)的情况下，包含氢原子的物质有可能进入氧化物半导体；因此，优选的是以上述范围之内的温度对衬底加热。当氧化物半导体层在以该温度加热衬底的情况下形成时，衬底温度增加，使得氢键被热量切断，并且包含氢原子的物质不太可能进入氧化物半导体层。因此，氧化物半导体层在以上述温度加热衬底的情况下形成，由此氧化物半导体层中诸如氢、水、羟基或氢化物之类的杂质的浓度能够充分降低。此外，因溅射引起的损坏能够降低。
作为膜形成条件的一个示例，采用下列条件：衬底与靶之间的距离为60mm，压力为0.4Pa，直流(DC)电源为0.5kW，衬底温度为400℃，以及膜形成气氛为氧气氛(氧流率的比例为100％)。注意，脉冲直流电源是优选的，因为能够减少膜形成中生成的粉状物质(又称作颗粒或灰尘)，并且膜厚度可以是均匀的。
注意，在通过溅射方法形成氧化物半导体层之前，优选地通过其中引入氩气并且生成等离子体的反溅射，去除附于氧化物半导体层的形成表面的粉状物质(又称作颗粒或灰尘)。反溅射指的是一种将电压施加到衬底侧以便在衬底附近生成等离子体从而修改表面的方法。注意，氮、氦、氧等气体可用来代替氩。
能够通过当具有预期形状的掩模在氧化物半导体层上形成之后进行蚀刻，来处理氧化物半导体层。掩模可通过诸如光刻或喷墨方法之类的方法来形成。氧化物半导体层的蚀刻可以是干式蚀刻或湿式蚀刻。不用说，可组合使用它们两者。
此后，可对氧化物半导体层144进行热处理(第一热处理)。热处理进一步去除氧化物半导体层144中包含氢原子的物质；因此能够提高氧化物半导体层144的结构并且能够降低能隙中缺陷能级。在惰性气体气氛下以高于或等于250℃但低于或等于700℃、优选地高于或等于450℃但低于或等于600℃或者低于衬底的应变点的温度来进行热处理。惰性气体气氛优选地是包含氮或稀有气体(例如氦、氖或氩)作为其主要成分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度高于或等于6N(99.9999％)、优选地高于或等于7N(99.99999％)(即，杂质浓度低于或等于1ppm，优选地低于或等于0.1ppm)。
热处理能够按照如下方式来进行：例如，将对象引入使用电阻加热元件等的电炉，并且在氮气氛下以450℃加热一小时。氧化物半导体层144在热处理期间没有暴露于空气，使得能够防止水和氢的进入。
上述热处理具有去除氢、水等的效果，并且能够称作脱水处理、脱氢处理等。热处理能够在如下时机进行，例如在将氧化物半导体层处理成岛状之前或者在形成栅极绝缘层之后。这种脱水处理或脱氢处理可进行一次或多次。
随后，用于形成源电极和漏电极的导电层(包括在与源电极和漏电极相同的层中形成的布线)在氧化物半导体层144上形成并且经过处理，使得形成源电极142a和漏电极142b(参见图21B)。
导电层能够通过PVD方法或CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为成分的合金等。此外，可使用从锰、镁、锆、铍、钕和钪中选取的一种或多种材料。
导电层可具有单层结构或者包括两层或更多层的层叠结构。例如，导电层可具有钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、其中钛膜层叠在铝膜上的两层结构、其中钛膜层叠在氮化钛膜上的两层结构或者其中钛膜、铝膜和钛膜按照这种顺序层叠的三层结构。注意，具有钛膜或氮化钛膜的单层结构的导电层的优点在于，它能够易于被处理成具有斜坡形状（tpaeredshape）的源电极142a和漏电极142b。
另外，导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，有时缩写成ITO)、氧化铟-氧化锌合金(In2O3-ZnO)或者其中包含硅或氧化硅的任意这些金属氧化物材料。
导电层优选地蚀刻成使得将要形成的源电极142a和漏电极142b具有斜坡形端部。在这里，斜角例如优选地大于或等于30°但小于或等于60°。进行蚀刻，使得源电极142a和漏电极142b的端部变斜坡形，由此能够改进通过稍后形成的栅极绝缘层146的覆盖，并且能够防止断开连接。
上部中的晶体管的沟道长度(L)通过源电极142a与漏电极142b的下边缘部分之间的距离来确定。注意，对于用于形成在形成沟道长度(L)小于25nm的晶体管的情况下使用的掩模的曝光，优选地使用其波长短至数纳米到数十纳米的极紫外线。在通过极紫外光的曝光中，分辨率高，并且焦深大。由于这些原因，稍后将要形成的晶体管的沟道长度(L)能够处于大于或等于10nm但小于或等于1000nm(1μm)的范围之内，并且电路能够以较高速度进行操作。此外，小型化能够实现半导体装置的低功率消耗。
作为与图21B中不同的一个示例，氧化物导电层可作为源区和漏区在氧化物半导体层144与源电极之间以及氧化物半导体层144与漏电极之间设置。
例如，能够通过在氧化物半导体层144上形成氧化物导电膜、在氧化物导电膜上形成导电层以及在同一光刻步骤中处理氧化物导电膜和导电层，来形成用作源区和漏区的氧化物导电层、源电极142a和漏电极142b。
此外，形成氧化物半导体膜和氧化物导电膜的叠层，并且在同一光刻步骤中处理氧化物半导体膜和氧化物导电膜的叠层的形状，使得形成岛状的氧化物半导体层144和氧化物导电膜。在形成源电极142a和漏电极142b之后，使用源电极142a和漏电极142b作为掩模来蚀刻岛状氧化物导电膜，使得能够形成用作源区和漏区的氧化物导电层。
注意，当进行用于处理氧化物导电层的形状的蚀刻时，适当调整蚀刻条件(例如蚀刻剂的类型、蚀刻剂的浓度和蚀刻时间)，以便防止氧化物半导体层的过度蚀刻。
氧化物导电层的材料优选地包含氧化锌作为成分，并且优选地没有包含氧化铟。对于这种氧化物导电层，能够使用氧化锌、氧化锌铝、氮氧化锌铝、氧化锌镓等。
当氧化物导电层在氧化物半导体层与源和漏电极之间设置时，源区和漏区能够具有较低电阻，并且晶体管能够高速工作。
通过氧化物半导体层144、氧化物导电层和使用金属材料所形成的源电极和漏电极的结构，晶体管的耐受电压能够进一步提高。
为了提高外围电路(驱动电路)的频率特性将氧化物导电层用于源区和漏区是有效的。这是因为金属电极(例如钼或钨)和氧化物导电层相接触与金属电极(例如钼或钨)和氧化物半导体层相接触相比能够降低接触电阻。能够通过将氧化物导电层插入氧化物半导体层与源和漏电极之间来降低接触电阻；因此，外围电路(驱动电路)的频率特性能够得到改进。
随后，栅极绝缘层146形成为使得覆盖源电极142a和漏电极142b，并且与氧化物半导体层144的一部分接触(参见图21C)。
能够通过CVD方法、溅射方法等，形成栅极绝缘层146。另外，栅极绝缘层146优选地形成为使得包含氧化硅、氮化硅、氧氮化硅、氧化镓、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))等。栅极绝缘层146可具有单层结构或者其中结合这些元素的层叠结构。对厚度没有具体限制；但在使半导体装置小型化的情况下，优选的是厚度小，以便确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够设定为大于或等于1nm但小于或等于100nm，优选地大于或等于10nm但小于或等于50nm。
当栅极绝缘层如上所述较薄时，导致因隧道效应等引起的栅极泄漏问题。为了解决栅极泄漏问题，诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))或者添加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))之类的高介电常数(high-k)材料优选地用于栅极绝缘层146。通过high-k材料用于栅极绝缘层146有可能确保电气特性，并且增加厚度，以便抑制栅极泄漏。注意，可采用包含high-k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等的任一种的膜的层叠结构。
另外，接触于氧化物半导体层144的绝缘层（在本实施方式中，栅极绝缘层146）可使用包含13族元素及氧的绝缘材料形成。较多氧化物半导体材料包含13族元素，包含13族元素的绝缘材料与氧化物半导体的搭配良好。因此当将包含13族元素的绝缘材料用于与氧化物半导体层接触的绝缘层，能够保持与氧化物半导体层之间的界面的良好的状态。
在这里，包含13族元素的绝缘材料指的是包含13族的一种或多种元素的绝缘材料。作为包含13族元素的绝缘材料，举出氧化镓、氧化铝、氧化铝镓、氧化镓铝等。在这里，氧化铝镓指的是其中原子百分比中铝的量比镓要大的材料，而氧化镓铝指的是其中原子百分比中镓的量大于或等于铝的量的材料。
例如，在形成与包含镓的氧化物半导体层接触的栅极绝缘层的情况下，包含氧化镓的材料用于栅极绝缘层，使得氧化物半导体层与栅极绝缘层之间的界面的特性保持为有利。此外，当氧化物半导体层和包含氧化镓的绝缘层设置成相互接触时，能够降低在氧化物半导体层与绝缘层之间的界面处的氢的堆积。注意，在属于与氧化物半导体的构成元素相同族的元素用于绝缘层的情况下，能够得到相似效果。例如，通过使用包含氧化铝的材料来形成绝缘层是有效的。氧化铝是不易透水的。因此，优选的是在防止水进入氧化物半导体层方面使用包含氧化铝的材料。
与氧化物半导体层144接触的绝缘层的绝缘材料优选地通过氧气氛下的热处理或氧掺杂来包含比例比化学计量组成更高的氧。“氧掺杂”指的是将氧加入块体中。注意，使用术语“块体”以便阐明氧不仅加入薄膜表面，而且还加入薄膜内部。另外，“氧掺杂”包括“氧等离子体掺杂”，其中将制作为等离子体的氧加入块体。氧掺杂可使用离子注入方法或离子掺杂方法来进行。
例如，在与氧化物半导体层144接触的绝缘层使用氧化镓来形成的情况下，氧化镓的组成能够通过氧气氛下的热处理或者氧掺杂来设置为Ga2Ox(x=3+α，0＜α＜1)。在与氧化物半导体层144接触的绝缘层使用氧化铝来形成的情况下，氧化铝的组成能够通过氧气氛下的热处理或者氧掺杂来设置为Al2Ox(x=3+α，0＜α＜1)。在与氧化物半导体层144接触的绝缘层使用氧化镓铝(或者氧化铝镓)来形成的情况下，氧化镓铝(或者氧化铝镓)的组成能够通过氧气氛下的热处理或者氧掺杂来设置为GaxAl2-xO3+α(0＜x＜2，0＜α＜1)。
通过氧掺杂处理等，能够形成包括其中氧的比例比化学计量组成中更高的区域的绝缘层。当包括这种区域的绝缘层与氧化物半导体层接触时，将绝缘层中过度存在的氧提供给氧化物半导体层，并且能够降低氧化物半导体层中或者氧化物半导体层与绝缘层之间的界面处的氧缺陷。
注意，代替栅极绝缘层146，可将包括其中氧的比例比化学计量组成中更高的区域的绝缘层用于用作氧化物半导体层144的基底膜的绝缘层，或者可用于栅极绝缘层146和基底绝缘层。
在形成栅极绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中进行。热处理的温度高于或等于200℃但低于或等于450℃，优选地高于或等于250℃但低于或等于350℃。例如，热处理可在氮气氛中以250℃进行1小时。第二热处理能够降低晶体管的电气特性的偏差。此外，在栅极绝缘层146包含氧的情况下，能够将氧提供给氧化物半导体层144以补偿氧化物半导体层144中的氧缺陷。
注意，虽然在本实施方式中，第二热处理在形成栅极绝缘层146之后进行，但是第二热处理的时机并不局限于此。例如，第二热处理可在形成栅电极之后进行。此外，第二热处理可接着第一热处理来进行，第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。
如上所述，通过进行第一热处理和第二热处理中的至少一种，氧化物半导体层144能够高度纯化成使得包含其中包括尽可能少的氢原子的物质。
随后，用于形成栅电极的导电层(包括使用与栅电极相同的层所形成的布线)被形成并且经过处理，使得形成栅电极148a和导电层148b(参见图21D)。
栅电极148a和导电层148b能够使用诸如钼、钛、钽、钨、铝、铜、钕或钪之类的金属材料或者包含任意这些材料作为主要成分的合金材料来形成。注意，栅电极148a和导电层148b可具有单层结构或层叠结构。
随后，绝缘层150在栅极绝缘层146、栅电极148a和导电层148b上形成(参见图22A)。能够通过PVD方法、CVD方法等，形成绝缘层150。绝缘层150能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化镓或氧化铝之类的无机绝缘材料的材料来形成。注意，对于绝缘层150，可优选地使用具有低介电常数的材料，或者优选地采用具有低介电常数的结构(例如多孔结构)。这是因为通过降低绝缘层150的低介电常数，布线与电极等之间生成的电容能够降低并且增加操作速度。注意，虽然在本实施方式中，绝缘层150具有单层结构，但是所公开的发明的一个方式并不局限于该结构。绝缘层150可具有包括两层或更多层的层叠结构。
随后，在栅极绝缘层146和绝缘层150中形成达源电极142a的开口。此后，连接到源电极142a的布线154在绝缘层150上形成(参见图22B)。开口通过使用掩模等的选择性蚀刻来形成。
导电层通过PVD方法或CVD方法来形成，并且然后进行构图，使得形成布线154。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为成分的合金等。此外，可使用包括锰、镁、锆、铍、钕和钪中的一种或组合这些元素的材料。
具体来说，有可能采用一种方法，例如其中通过PVD方法在包括绝缘层150的开口的区域中形成薄(大约5nm)钛膜，然后形成铝膜，以便嵌入开口中。在这里，通过PVD方法所形成的钛膜具有使其上要形成钛膜的氧化膜(例如自然氧化膜)还原的功能，并且由此降低与下部电极等(在这里为源电极142a)的接触电阻。另外，能够防止铝膜的小丘。可在形成钛、氮化钛等的阻挡膜之后通过电镀法来形成铜膜。
在绝缘层150中形成的开口优选地在与导电层128b重叠的区域中形成。通过在这种区域中形成开口，能够抑制因接触区引起的元件面积的增加。
在这里，将描述杂质区126和源电极142a相连接的位置以及源电极142a和布线154相连接的位置没有使用导电层128b而相互重叠的情况。在这种情况下，在形成于杂质区126上的绝缘层136、绝缘层138和绝缘层140中形成开口(又称作下部中的触点)，并且在下部中的触点中形成源电极142a。此后，在与栅极绝缘层146和绝缘层150中下部中的触点重叠的区域中形成开口(又称作上部中的触点)，然后形成布线154。当上部中的触点在与下部中的触点重叠的区域中形成时，在下部中的触点中形成的源电极142a可能因蚀刻而断开连接。为了避免断开连接，下部中的触点和上部中的触点形成为使得相互不重叠，由此引起元件面积的增加。
如本实施方式所述，通过使用导电层128b，上部中的触点能够在没有断开源电极142a的情况下形成。因此，下部中的触点和上部中的触点能够形成为使得相互重叠，以便能够抑制因接触区引起的元件面积的增加。换言之，半导体装置的集成度能够提高。
随后，绝缘层156形成为使得覆盖布线154(参见图22C)。
通过上述步骤，完成包括高纯化氧化物半导体层144的晶体管162和电容器164(参见图22C)。
以下描述能够应用于图17A和图17B所示的晶体管162的晶体管的示例。
用作源区及漏区的氧化物导电层可设置为在氧化物半导体层144与源电极142a之间以及在氧化物半导体层144与漏电极142b之间。图26A和图26B示出具有图17A和图17B所示的其中设置有氧化物导电层的晶体管162的结构的晶体管441、442。注意，绝缘层400相当于绝缘层136、绝缘层138、绝缘层140等。
在图26A和图26B的晶体管441、442的每一个中，用作源区及漏区的氧化物导电层404a、404b设置在氧化物半导体层144与源电极142a之间以及在氧化物半导体层144与漏电极142b之间。氧化物导电层404a、404b的形状与图26A和图26B的晶体管441、442不同，这是因为它们的制造工序不同。
至于图26A所示的晶体管441，形成氧化物半导体膜和氧化物导电膜的叠层，并且通过同一光刻工序处理该叠层的形状来形成岛状氧化物半导体层144和岛状氧化物导电膜。在源电极142a和漏电极142b在氧化物半导体层及氧化物导电膜上形成。然后，使用源电极142a和漏电极142b作为掩模来蚀刻岛状氧化物导电膜，使得形成用作源区及漏区的氧化物导电层404a、404b。
至于图26B所示的晶体管442，氧化物导电膜在氧化物半导体层144上形成，并且金属导电膜在其上形成。然后，通过同一光刻工序处理氧化物导电膜及金属导电膜，使得形成用作源区及漏区的氧化物导电层404a、404b、源电极142a以及漏电极142b。
注意，在进行用于处理氧化物导电层的形状的蚀刻中，适当调整蚀刻条件(例如蚀刻剂的类型、蚀刻剂的浓度和蚀刻时间)，以便防止氧化物半导体层的过度蚀刻。
作为氧化物导电层404a、404b的形成方法，使用溅射方法、真空蒸镀方法（电子束蒸镀方法等）、电弧放电离子电镀方法或喷射方法。作为氧化物导电层的材料，能够使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓、含氧化硅的氧化铟锡等。另外，上述材料可包含氧化硅。
当氧化物导电层作为源区和漏区设置在氧化物半导体层144与源电极142a之间以及氧化物半导体层144与漏电极142b之间时，源区和漏区能够具有较低电阻，并且晶体管441、442能够高速工作。
通过包括氧化物半导体层144、氧化物导电层404a、404b、源电极142a、漏电极142b的结构，晶体管441、442的耐受电压能够提高。
下面，顶栅结构采用为图17A和图17B所示的晶体管162的结构，但是本发明的一个方式不局限于此，能够采用底栅结构。图28A至图28C示出底栅结构的示例。
在图28A所示的晶体管410中，栅极绝缘层402在栅电极401上设置，氧化物半导体层403在栅极绝缘层402上设置，并且设置与氧化物半导体层403连接的源电极405a、漏电极405b。注意，栅电极401、氧化物半导体层403、栅极绝缘层402、源电极405a、漏电极405b分别相当于图17A和图17B中的栅电极148a、氧化物半导体层144、栅极绝缘层146、源电极142a、漏电极142b。
图28B所示的晶体管420与图28A的晶体管的共同点在于：设置栅电极401、栅极绝缘层402、氧化物半导体层403、源电极405a、漏电极405b。图28B所示的晶体管420与图28A的晶体管410的不同点在于：与氧化物半导体层403接触地设置绝缘层427。
图28C所示的晶体管430与图28A的晶体管的共同点在于：设置栅电极401、栅极绝缘层402、氧化物半导体层403、源电极405a、漏电极405b。图28C所示的晶体管430与图28A的晶体管410的不同点在于：源电极405a和漏电极405b与氧化物半导体层403接触的位置。换言之，在图28A所示的晶体管410中源电极405a与漏电极405b设置在氧化物半导体层403上且与其接触，而在图28C所示的晶体管430中源电极405a与漏电极405b设置在氧化物半导体层403下且与其接触。
由于在本实施方式所述的晶体管162中氧化物半导体层144被高纯化，所以氢浓度低于或等于5×1019原子/cm3，优选地低于或等于5×1018原子/cm3，更优选地低于或等于5×1017原子/cm3。另外，由于通过在氧化物半导体层144中降低氢、水等来减少氧缺陷，所以与普通硅晶圆的载流子浓度值(大约为1×1014/cm3)相比，氧化物半导体层144的载流子浓度的值充分低(例如低于1×1012/cm3，优选地低于1.45×1010/cm3)。晶体管162的断态电流也充分小。例如，室温(25℃)下的断态电流(在这里为每单位沟道宽度(1μm))低于或等于100zA(1zA(仄普托安培)为1×10-21A)，优选地低于或等于10zA。
这样，通过使用高纯化本征氧化物半导体层144，晶体管的断态电流能够易于充分降低。另外，通过使用这种晶体管，能够得到其中已存储数据能够保持极长时间的半导体装置。
本实施方式所示的结构及方法等能够与任意其他实施方式所示的结构及方法等适当地组合。
实施方式3
将参照图27A至图27C来描述能够用于上述实施方式中的晶体管的半导体层的任一个的氧化物半导体层的一个方式。
本实施方式中的氧化物半导体层具有包括第一结晶氧化物半导体以及层叠在第一结晶氧化物半导体层上的比第一结晶氧化物半导体层要厚的第二结晶氧化物半导体层的结构。
绝缘层437在绝缘层400上形成。在本实施方式中，厚度大于或等于50nm但小于或等于600nm的氧化物绝缘层通过PCVD方法或溅射方法来形成作为绝缘层437。例如，能够使用从氧化硅膜、氧化镓膜、氧化铝膜、氧氮化硅膜、氧氮化铝膜和氮氧化硅膜中选取的单层或者这些膜的任一个的叠层。注意，绝缘层400相当于绝缘层136、绝缘层138、绝缘层140等。
随后，厚度大于或等于1nm但小于或等于10nm的第一氧化物半导体膜在绝缘层437上形成。第一氧化物半导体膜通过溅射方法来形成，并且通过溅射方法的膜形成中的衬底温度设定为高于或等于200℃但低于或等于400℃。
在本实施方式中，第一氧化物半导体膜在氧气氛、氩气氛或者包含氩和氧的气氛中、在如下条件下形成为5nm厚：使用用于氧化物半导体的靶(用于以1:1:2[摩尔比]包含In2O3、Ga2O3和ZnO的In-Ga-Zn-O类氧化物半导体的靶)，衬底与靶之间的距离为170mm，衬底温度为250℃，压力为0.4Pa，以及直流(DC)功率为0.5kW。
随后，第一热处理在如下条件下进行：其中设置衬底的室的气氛为氮或干燥空气的气氛。第一热处理的温度高于或等于400℃但低于或等于750℃。通过第一热处理，形成第一结晶氧化物半导体层450a(参见图27A)。
取决于形成时的衬底温度或第一热处理的温度，第一热处理引起从膜表面的晶化，并且晶体从膜表面朝膜内部生长；因而得到c轴取向晶体。通过第一热处理，大量锌和氧聚集在膜表面，以及包含锌和氧并且具有六边形上平面的一层或多层石墨烯型二维晶体在最外侧表面形成；在最外侧表面的层沿厚度方向生长，以便形成叠层。通过提高热处理的温度，晶体生长从表面进行到内部，并且从内部进一步进行到底部。
通过第一热处理，作为氧化物绝缘层的绝缘层437中的氧扩散到绝缘层437与第一结晶氧化物半导体层450a之间的界面或者界面附近(离界面±5nm之内)，由此降低第一结晶氧化物半导体层中的氧缺陷。因此，优选的是，氧以至少超过化学计量组成比的量包含在用作基底绝缘层的绝缘层437(的块体中)中或者第一结晶氧化物半导体层450a与绝缘层437之间的界面处。
随后，厚度大于10nm的第二氧化物半导体膜在第一结晶氧化物半导体层450a上形成。第二氧化物半导体膜通过溅射方法来形成，并且膜形成中的衬底温度设定为高于或等于200℃但低于或等于400℃。通过将膜形成中的衬底温度设定为高于或等于200℃但低于或等于400℃，前驱物（precursor）能够布置在形成于第一结晶氧化物半导体层的表面上并且与其接触的氧化物半导体层中，并且能够得到所谓的秩序性。
在本实施方式中，第二氧化物半导体膜在氧气氛、氩气氛或者包含氩和氧的气氛中、在如下条件下形成为25nm厚：使用用于氧化物半导体的靶(用于以1:1:2[摩尔比]包含In2O3、Ga2O3和ZnO的In-Ga-Zn-O类氧化物半导体的靶)，衬底与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa，以及直流(DC)功率为0.5kW。
随后，第二热处理在如下条件下进行：其中设置衬底的室的气氛为氮气分、氧气分或氮和氧的混合气氛。第二热处理的温度高于或等于400℃但低于或等于750℃。通过第二热处理，形成第二结晶氧化物半导体层450b(参见图27B)。第二热处理在氮气氛、氧气氛或者氮和氧的混合气氛中进行，由此增加第二结晶氧化物半导体层的密度，并且减少其中的缺陷数量。通过第二热处理，晶体生长通过使用第一结晶氧化物半导体层450a作为核心、沿厚度方向进行，也就是说，晶体生长从底部进行到内部；因此，形成第二结晶氧化物半导体层450b。
优选的是，从形成绝缘层437到第二热处理的步骤接连进行而没有暴露于空气。从形成绝缘层437到第二热处理的步骤优选地在控制成包含极少氢和水分的气氛(例如惰性气体气氛、已降低压力气氛或者干燥空气气氛)中进行；在水分方面，例如可采用露点为-40℃或更低、优选地露点为-50℃或更低的干燥氮气氛。
随后，将包括第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b的氧化物半导体叠层处理成包括岛状氧化物半导体层的叠层的氧化物半导体层453(参见图27C)。附图中，第一结晶氧化物半导体层450a与第二结晶氧化物半导体层450b之间的界面由虚线表示，并且第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b示为氧化物半导体叠层；但是，界面实际上不是明显的，而是为了易于理解而示出。
能够通过当具有预期形状的掩模在氧化物半导体叠层上形成之后进行蚀刻，来处理氧化物半导体叠层。掩模能够通过诸如光刻之类的方法来形成。此外，掩模可通过诸如喷墨方法之类的方法来形成。
对于氧化物半导体叠层的蚀刻，可采用干式蚀刻或湿式蚀刻。不用说，可组合使用它们两者。
通过上述形成方法所得到的第一结晶氧化物半导体层和第二结晶氧化物半导体层的特征在于，它们具有c轴取向。注意，第一结晶氧化物半导体层和第二结晶氧化物半导体层包括其中包含具有c轴取向的晶体(又称作C轴取向晶体(CAAC)：C-AxisAlignedCrystal)的氧化物，它既没有单晶结构也没有非晶结构。第一结晶氧化物半导体层和第二结晶氧化物半导体层部分地包括晶粒边界。
注意，用于第一结晶氧化物半导体层及第二结晶氧化物半导体层的材料包括四元金属氧化物诸如In-Sn-Ga-Zn-O类材料；三元金属氧化物诸如In-Ga-Zn-O类材料(也称作IGZO)、In-Sn-Zn-O类材料(也称作ITZO)、In-Al-Zn-O类材料、Sn-Ga-Zn-O类材料、Al-Ga-Zn-O类材料、Sn-Al-Zn-O类材料、In-Hf-Zn-O类材料、In-La-Zn-O类材料、In-Ce-Zn-O类材料、In-Pr-Zn-O类材料、In-Nd-Zn-O类材料、In-Sm-Zn-O类材料、In-Eu-Zn-O类材料、In-Gd-Zn-O类材料、In-Tb-Zn-O类材料、In-Dy-Zn-O类材料、In-Ho-Zn-O类材料、In-Er-Zn-O类材料、In-Tm-Zn-O类材料、In-Yb-Zn-O类材料、In-Lu-Zn-O类材料；二元金属氧化物诸如In-Zn-O类材料、Sn-Zn-O类材料、Al-Zn-O类材料、Zn-Mg-O类材料、Sn-Mg-O类材料、In-Mg-O类材料、In-Ga-O类材料；一元金属氧化物诸如In-O类材料、Sn-O类材料、Zn-O类材料。此外，上述材料可包含SiO2。在这里，例如，In-Ga-Zn-O类材料指的是含有铟（In）、镓（Ga）、锌（Zn）的氧化物膜，对其组成比没有具体限制。此外，In-Ga-Zn-O类材料可包含In、Ga及Zn以外的元素。
在没有局限于其中第二结晶氧化物半导体层在第一结晶氧化物半导体层上形成的两层结构的情况下，可通过在形成第二结晶氧化物半导体层之后重复进行用于形成第三结晶氧化物半导体层的膜形成和热处理的过程，来形成包括三层或更多层的叠层结构。
包括通过上述形成方法所形成的氧化物半导体叠层的氧化物半导体层453能够适当地用于能够应用于本说明书中公开的半导体装置的晶体管(例如实施方式1和实施方式2中的晶体管162、实施方式2中的晶体管410、420、430、441及442)。
在实施方式2的晶体管162中，在其中本实施方式的氧化物半导体叠层用作氧化物半导体层403中，电场没有从氧化物半导体层的一个表面施加到另一个表面，并且电流没有沿氧化物半导体叠层的厚度方向（从一个表面到另一个表面，具体而言，图17A和图17B的晶体管162中的垂直方向）流动。晶体管具有一种结构，其中电流主要沿氧化物半导体叠层的界面流动；因此，即使当采用光来照射晶体管时或者即使在将BT应力施加到晶体管时，也抑制或降低晶体管特性的劣化。
通过使用第一结晶氧化物半导体层和第二结晶氧化物半导体层的叠层、如氧化物半导体层453来形成晶体管，晶体管能够具有稳定电气特性和高可靠性。
本实施方式可适当地结合任意其它实施方式中所述的结构来实现。
实施方式4
在本实施方式中，将描述包括c轴取向的晶体(又称作C轴取向晶体(C-AxisAlignedCrystal：CAAC))的氧化物，该氧化物在从a-b平面、表面或界面的方向来看时具有三角形或六角形原子排列。在该晶体中，金属原子沿c轴以分层方式排列或者金属原子和氧原子沿c轴以分层方式排列，并且a轴或b轴的方向在a-b平面中改变(晶体绕c轴旋转)。
广义来说，包括CAAC的氧化物指的是包含在从垂直于a-b平面的方向来看时具有三角形、六角形、正三角形或正六角形原子排列并且其中在从垂直于c轴方向的方向来看时金属原子以分层方式排列或者金属原子和氧原子以分层方式排列的相的非单晶氧化物。
CAAC氧化物不是单晶氧化物，但是这并不表示CAAC氧化物仅由非晶成分组成。虽然CAAC氧化物包括晶化部分(结晶部分)，但是一个结晶部分与另一个结晶部分之间的边界在一些情况下不清楚。
在氧包含在CAAC中的情况下，氮可代替包含在CAAC中的氧的部分。包含在CAAC氧化物中的各个结晶部分的c轴可在一个方向取向(例如与其上形成CAAC氧化物的衬底的表面或者CAAC氧化物的表面垂直的方向)。此外，包含在CAAC氧化物中的各个结晶部分的a-b平面的法线可在一个方向取向(例如与其上形成CAAC氧化物的衬底的表面或者CAAC氧化物的表面垂直的方向)。
CAAC氧化物根据其组成等而成为导体、半导体或绝缘体。CAAC氧化物根据其组成等而透射或者不透射可见光。
作为这种CAAC的一个示例，存在一种晶体，该晶体形成为膜形状并且在从垂直于膜的表面或者支承衬底的表面的方向观察时具有三角形或六角形原子排列，以及其中在观察膜的截面时，金属原子以分层方式排列或者金属原子和氧原子(或氮原子)以分层方式排列。
将参照图29A至图29E、图30A至图30C和图31A至图31C详细描述CAAC氧化物的晶体结构的一个示例。在图29A至图29E、图30A至图30C和图31A至图31C中，垂直方向对应于c轴方向，并且与c轴方向垂直的平面对应于a-b平面，除非另加说明。当简单地使用表达“上半部”和“下半部”时，它们指的是a-b平面上方的上半部和a-b平面下方的下半部(相对于a-b平面的上半部和下半部)。再者，在图29A至图29E中，由圆圈围绕的O示出四配位O，而由双圈围绕的O示出三配位O。
图29A示出包括一个六配位In原子以及In原子附近的六个四配位氧(以下称作四配位O)原子的结构。在这里，包括一个金属原子及其附近的氧原子的结构称作小族。图29A中的结构实际上是八面体结构，但是为了简洁起见而示为平面结构。注意，三个四配位O原子存在于图29A中的上半部和下半部的每个中。在图29A所示的小族中，电荷为0。
图29B示出包括一个五配位Ga原子、Ga原子附近的三个三配位氧(以下称作三配位O)原子以及Ga原子附近的两个四配位O原子的结构。所有三配位O原子存在于a-b平面上。一个四配位O原子存在于图29B中的上半部和下半部的每个中。In原子还能够具有图29B所示的结构，因为In原子能够具有五个配位。在图29B所示的小族中，电荷为0。
图29C示出包括一个四配位Zn原子以及Zn原子附近的四个四配位O原子的结构。在图29C中，一个四配位O原子存在于上半部中，而三个四配位O原子存在于下半部中。此外，在图29C中，三个四配位O原子可存在于上半部中，而一个四配位O原子可存在于下半部中。在图29C所示的小族中，电荷为0。
图29D示出包括一个六配位Sn原子以及Sn原子附近的六个四配位O原子的结构。在图29D中，三个四配位O原子存在于上半部和下半部的每个中。在图29D所示的小族中，电荷为+1。
图29E示出包括两个Zn原子的小族。在图29E中，一个四配位O原子存在于上半部和下半部的每个中。在图29E所示的小族中，电荷为-1。
在这里，多个小族形成中族，并且多个中族形成大族(又称作晶胞（unitcell）)。
现在,将描述小族之间的键合规则。相对图29A中六配位In原子上半部中的三个O原子各在向下方向上具有三个接近的In原子，并且下半部中的三个O原子在向上方向上各具有三个接近的In原子。相对五配位Ga原子上半部中的一个O原子在向下方向上具有一个接近的Ga原子，并且下半部中的一个O原子在向上方向上具有一个接近的Ga原子。相对四配位Zn原子上半部中的一个O原子在向下方向上具有一个接近的Zn原子，并且下半部中的三个O原子在向上方向上各具有三个接近的Zn原子。这样，金属原子附近和上方的四配位O原子的数量等于四配位O原子的每个附近和下方的金属原子的数量。类似地，金属原子附近和下方的四配位O原子的数量等于四配位O原子的每个附近和上方的金属原子的数量。由于有助于小组之间的键合的O原子为四配位O原子的配位数，所以O原子附近和下方的金属原子的数量与O原子附近和上方的金属原子的数量之和为4。相应地，当金属原子上方的四配位O原子的数量与另一个金属原子下方的四配位O原子的数量之和为4时，包含金属原子的两种小族能够键合。例如，在六配位金属(In或Sn)原子通过下半部中三个四配位O原子来键合的情况下，它键合到五配位金属(Ga或In)原子或者四配位金属(Zn)原子。
在c轴方向上其配位数为4、5或6的金属原子通过四配位O原子键合到另一个金属原子。除了以上所述之外，还能够通过组合多个小族以不同方式形成中族,因此分层结构的总电荷为0。
图30A示出包含在In-Sn-Zn-O类材料的分层结构中的中族的模型。图30B示出包括三个中族的大族。注意，图30C示出在从c轴方向来观察图30B中的分层结构的情况下的原子排列。
在图30A中，为了简洁起见省略了三配位O原子，并且通过使用圆圈示出四配位O原子；圆圈中的数字示出四配位O原子的数量。例如，相对于Sn原子存在于上半部和下半部的每个中的三个四配位O原子由圆圈3表示。类似地，在图30A中，相对于In原子存在于上半部和下半部的每个中的一个四配位O原子由圆圈1表示。图30A还示出下半部中一个四配位O原子和上半部中三个四配位O原子附近的Zn原子以及上半部中一个四配位O原子和下半部中三个四配位O原子附近的Zn原子。
在图30A中In-Sn-Zn-O类材料的分层结构中所包含的中族中，按照从顶部开始的顺序，上半部和下半部的每个中的三个四配位O原子附近的Sn原子键合到上半部和下半部的每个中的一个四配位O原子附近的In原子，该In原子键合到上半部中的三个四配位O原子附近的Zn原子，该Zn原子通过下半部中相对Zn原子的一个四配位O原子键合到上半部和下半部的每个中的三个四配位O原子附近的In原子，该In原子键合到包括两个Zn原子的小族并靠近上半部中一个四配位O原子以及该小族通过下半部中相对该小族的一个四配位O原子键合到上半部和下半部的每个中的三个四配位O原子附近的Sn原子。键合多个这类中族，使得形成大族。
在这里，三配位O原子的一个键的电荷和四配位O原子的一个键的电荷能够分别假定为-0.667和-0.5。例如，(六配位或五配位)In原子的电荷、(四配位)Zn原子的电荷和(五配位或六配位)Sn原子的电荷分别为+3、+2和+4。相应地，包括Sn原子的小族中的电荷为+1。因此，需要抵消+1的-1的电荷来形成包括Sn原子的分层结构。作为具有-1的电荷的结构，能够举出如图29E所示的包括两个Zn原子的小族。例如，通过包括两个Zn原子的一个小族，能够抵消包括Sn原子的一个小族的电荷，使得分层结构的总电荷能够为0。
当重复图30B所示的大族时，能够得到In-Sn-Zn-O类晶体(In2SnZn3O8)。注意，所得到的In-Sn-Zn-O类晶体的分层结构能够表达为组成分子式In2SnZn2O7(ZnO)m(m为0或自然数)。
上述规则也适用于下列氧化物材料：四元金属氧化物诸如In-Sn-Ga-Zn-O类材料；三元金属氧化物诸如In-Ga-Zn-O类材料(又称作IGZO)、In-Al-Zn-O类材料、Sn-Ga-Zn-O类材料、Al-Ga-Zn-O类材料、Sn-Al-Zn-O类材料、In-Hf-Zn-O类材料、In-La-Zn-O类材料、In-Ce-Zn-O类材料、In-Pr-Zn-O类材料、In-Nd-Zn-O类材料、In-Sm-Zn-O类材料、In-Eu-Zn-O类材料、In-Gd-Zn-O类材料、In-Tb-Zn-O类材料、In-Dy-Zn-O类材料、In-Ho-Zn-O类材料、In-Er-Zn-O类材料、In-Tm-Zn-O类材料、In-Yb-Zn-O类材料或In-Lu-Zn-O类材料；二元金属氧化物诸如In-Zn-O类材料、Sn-Zn-O类材料、Al-Zn-O类材料、Zn-Mg-O类材料、Sn-Mg-O类材料、In-Mg-O类材料或In-Ga-O类材料。
作为一个示例，图31A示出包含在In-Ga-Zn-O类材料的分层结构中的中族的模型。
在包含在图31A中的In-Ga-Zn-O类材料的分层结构中的中族中，按照从顶部开始的顺序，上半部和下半部的每个中的三个四配位O原子附近的In原子键合到上半部中一个四配位O原子附近的Zn原子，该Zn原子通过下半部中相对Zn原子的三个四配位O原子键合到上半部和下半部中每个中的一个四配位O原子附近的Ga原子，以及该Ga原子通过下半部中相对Ga原子的一个四配位O原子键合到上半部和下半部的每个中的三个四配位O原子附近的In原子。键合多个这类中族，使得形成大族。
图31B示出包括三个中族的大族。注意，图31C示出在从c轴方向观察图31B中的分层结构的情况下的原子排列。
在这里，由于(六配位或五配位)In原子的电荷、(四配位)Zn原子的电荷和(五配位)Ga原子的电荷分别为+3、+2和+3，所以包括In原子、Zn原子和Ga原子的任一个的小族的电荷为0。其结果，具有这类小族的组合的中族的总电荷始终为0。
为了形成In-Ga-Zn-O类材料的分层结构，能够不仅使用图31A所示的中族而且还使用其中In原子、Ga原子和Zn原子的排列与图31A中不同的中族，来形成大族。
实施方式5
在本实施方式中描述晶体管的场效应迁移率。
绝缘栅极晶体管的实际测量的场效应迁移率因各种原因而低于其原始迁移率；这种现象不仅仅在使用氧化物半导体的情况中发生。降低迁移率的原因之一是半导体内部的缺陷或者半导体与绝缘膜之间的界面处的缺陷。当使用Levinson模式时，能够在理论上计算假定半导体内部不存在缺陷情况下的场效应迁移率。
假定半导体的原始迁移率和所测量场效应迁移率分别为μ0和μ，并且势垒(例如晶粒边界)存在于半导体中，所测量场效应迁移率能够表达为如下公式。
[公式2]
在这里，E表示势垒的高度，k表示玻尔兹曼常数，以及T表示绝对温度。当假定势垒归因于缺陷时，势垒的高度能够按照Levinson模式表达为如下公式。
[公式3]
在这里，e表示元电荷，N表示沟道中每单位面积的平均缺陷密度，ε表示半导体的电容率，n表示沟道中每单位面积的载流子数，C ox 表示每单位面积的电容，V g表示栅电压，以及t表示沟道厚度。在半导体层的厚度小于或等于30nm的情况下，沟道厚度可被看作与半导体层厚度是相同的。线性区中的漏电流I d能够表达为如下公式。
[公式4]
在这里，L表示沟道长度，W表示沟道宽度，并且L和W各为10μm。另外，V d表示漏电压。在将上式两边除以V g并且然后取两边的对数时，能够获得如下公式。
[公式5]
公式5的右边是V g的函数。从该公式发现，缺陷密度N能够从其中ln(I d/V g)为纵坐标并且1/V g为横坐标来标绘出测量值而得到的图表中的直线的倾斜度来得到。也就是说，缺陷密度能够从晶体管的I d-V g特性来评估。其中铟(In)、锡(Sn)和锌(Zn)的比率为1:1:1的氧化物半导体的缺陷密度N大约为1×1012/cm2。
根据这样得到的缺陷密度等，μ0能够由公式2和公式3来计算为120cm2/Vs。包含缺陷的In-Sn-Zn氧化物的所测量迁移率大约为35cm2/Vs。但是，假定半导体内部以及半导体与绝缘膜之间的界面处没有存在缺陷，则氧化物半导体的迁移率μ0预计为120cm2/Vs。
注意，即使当半导体内部没有存在缺陷时，沟道与栅极绝缘层之间的界面处的散射也影响晶体管的传输性质。换言之，在离开沟道与栅极绝缘层之间的界面距离x的位置的迁移率μ1能够表达为如下公式。
[公式6]
在这里，D表示栅极方向上的电场，以及B和G为常数。B和G能够从实际测量结果得到；按照上述测量结果，B为4.75×107cm/s，以及G为10nm(界面散射的影响达到的深度)。当D增加时(即，当栅电压增加时)，公式6的第二项增加，并且相应地迁移率μ1增加。
其沟道包括理想氧化物半导体而在半导体内部没有缺陷的晶体管的迁移率μ2的计算结果如图32所示。对于计算，使用由Synopsys,Inc.制造的装置模拟软件SentaurusDevice，并且假定氧化物半导体的能隙、电子亲和性、相对电容率和厚度分别为2.8eV、4.7eV、15和15nm。这些值通过测量经由溅射方法形成的薄膜来得到。
此外，假定栅极、源极和漏极的功函数分别为5.5eV、4.6eV和4.6eV。假定栅极绝缘层的厚度为100nm，并且假定其相对电容率为4.1。假定沟道长度和沟道宽度各为10μm，并且假定漏电压Vd为0.1V。
如图32所示，迁移率在略超过1V的栅电压处具有大于或等于100cm2/Vs的峰值，并且随栅电压变高而降低，因为界面散射的影响增加。注意，为了降低界面散射，希望半导体层的表面在原子级是平坦的(原子层平坦度)。
使用具有这种迁移率的氧化物半导体来制造的小晶体管(minutetransistors)的特性的计算结果如图33A至图33C、图34A至图34C和图35A至图35C所示。图36A和图36B示出用于该计算的晶体管的截面结构。图36A和图36B所示的晶体管各在氧化物半导体层中包括具有n+型导电的半导体区1103a和半导体区1103c。半导体区1103a和半导体区1103c的电阻率为2×10-3Ωcm。
图36A所示的晶体管在基底绝缘层1101以及嵌入基底绝缘层1101并且由氧化铝所形成的嵌入式绝缘体1102上形成。晶体管包括半导体区1103a、半导体区1103c、用作它们之间的沟道形成区的本征半导体区1103b以及栅极1105。栅极1105的宽度为33nm。
栅极绝缘层1104在栅极1105与半导体区1103b之间形成。另外，侧壁绝缘体1106a和侧壁绝缘体1106b在栅极1105的两侧表面上形成，并且绝缘体1107在栅极1105上形成，以便防止栅极1105与另一个布线之间的短路。侧壁绝缘体的宽度为5nm。源极1108a和漏极1108b设置成分别与半导体区1103a和半导体区1103c接触。注意，这个晶体管的沟道宽度为40nm。
图36B的晶体管与图36A的晶体管的相同之处在于，它在基底绝缘层1101以及由氧化铝所形成的嵌入式绝缘体1102上形成，并且它包括半导体区1103a、半导体区1103c、设置在它们之间的本征半导体区1103b、宽度为33nm的栅极1105、栅极绝缘层1104、侧壁绝缘体1106a、侧壁绝缘体1106b、绝缘体1107、源极1108a和漏极1108b。
图36A所示的晶体管与图36B所示的晶体管的不同之处在于侧壁绝缘体1106a和侧壁绝缘体1106b下的半导体区的导电类型。在图36A所示的晶体管中，侧壁绝缘体1106a和侧壁绝缘体1106b下的半导体区是具有n+型导电的半导体区1103a和具有n+型导电的半导体区1103c的部分，而在图36B所示的晶体管中，侧壁绝缘体1106a和侧壁绝缘体1106b下的半导体区是本征半导体区1103b的部分。换言之，在图36B的晶体管中提供没有与半导体区1103a(半导体区1103c)也没有与栅极1105重叠的宽度为Loff的区域。这个区域称作偏移区，并且宽度Loff称作偏移长度。从图中看到，偏移长度等于侧壁绝缘体1106a(侧壁绝缘体1106b)的宽度。
计算中使用的其它参数如上所述。对于计算，使用由Synopsys,Inc.制造的装置模拟软件SentaurusDevice。图33A至图33C示出具有图36A所示结构的晶体管的漏电流(Id，实线)和迁移率(μ，虚线)的栅电压(V g：栅极与源极之间的电位差)依赖性。漏电流Id通过在假定漏电压(漏极与源极之间的电位差)为+1V的情况下的计算来得到，并且迁移率μ通过在假定漏电压为+0.1V的情况下的计算来得到。
图33A示出在栅极绝缘层的厚度为15nm的情况下晶体管的栅电压依赖性，图33B示出在栅极绝缘层的厚度为10nm的情况下晶体管的栅电压依赖性，以及图33C示出在栅极绝缘层的厚度为5nm的情况下晶体管的栅电压依赖性。由于栅极绝缘层较薄，所以特别是在断态的漏电流Id(断态电流)显著降低。相比之下，在通态的迁移率μ和漏电流Id(通态电流)的峰值没有显著变化。图表示出漏电流在大约1V的栅电压处超过10μA，这是存储元件等中所需的。
图34A至图34C示出具有图36B所示结构的晶体管的漏电流I d(实线)和迁移率μ(虚线)的栅电压V g依赖性，其中偏移长度Loff为5nm。漏电流I d通过在假定漏电压为+1V的情况下的计算来得到，并且迁移率μ通过在假定漏电压为+0.1V的情况下的计算来得到。图34A示出在栅极绝缘层的厚度为15nm的情况下晶体管的栅电压依赖性，图34B示出在栅极绝缘层的厚度为10nm的情况下晶体管的栅电压依赖性，以及图34C示出在栅极绝缘层的厚度为5nm的情况下晶体管的栅电压依赖性。
此外，图35A至图35C示出具有图36B所示结构的晶体管的漏电流Id(实线)和迁移率μ(虚线)的栅电压依赖性，其中偏移长度Loff为15nm。漏电流Id通过在假定漏电压为+1V的情况下的计算来得到，并且迁移率μ通过在假定漏电压为+0.1V的情况下的计算来得到。图35A示出在栅极绝缘层的厚度为15nm的情况下晶体管的栅电压依赖性，图35B示出在栅极绝缘层的厚度为10nm的情况下晶体管的栅电压依赖性，以及图35C示出在栅极绝缘层的厚度为5nm的情况下的晶体管的栅电压依赖性。
在这些结构的任一种中，由于栅极绝缘层较薄，所以断态电流显著降低，而迁移率μ和通态电流的峰值没有发生显著改变。
注意，迁移率μ的峰值在图33A至图33C中大约为80cm2/Vs，在图34A至图34C中大约为60cm2/Vs，而在图35A至图35C中大约为40cm2/Vs；因此，迁移率μ的峰值随偏移长度L off增加而降低。此外，这种趋势适用于断态电流。通态电流也随偏移长度L off增加而降低；但是，通态电流的降低远比断态电流的降低更为平缓的。此外，图表示出在这些结构的任一种中，漏电流在大约1V的栅电压处超过10μA，这是存储元件等中所需的。
实施方式6
在本实施方式中，将描述作为氧化物半导体使用包含In、Sn和Zn作为主要成分的氧化物半导体的晶体管。
通过在加热衬底的同时形成氧化物半导体或者通过在形成氧化物半导体膜之后进行热处理，其中将包含In、Sn和Zn作为主要成分的氧化物半导体用作沟道形成区的晶体管能够具有有利特性。注意，主要成分指的是以大于或等于5原子％包含在组成中的元素。
通过在形成包含In、Sn和Zn作为主要成分的氧化物半导体膜之后有意加热衬底，晶体管的场效应迁移率能够得到改进。此外，晶体管的阈值电压能够正偏移，以便使晶体管常断(normallyoff)。
作为一个示例，图37A至图37C各示出其中使用包含In、Sn和Zn作为主要成分并且沟道长度L为3μm、沟道宽度W为10μm的氧化物半导体膜以及厚度为100nm的栅极绝缘层的晶体管的特性。注意，Vd设定为10V。
图37A示出在没有有意加热衬底的情况下通过溅射方法来形成其包含In、Sn和Zn作为主要成分的氧化物半导体膜的晶体管的特性。晶体管的场效应迁移率的峰值为18.8cm2/Vsec。另一方面，在有意加热衬底的同时来形成包含In、Sn和Zn作为主要成分的氧化物半导体膜时，场效应迁移率能够得到改进。图37B示出在以200℃加热衬底的同时来形成其包含In、Sn和Zn作为主要成分的氧化物半导体膜的晶体管的特性。晶体管的场效应迁移率的峰值为32.2cm2/Vsec。
通过在形成包含In、Sn和Zn作为主要成分的氧化物半导体膜之后进行热处理，场效应迁移率能够进一步改进。图37C示出其包含In、Sn和Zn作为主要成分的氧化物半导体膜通过以200℃的溅射来形成并且然后经过以650℃的热处理的晶体管的特性。晶体管的场效应迁移率的峰值为34.5cm2/Vsec。
衬底的有意加热预计具有降低在通过溅射的形成期间进入氧化物半导体膜的水分的效果。此外，膜形成之后的热处理使氢、羟基或水分能够从氧化物半导体膜中释放和去除。这样，场效应迁移率能够得到改进。场效应迁移率的这种改进被认为不仅通过脱水或脱氢去除杂质、而且还通过因密度的增加引起的原子间距离的减小来实现。能够通过从氧化物半导体去除杂质进行高度纯化，使氧化物半导体结晶。在使用这种高度纯化非单晶氧化物半导体的情况下，理想地，预计实现超过100cm2/Vsec的场效应迁移率的峰值。
可按照如下方式使包括In、Sn和Zn作为主要成分的氧化物半导体结晶：将氧离子注入氧化物半导体，通过热处理来释放氧化物半导体中包含的氢、羟基或水分，并且经由热处理或者通过稍后进行的另一种热处理使氧化物半导体结晶。通过这种晶化处理或者再晶化处理，能够得到具有有利结晶度的非单晶氧化物半导体。
膜形成期间的衬底的有意加热和/或膜形成之后的热处理不仅有助于改进场效应迁移率，而且还有助于使晶体管常断。在其中包含In、Sn和Zn作为主要成分并且在没有有意加热衬底的情况下来形成的氧化物半导体膜用作沟道形成区的晶体管中，阈值电压趋向于负偏移。但是，当使用有意加热衬底的同时所形成的氧化物半导体膜时，能够解决阈值电压的负偏移的问题。也就是说，阈值电压偏移成使得晶体管变为常断；这种趋势能够通过图37A与图37B之间的比较来证实。
注意，阈值电压还能够通过改变In、Sn和Zn的比率得到控制；当In、Sn和Zn的组成比为2:1:3时，预计形成常断晶体管。另外，具有高结晶度的氧化物半导体膜能够通过按下式设定靶的组成比来得到：In:Sn:Zn=2:1:3。
衬底的有意加热的温度或者热处理的温度高于或等于150℃，优选地高于或等于200℃，更优选地高于或等于400℃。当膜形成或热处理在高温下进行时，晶体管能够常断。
通过在膜形成期间有意加热衬底和/或通过在膜形成之后进行热处理，针对栅偏置应力的稳定性能够提高。例如，当以2MV/cm的强度在150℃施加栅偏置1小时时，阈值电压的漂移能够小于±1.5V，优选地小于±1.0V。
对下列两个晶体管进行BT测试：样本1，在形成氧化物半导体膜之后没有对其进行热处理；以及样本2，在形成氧化物半导体膜之后以650℃对其进行热处理。
首先，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。注意，Vds指的是漏电压(漏极与源极之间的电位差)。然后，衬底温度设定为150℃，并且Vds设定为0.1V。此后，施加20V的Vg，使得施加到栅极绝缘层的电场强度为2MV/cm，并且将该条件保持一小时。随后，Vg设定为0V。然后，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。这个过程称作正BT测试。
类似地，首先，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。然后，衬底温度设置在150℃，并且Vds设定为0.1V。此后，施加-20V的Vg，使得施加到栅极绝缘层的电场强度为-2MV/cm，并且将该条件保持一小时。随后，Vg设定为0V。然后，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。这个过程称作负BT测试。
图38A和图38B分别示出样本1的正BT测试的结果和样本1的负BT测试的结果。图39A和图39B分别示出样本2的正BT测试的结果和样本2的负BT测试的结果。
因正BT测试引起的样本1的阈值电压的偏移量以及因负BT测试引起的样本1的阈值电压的偏移量分别为1.80V和-0.42V。因正BT测试引起的样本2的阈值电压的偏移量以及因负BT测试引起的样本2的阈值电压的偏移量分别为0.79V和0.76V。我们发现，在样本1和样本2的每个中，阈值电压在BT测试之前与BT测试之后之间的偏移量小，而其可靠性高。
热处理能够在氧气氛中进行；此外，热处理可首先在氮或惰性气氛的气氛中或者在已降低压力下进行，并且然后在包含氧的气氛中进行。通过在这种气氛中进行，氧能够过剩地提供给氧化物半导体膜。在脱水或脱氢之后将氧提供给氧化物半导体膜，由此能够进一步提高热处理的效果。作为用于在脱水或脱氢之后提供氧的方法，可采用一种方法，其中氧离子通过电场来加速并且注入氧化物半导体膜。由此，能够将氧过剩地提供给氧化物半导体膜。
因氧缺陷引起的缺陷易于在氧化物半导体中或者在氧化物半导体与接触于氧化物半导体的膜之间的界面处引起；但是，当通过热处理在氧化物半导体中包含过剩氧时，能够采用过剩氧来补偿后面引起的氧缺陷。过剩氧主要是存在于晶格之间的氧。当过剩氧的浓度设定为高于或等于1×1016/cm3但低于或等于2×1020/cm3时，过剩氧能够包含在氧化物半导体中而没有引起晶体畸变等。
当进行热处理以使得氧化物半导体的至少部分包含晶体时，能够得到更稳定的氧化物半导体膜。例如，在通过X射线衍射(XRD)来分析通过使用组成比为In:Sn:Zn=1:1:1的靶进行溅射而没有有意加热衬底来形成的氧化物半导体膜时，观察到光晕图案（halopattern）。所形成的氧化物半导体膜能够通过经过热处理来结晶。热处理的温度能够适当设置；例如，当热处理在650℃进行时，在X射线衍射分析中能够观察到清晰的衍射峰值。
进行In-Sn-Zn-O膜的XRD分析。XRD分析使用BrukerAXS制造的X射线衍射计D8ADVANCE来进行，并且通过平面外方法(out-of-planemethod)来进行测量。
准备样本A和样本B，并且对其进行XRD分析。下面将描述一种用于制造样本A和样本B的方法。
厚度为100nm的In-Sn-Zn-O膜在经过了脱氢处理的石英衬底上形成。
In-Sn-Zn-O膜采用溅射设备以100W(DC)的功率在氧气氛中形成。原子比为In:Sn:Zn=1:1:1的In-Sn-Zn-O靶用作靶。注意，膜形成中的衬底加热温度设定为200℃。这样制造的样本用作样本A。
随后，通过与样本A的制造方法相似的方法所制造的样本经过在650℃的热处理。作为热处理，氮气氛中的热处理首先进行一小时，并且氧气氛中的热处理进一步进行一小时，而没有降低温度。这样制造的样本用作样本B。
图42示出样本A和样本B的XRD谱。在样本A中没有观察到从晶体所得出的峰值，而当2θ在样本B中大约为35度和37度至38度时观察到从晶体所得出的峰值。
如上所述，通过在包含In、Sn和Zn作为主要成分的氧化物半导体的膜形成期间有意加热衬底和/或通过在形成膜之后进行热处理，晶体管的特性能够得到改进。
这些衬底加热和热处理具有防止作为对氧化物半导体不利的杂质的氢和羟基被包含在膜中的效果，或者从膜中去除氢和羟基的效果。也就是说，能够通过从氧化物半导体中去除用作施主杂质的氢来高度纯化氧化物半导体，由此能够得到常断晶体管。氧化物半导体的高度纯化使晶体管的断态电流能够低于或等于1aA/μm。在这里，断态电流的单位表示每微米沟道宽度的电流。
图43示出晶体管的断态电流与测量时的衬底温度（绝对温度）的倒数之间的关系。在这里，为了简洁起见，横轴表示测量时的衬底温度的倒数乘以1000而得到的数值（1000/T）。
具体来说，如图43所示，当衬底温度分别为125℃、85℃和室温(27℃)时，断态电流能够低于或等于1aA/μm(1×10-18A/μm)、低于或等于100zA/μm(1×10-19A/μm)以及低于或等于1zA/μm(1×10-21A/μm)。优选地，断态电流在125℃、85℃和室温能够分别低于或等于0.1aA/μm(1×10-19A/μm)、低于或等于10zA/μm(1×10-20A/μm)以及低于或等于0.1zA/μm(1×10-22A/μm)。
注意，为了防止氢和水分在氧化物半导体膜形成期间被包含在氧化物半导体膜中，优选的是通过充分抑制来自膜形成室外部的泄漏以及通过膜形成室内壁的除气，来提高溅射气体的纯度。例如，露点低于或等于-70℃的气体优选地用作溅射气体，以便防止水分被包含在膜中。另外，优选的是使用高度纯化的靶，以便没有包含诸如氢和水分之类的杂质。虽然有可能通过热处理从包含In、Sn和Zn作为主要成分的氧化物半导体的膜中去除水分，但是优选地形成最初没有包含水分的膜，因为从包含In、Sn和Zn作为主要成分的氧化物半导体中释放水分所用的温度比从包含In、Ga和Zn作为主要成分的氧化物半导体中释放水分所用的温度更高。
评估使用在形成氧化物半导体膜之后对其进行650℃的热处理的样本B形成的晶体管的衬底温度与电气特性之间的关系。
用于测量的晶体管的沟道长度L为3μm，沟道宽度W为10μm，Lov为0μm，以及dW为0μm。注意，Vds设定为10V。注意，衬底温度为-40℃、-25℃、25℃、75℃、125℃和150℃。在这里，在晶体管中，其中栅电极与一对电极中的一个重叠的部分的宽度称作Lov，以及一对电极的没有与氧化物半导体膜重叠的部分的宽度称作dW。
图40示出Id(实线)和场效应迁移率(虚线)的Vg依赖性。图41A示出衬底温度与阈值电压之间的关系，以及图41B示出衬底温度与场效应迁移率之间的关系。
从图41A发现，阈值电压随衬底温度增加而变低。注意，阈值电压在从-40℃至150℃的范围之内从1.09V降低到-0.23V。
从图41B发现，场效应迁移率随衬底温度增加而变低。注意，场效应迁移率在从-40℃至150℃的范围之内从36cm2/Vs降低到32cm2/Vs。因此发现，电气特性的变化在上述温度范围中小。
在包含In、Sn和Zn作为主要成分的这类氧化物半导体用作沟道形成区的晶体管中，能够以断态电流保持在低于或等于1aA/μm来得到高于或等于30cm2/Vs、优选地高于或等于40cm2/Vs、更优选地高于或等于60cm2/Vs的场效应迁移率，这能够实现LSI所需的通态电流。例如，在其中L/W为33nm/44nm的FET中，当栅电压为2.7V并且漏电压为1.0V时，高于或等于12μA的通态电流能够流动。另外，在操作晶体管所需的温度范围中能够确保充分的电气特性。通过这类特性，即使当包含氧化物半导体的晶体管也设置在使用Si半导体所形成的集成电路中时，也能够实现具有新颖功能的集成电路，而没有降低操作速度。
下面将描述其中In-Sn-Zn-O膜用作氧化物半导体膜的晶体管的示例。
图44A和图44B是具有顶栅顶接触结构的共面晶体管的顶视图和截面图。图44A是晶体管的顶视图。图44B示出沿图44A中的点划线A-B的截面A-B。
图44B所示的晶体管包括：衬底1200；基底绝缘层1202，设置在衬底1200上；保护绝缘膜1204，设置在基底绝缘层1202的周围；氧化物半导体膜1206，设置在基底绝缘层1202和保护绝缘膜1204上，并且包括高电阻区1206a和低电阻区1206b；栅极绝缘层1208，设置在氧化物半导体膜1206上；栅电极1210，设置成与氧化物半导体膜1206重叠且其间放置了栅极绝缘层1208；侧壁绝缘膜1212，设置成与栅电极1210的侧表面接触；一对电极1214，设置成至少与低电阻区1206b接触；层间绝缘膜1216，设置成至少覆盖氧化物半导体膜1206、栅电极1210和一对电极1214；以及布线1218，设置成通过在层间绝缘膜1216中形成的开口连接到一对电极1214的至少一个。
虽然未示出，但是保护膜可设置成覆盖层间绝缘膜1216和布线1218。通过保护膜，通过层间绝缘膜1216的表面传导所生成的少量泄漏电流能够降低，并且因而能够降低晶体管的断态电流。
下面将描述其中In-Sn-Zn-O膜用作氧化物半导体膜的晶体管的另一个示例。
图45A和图45B是示出晶体管的结构的顶视图和截面图。图45A是晶体管的顶视图。图45B是沿图45A中的点划线A-B的截面图。
图45B所示的晶体管包括：衬底1600；基底绝缘层1602，设置在衬底1600上；氧化物半导体膜1606，设置在基底绝缘层1602上；一对电极1614，与氧化物半导体膜1606接触；栅极绝缘层1608，设置在氧化物半导体膜1606和一对电极1614上；栅电极1610，设置成与氧化物半导体膜1606重叠，其间放置了栅极绝缘层1608；层间绝缘膜1616，设置成覆盖栅极绝缘层1608和栅电极1610；布线1618，通过在层间绝缘膜1616中形成的开口连接到一对电极1614；以及保护膜1620，设置成覆盖层间绝缘膜1616和布线1618。
作为衬底1600，使用玻璃衬底。作为基底绝缘层1602，使用氧化硅膜。作为氧化物半导体膜1606，使用In-Sn-Zn-O膜。作为一对电极1614，使用钨膜。作为栅极绝缘层1608，使用氧化硅膜。栅电极1610是氮化钽膜和钨膜的层叠结构。层间绝缘膜1616是氧氮化硅膜和聚酰亚胺膜的层叠结构。布线1618各具有其中钛膜、铝膜和钛膜按照这个顺序来形成的层叠结构。作为保护膜1620，使用聚酰亚胺膜。
注意，在具有图45A所示结构的晶体管中，其中栅电极1610与一对电极1614中的一个重叠的部分的宽度称作Lov。类似地，一对电极1614的与氧化物半导体膜1606没有重叠的部分的宽度称作dW。
实施方式7
在本实施方式中，将参照图23A至图23F来描述其中上述实施方式的任一个中所述的半导体装置应用于电子设备的情况。在本实施方式中描述其中上述半导体装置应用于诸如计算机、移动电话机(又称作移动电话或移动电话装置)、便携信息终端(包括便携游戏机、音频再现装置等)、数码相机、数码摄像机、电子纸、电视机(又称作电视或电视接收器)之类的电子设备的情况。
图23A示出笔记本个人计算机，它包括框体701、框体702、显示部分703、键盘704等。上述实施方式的任一个中所述的半导体装置设置在框体701和702的至少一个中。因此，能够实现具有充分低的功率消耗的笔记本个人计算机，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
图23B示出便携信息终端(PDA)。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，提供用于操作便携信息终端等的触控笔712。上述实施方式的任一个中描述的半导体装置设置在主体711中。因此，能够实现具有充分低的功率消耗的便携信息终端，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
图23C示出结合电子纸的电子书阅读器720，它包括两个框体，即框体721和框体723。框体721和框体723分别包括显示部分725和显示部分727。通过铰链部737框体721和723连接，使得电子书阅读器720能够使用铰链部737来开启和闭合。框体721设置有电源开关731、操作按键733、扬声器735等。框体721和723的至少一个设置有上述实施方式的任一个中所述的半导体装置。因此，能够实现具有充分低的功率消耗的电子书阅读器，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
图23D示出包括两个框体、即框体740和框体741的移动电话机。此外，处于如图23D所示形成的状态中的框体740和741能够滑动，使得一个重叠于另一个上。因此，移动电话机的尺寸能够减小，这使移动电话机适合携带。框体741包括显示面板742、扬声器743、麦克风744、操作按键745、指向装置746、相机镜头747、外部连接端子748等。框体740包括用于为移动电话机充电的太阳能电池749、外部存储槽750等。此外，天线结合在框体741中。上述实施方式的任一个中所述的半导体装置设置在框体740和741的至少一个中。因此，能够实现具有充分低的功率消耗的移动电话机，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
图23E示出数码相机，它包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等。上述实施方式的任一个中的半导体装置设置在主体761中。因此，能够实现具有充分低的功率消耗的数码相机，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
图23F是包括框体771、显示部分773、支架775等的电视机770。电视机770能够通过包括在框体771中的开关或者通过遥控器780来操作。上述实施方式的任一个中所述的半导体装置安装在框体771和遥控器780中。因此，能够实现具有充分低的功率消耗的电视机，其中数据的写入和读取能够高速进行，并且数据能够存储长时间。
如上所述，本实施方式中所述的电子设备各包括按照上述实施方式中的任一个的半导体装置。因此能够实现具有低功率消耗的电子设备。
附图标记说明
120：半导体层；122：绝缘层；122a：栅极绝缘层；124：掩模；126：杂质区；128a：栅电极；128b：导电层；130：杂质区；132：杂质区；134：沟道形成区；136：绝缘层；138：绝缘层；140：绝缘层；142a：源电极；142b：漏电极；144：氧化物半导体层；146：栅极绝缘层；148a：栅电极；148b：导电层；150：绝缘层；154：布线；156：绝缘层；160：晶体管；162：晶体管；164：电容器；170：存储单元；201：存储单元阵列；202：列驱动电路；203：行驱动电路；204：控制器；205：I/O控制电路；206：计数器；207：电位产生电路；221：位线及源极线驱动电路；222：列译码器；223a：模拟开关；223b：模拟开关；224：电路；225：电路；226：锁存器群；227：锁存器；228：选择器；229：选择器；230：缓冲器；231：栅极线及电容线驱动电路；232：行译码器；321：NAND电路；322：电平转移器；323：负载；324：读出放大器；325：NAND电路；331：NAND电路；332：电平转移器；333：NAND电路；334：电平转移器；335：多路复用器；336：多路复用器；400：绝缘层；401：栅电极；402：栅极绝缘层；403：氧化物半导体层；404a：氧化物导电层；404b：氧化物导电层；405a：源电极；405b：漏电极；410：晶体管；420：晶体管；427：绝缘层；430：晶体管；437：绝缘层；440：晶体管；441：晶体管；442：晶体管；450a：结晶氧化物半导体层；450b：结晶氧化物半导体层；453：氧化物半导体层；500：半导体衬底；510：单晶半导体衬底；512：氧化膜；514：脆化区；516：单晶半导体层；518：单晶半导体层；701：框体；702：框体；703：显示部分；704：键盘；711：主体；712：触控笔；713：显示部分；714：操作按钮；715：外部接口；720：电子书阅读器；721：框体；723：框体；725：显示部分；727：显示部分；731：电源开关；733：操作按键；735：扬声器；737：铰链部；740：框体；741：框体；742：显示面板；743：扬声器；744：麦克风；745：操作按键；746：指向装置；747：相机镜头；748：外部连接端子；749：太阳能电池；750：外部存储槽；761：主体；763：目镜；764：操作开关；765：显示部分；766：电池；767：显示部分；770：电视机；771：框体；773：显示部分；775：支架；780：遥控器；1101：基底绝缘层；1102：嵌入式绝缘体；1103a：半导体区；1103b：半导体区；1103c：半导体区；1104：栅极绝缘层；1105：栅极；1106a：侧壁绝缘体；1106b：侧壁绝缘体；1107：绝缘体；1108a：源极；1108b：漏极；1200：衬底；1202：基底绝缘层；1204：保护绝缘膜；1206：氧化物半导体膜；1206a：高电阻区；1206b：低电阻区；1208：栅极绝缘层；1210：栅电极；1212：侧壁绝缘膜；1214：电极；1216：层间绝缘膜；1218：布线；1600：衬底；1602：基底绝缘层；1606：氧化物半导体膜；1608：栅极绝缘层；1610：栅电极；1614：电极；1616：层间绝缘膜；1618：布线；1620：保护膜。
本申请基于2010年8月6日提交到日本专利局的日本专利申请No.2010-178168以及2011年5月13日提交到日本专利局的日本专利申请No.2011-108190，通过引用将其完整内容并入在此。

Claims (28)

1.一种半导体装置，包括：
包括m×n个存储单元的存储单元阵列；
驱动电路；以及
电位产生电路，
其中，所述存储单元之一包括：
包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及
包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管，
所述第一沟道形成区包含与所述第二沟道形成区的材料不同的半导体材料，
所述驱动电路在所述存储单元的每个列中包括K位的锁存器部及具有K位的多路复用器的写入电路，
并且，所述写入电路连接到所述电位产生电路及所述K位的锁存器部。
2.根据权利要求1所述的半导体装置，其中所述第一晶体管为p沟道晶体管，并且所述第二晶体管为n沟道晶体管。
3.根据权利要求1所述的半导体装置，其中所述第二晶体管的所述第二沟道形成区包含氧化物半导体。
4.一种半导体装置，包括：
包括m×n个存储单元的存储单元阵列；
第一驱动电路；
第二驱动电路；
电位产生电路；
位线；
源极线；以及
栅极线，
其中，所述存储单元之一包括：
包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及
包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管，
所述第一沟道形成区包含与所述第二沟道形成区的材料不同的半导体材料，
所述第一驱动电路在所述存储单元的每个列中包括K位的锁存器部及具有K位的多路复用器的写入电路，
并且，所述写入电路连接到所述电位产生电路及所述K位的锁存器部。
5.根据权利要求4所述的半导体装置，
其中，所述源极线连接到所述第一源电极，
所述位线连接到所述第一漏电极及所述第二漏电极，
所述栅极线连接到所述第二栅电极，
并且，所述第一栅电极连接到所述第二源电极。
6.根据权利要求4所述的半导体装置，其中所述第一晶体管为p沟道晶体管，并且所述第二晶体管为n沟道晶体管。
7.根据权利要求4所述的半导体装置，其中所述第二晶体管的所述第二沟道形成区包含氧化物半导体。
8.根据权利要求4所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元并联连接。
9.根据权利要求4所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元串联连接。
10.根据权利要求4所述的半导体装置，其中所述电位产生电路连接到所述第一驱动电路及所述第二驱动电路。
11.一种半导体装置，包括：
包括m×n个存储单元的存储单元阵列；
第一驱动电路；
第二驱动电路；
K位的计数器（K是自然数）；
电位产生电路；
位线；
源极线；以及
栅极线，
其中，所述存储单元之一包括：
包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及
包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管，
所述第一沟道形成区包含与所述第二沟道形成区的材料不同的半导体材料，
所述第一驱动电路在所述存储单元的每个列中包括K位的锁存器部及读取电路，
所述K位的计数器连接到所述读取电路，
并且，所述读取电路连接到所述K位的锁存器部。
12.根据权利要求11所述的半导体装置，
其中，所述源极线连接到所述第一源电极，
所述位线连接到所述第一漏电极及所述第二漏电极，
所述栅极线连接到所述第二栅电极，
并且，所述第一栅电极连接到所述第二源电极。
13.根据权利要求11所述的半导体装置，其中所述第一晶体管为p沟道晶体管，并且所述第二晶体管为n沟道晶体管。
14.根据权利要求11所述的半导体装置，其中所述第二晶体管的所述第二沟道形成区包含氧化物半导体。
15.根据权利要求11所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元并联连接。
16.根据权利要求11所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元串联连接。
17.根据权利要求11所述的半导体装置，
其中，所述读取电路包括负载、读出放大器及NAND电路，
所述读出放大器连接到所述NAND电路的一个输入，
存储器读取线连接到所述NAND电路的另一个输入，
并且，所述K位的锁存器部连接到所述NAND电路的输出。
18.根据权利要求11所述的半导体装置，其中所述电位产生电路连接到所述第一驱动电路及所述第二驱动电路。
19.根据权利要求11所述的半导体装置，其中所述K位的计数器电连接到所述K位的锁存器部的输入。
20.一种半导体装置，包括：
包括m×n个存储单元的存储单元阵列；
第一驱动电路；
第二驱动电路；
K位的计数器（K是自然数）；
电位产生电路；
位线；
源极线；以及
栅极线，
其中，所述存储单元之一包括：
包括第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的第一晶体管；以及
包括第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第二晶体管，
所述第一沟道形成区包含与所述第二沟道形成区的材料不同的半导体材料，
所述第一驱动电路在所述存储单元的每个列中包括K位的锁存器部、具有K位的多路复用器的写入电路及读取电路，
所述K位的计数器连接到所述读取电路，
并且，所述K位的锁存器部连接到所述写入电路及所述读取电路。
21.根据权利要求20所述的半导体装置，
其中，所述源极线连接到所述第一源电极，
所述位线连接到所述第一漏电极及所述第二漏电极，
所述栅极线连接到所述第二栅电极，
并且，所述第一栅电极连接到所述第二源电极。
22.根据权利要求20所述的半导体装置，其中所述第一晶体管为p沟道晶体管，并且所述第二晶体管为n沟道晶体管。
23.根据权利要求20所述的半导体装置，其中所述第二晶体管的所述第二沟道形成区包含氧化物半导体。
24.根据权利要求20所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元并联连接。
25.根据权利要求20所述的半导体装置，其中在所述位线与所述源极线之间，包括所述存储单元之一的多个存储单元串联连接。
26.根据权利要求20所述的半导体装置，
其中，所述读取电路包括负载、读出放大器及NAND电路，
所述读出放大器连接到所述NAND电路的一个输入，
存储器读取线连接到所述NAND电路的另一个输入，
并且，所述K位的锁存器部连接到所述NAND电路的输出。
27.根据权利要求20所述的半导体装置，其中所述电位产生电路连接到所述第一驱动电路及所述第二驱动电路。
28.根据权利要求20所述的半导体装置，其中所述K位的计数器电连接到所述K位的锁存器部的输入。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103026416B (zh) * 2010-08-06 2016-04-27 株式会社半导体能源研究所 半导体装置
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
EP2842158A4 (en) 2012-04-24 2015-12-02 Applied Materials Inc PVD ALN FILM WITH OXYGEN DOPING OF LOW SPEED MASK FILM
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
TWI618075B (zh) 2012-11-06 2018-03-11 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6521643B2 (ja) * 2014-01-24 2019-05-29 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6525421B2 (ja) * 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
JP6423858B2 (ja) * 2014-03-14 2018-11-14 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
US9502122B2 (en) * 2015-02-12 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited Systems, devices and methods for memory operations
US9431253B1 (en) * 2015-08-05 2016-08-30 Texas Instruments Incorporated Fabrication flow based on metal gate process for making low cost flash memory
JP6956525B2 (ja) 2017-06-08 2021-11-02 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
KR20210062012A (ko) * 2018-09-27 2021-05-28 호야 가부시키가이샤 마스크 블랭크, 전사용 마스크 및 반도체 디바이스의 제조 방법
CN111627920B (zh) * 2020-06-02 2023-11-14 湘潭大学 一种铁电存储单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851429A2 (en) * 1996-12-30 1998-07-01 LG Semicon Co., Ltd. Data sensing device and method for multibit memory cell
US5969985A (en) * 1996-03-18 1999-10-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
EP1134811A1 (en) * 1998-11-17 2001-09-19 Japan Science and Technology Corporation Transistor and semiconductor device
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6129495A (ja) * 1984-07-19 1986-02-10 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
KR900002664B1 (ko) * 1985-08-16 1990-04-21 가부시끼가이샤 히다찌세이사꾸쇼 시리얼 데이터 기억 반도체 메모리
JPS6240690A (ja) * 1985-08-16 1987-02-21 Hitachi Ltd 半導体記憶装置
JPH06101231B2 (ja) 1985-10-21 1994-12-12 株式会社日立製作所 半導体多値記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0372671A (ja) * 1989-08-11 1991-03-27 Sony Corp 半導体メモリ装置
JPH03116494A (ja) * 1989-09-28 1991-05-17 Nec Corp 半導体記憶回路装置
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH05198169A (ja) * 1991-05-28 1993-08-06 Chan Kimu Won ダイナミックランダムアクセスメモリ及びその作動方 法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3504057B2 (ja) 1996-03-18 2004-03-08 株式会社東芝 不揮発性半導体記憶装置
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5761114A (en) * 1997-02-19 1998-06-02 International Business Machines Corporation Multi-level storage gain cell with stepline
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP4246400B2 (ja) * 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007018648A (ja) * 2005-07-11 2007-01-25 Elpida Memory Inc 半導体装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI596676B (zh) * 2008-12-26 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2011055660A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
IN2012DN04871A (zh) * 2009-12-11 2015-09-25 Semiconductor Energy Laoboratory Co Ltd
EP2534679B1 (en) * 2010-02-12 2021-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
CN103026416B (zh) * 2010-08-06 2016-04-27 株式会社半导体能源研究所 半导体装置
TWI555128B (zh) * 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
JP6093726B2 (ja) * 2013-03-22 2017-03-08 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969985A (en) * 1996-03-18 1999-10-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
EP0851429A2 (en) * 1996-12-30 1998-07-01 LG Semicon Co., Ltd. Data sensing device and method for multibit memory cell
EP1134811A1 (en) * 1998-11-17 2001-09-19 Japan Science and Technology Corporation Transistor and semiconductor device
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法

Also Published As

Publication number Publication date
KR20180130595A (ko) 2018-12-07
JP2017139050A (ja) 2017-08-10
JP2012256401A (ja) 2012-12-27
TWI549131B (zh) 2016-09-11
US20120033510A1 (en) 2012-02-09
JP6133928B2 (ja) 2017-05-24
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