[go: up one dir, main page]

KR101851817B1 - 반도체 장치 및 그 구동 방법 - Google Patents

반도체 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR101851817B1
KR101851817B1 KR1020137008419A KR20137008419A KR101851817B1 KR 101851817 B1 KR101851817 B1 KR 101851817B1 KR 1020137008419 A KR1020137008419 A KR 1020137008419A KR 20137008419 A KR20137008419 A KR 20137008419A KR 101851817 B1 KR101851817 B1 KR 101851817B1
Authority
KR
South Korea
Prior art keywords
transistor
insulating layer
potential
oxide
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020137008419A
Other languages
English (en)
Other versions
KR20130107292A (ko
Inventor
슈헤이 나가츠카
다카노리 마츠자키
히로키 이노우에
기요시 가토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130107292A publication Critical patent/KR20130107292A/ko
Application granted granted Critical
Publication of KR101851817B1 publication Critical patent/KR101851817B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Electroluminescent Light Sources (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치는 제1 채널 형성 영역과, 제1 게이트 전극과, 제1 소스 영역 및 드레인 영역을 포함하는 제1 트랜지스터와; 적어도 제1 소스 영역 및 드레인 영역 중 어느 한쪽의 일부와 중첩하도록 설치된 제2 채널 형성 영역과, 제2 소스 전극과, 제1 게이트 전극과 전기적으로 접속되는 제2 드레인 전극과, 제2 게이트 전극을 포함하는 제2 트랜지스터와; 제1 트랜지스터와 제2 트랜지스터 사이에 설치된 절연층을 포함하는 메모리 셀을 포함한다. 제2 트랜지스터를 오프 상태로 해야 할 기간에 있어서, 적어도 제1 소스 영역 또는 제1 드레인 영역에 정의 전위가 부여될 때 제2 게이트 전극에 부의 전위가 부여된다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명의 한 실시 형태는 반도체 소자를 이용한 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력의 공급이 중단되면 기억된 데이터가 상실되는 휘발성 장치와, 전력의 공급이 중단되어도 기억된 데이터가 유지되는 불휘발성 장치로 크게 2가지로 구별된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자에 포함되는 트랜지스터를 선택해서 캐패시터에 전하를 축적하는 방식으로 데이터를 기억한다.
상술한 원리로부터, DRAM으로부터 데이터를 판독하면, 캐패시터의 전하는 상실되기 때문에, 데이터를 판독할 때마다 다시 기입 동작이 필요해진다. 또한, 트랜지스터가 오프 상태일 때 기억 소자에 포함된 트랜지스터의 소스와 드레인 간에 누설 전류(오프 전류)가 흐르기 때문에, 트랜지스터가 선택되어 있지 않아도 전하가 유출 또는 유입하기 때문에, 데이터의 유지 기간이 짧게 된다. 이로 인해, 소정 주기로 다시 기입 동작(리프레시 동작)이 필요하고, 소비 전력을 충분히 저감하는 것은 곤란하다. 또한, 전력의 공급이 중단되면 기억된 데이터가 상실되기 때문에, 장기간의 데이터 유지를 위해 자성 재료나 광학 재료를 이용한 추가적인 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용해서 기억된 데이터를 유지하므로 리프레시 동작이 불필요하다. 이 점에 있어서는 SRAM은 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억 용량 당의 단가가 높아진다. 또한, SRAM은 전력의 공급이 중단되면 기억된 데이터가 상실된다고 하는 점에 대해서는, DRAM과 마찬가지이다.
불휘발성 기억 장치의 대표 예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 이 플로팅 게이트에 전하를 유지시킴으로써 데이터를 기억한다. 그러므로, 데이터의 유지 기간은 극히 길고(반 영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다고 하는 이점을 갖고 있다(예를 들어, 특허 문헌 1).
그러나, 기입 시에 발생하는 터널 전류에 의해 기억 소자에 포함되는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기입 동작 이후에 기억 소자가 기능하지 않게 된다. 이 문제의 역효과를 완화하기 위해서, 예를 들어, 각 기억 소자의 기입 동작 횟수를 균일화하는 방법이 채용된다. 그러나, 이 방법을 실현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용해도, 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 데이터의 재기입 빈도가 높은 용도에는 부적합하다.
또한, 플래시 메모리는 플로팅 게이트에 전하를 주입시키기 위해서 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하고, 또한, 그를 위한 회로도 필요하다. 또한, 전하의 주입 또는 제거를 위해서는 비교적 오랜 시간을 필요로 하고, 데이터의 기입 및 소거의 고속화가 용이하지 않다.
[참고 문헌]
[특허 문헌 1] 일본 특허 출원 공개 소 57-105889호 공보
상술의 문제를 감안하여, 본 발명의 한 실시 형태의 목적은 전력이 공급되지 않는 상황에서도 기억된 데이터의 유지가 가능하고, 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하고, 반도체 장치의 구동 방법을 제공하는 것이다. 다른 목적은 새로운 구조를 갖는 반도체 장치의 집적도를 높이는 것이다.
본 발명의 한 실시 형태에서는, 산화물 반도체를 사용해서 반도체 장치를 제작한다. 특히, 고순도화된 산화물 반도체를 사용한다. 산화물 반도체를 사용해서 구성한 트랜지스터는 그 누설 전류가 극히 작기 때문에, 장기간에 걸쳐 데이터를 유지하는 것이 가능하다. 또한, 고순도화된 산화물 반도체를 사용하여 트랜지스터를 구성하는 경우에는, 누설 전류가 현저히 낮고, 극히 장기간에 걸쳐 데이터를 유지하는 것이 가능하게 된다.
구체적으로는, 예를 들어, 다음과 같은 구성을 채용할 수 있다.
개시하는 발명의 한 실시 형태에 따르면, 반도체 장치는 제1 채널 형성 영역과, 제1 채널 형성 영역 위에 설치된 제1 게이트 절연층과, 제1 채널 형성 영역과 중첩하도록 제1 게이트 절연층 위에 설치된 제1 게이트 전극과, 제1 채널 형성 영역을 사이에 두고 설치된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 트랜지스터와; 적어도 제1 소스 영역 또는 제1 드레인 영역의 일부와 중첩하도록 설치된 제2 채널 형성 영역과, 제2 채널 형성 영역과 전기적으로 접속하는 제2 소스 전극 및 제2 드레인 전극과, 제2 채널 형성 영역 위에 설치된 제2 게이트 전극과, 제2 채널 형성 영역과 제2 게이트 전극 사이에 설치된 제2 게이트 절연층을 포함하는 제2 트랜지스터와; 제2 채널 형성 영역과 제1 소스 영역 및/또는 제1 드레인 영역 사이에 설치된 절연층을 포함하는 메모리 셀을 포함한다. 제2 드레인 전극과 제1 게이트 전극은 전기적으로 접속되어서 노드를 구성한다. 제2 트랜지스터를 온 상태로 함으로써 노드에 전하를 부여한다. 제2 트랜지스터를 오프 상태로 함으로써 노드에 전하를 유지한다. 노드에 전하를 유지해야 할 기간에 있어서, 적어도 제1 소스 영역 또는 제1 드레인 영역에 정(positive)의 전위가 부여될 때에 제2 게이트 전극에 부(negative)의 전위가 부여된다. 또한, 부의 전위는, 하기 수학식 1을 만족하는 것이 바람직하다.
Figure 112013028561561-pct00001
(수학식 1에서, Va는 부의 전위를 나타내고, Vb은 정의 전위를 나타내고, ta는 제2 게이트 절연층의 두께를 나타내고, εra는 제2 게이트 절연층의 비유전율을 나타내고, tb는 절연층의 두께를 나타내고, εrb는 절연층의 비유전율을 나타낸다는 점에 주목한다).
개시하는 발명의 다른 실시 형태에 따르면, 반도체 장치는 제1 채널 형성 영역과, 제1 채널 형성 영역 위에 설치된 제1 게이트 절연층과, 제1 채널 형성 영역과 중첩하도록 제1 게이트 절연층 위에 설치된 제1 게이트 전극과, 제1 채널 형성 영역을 사이에 두고 설치된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 트랜지스터와; 제2 게이트 전극과, 제2 게이트 전극 위에 설치된 제2 채널 형성 영역과, 제2 채널 형성 영역과 전기적으로 접속하는 제2 소스 전극 및 제2 드레인 전극과, 제2 채널 형성 영역과 제2 게이트 전극 사이에 설치된 제2 게이트 절연층과, 제2 채널 형성 영역, 제2 소스 전극 및 제2 드레인 전극 위에 설치된 제1 절연층과, 제2 소스 전극과 전기적으로 접속되고 적어도 제2 채널 형성 영역의 일부와 중첩하도록 제1 절연층 위에 설치된 배선을 포함하는 제2 트랜지스터와; 제2 게이트 전극과 제1 소스 영역 및/또는 제1 드레인 영역 사이에 설치된 제2 절연층을 포함하는 메모리 셀을 포함한다. 제2 드레인 전극과 제1 게이트 전극은 전기적으로 접속되어서 노드를 구성한다. 제2 트랜지스터를 온 상태로 함으로써 노드에 전하를 부여한다. 제2 트랜지스터를 오프 상태로 함으로써 노드에 전하를 유지한다. 노드에 전하를 유지해야 할 기간에 있어서, 적어도 배선에 정의 전위가 부여될 때에, 제2 게이트 전극에 부의 전위가 부여된다. 또한, 부의 전위는, 하기 수학식 2를 만족하는 것이 바람직하다.
Figure 112013028561561-pct00002
(수학식 2에서, Va는 부의 전위를 나타내고, Vc은 정의 전위를 나타내고, ta는 제2 게이트 절연층의 두께를 나타내고, εra는 제2 게이트 절연층의 비유전율을 나타내고, tc는 제1 절연층의 두께를 나타내고, εrc는 제1 절연층의 비유전율을 나타낸다는 점에 주목한다).
또한, 제1 소스 영역 또는 드레인 영역과 제2 소스 전극은 서로 전기적으로 접속될 수 있다. 또한, 제2 드레인 전극과, 제2 게이트 절연층과, 도전층에 의해, 용량 소자가 구성되는 것이 바람직하다. 또한, 제2 드레인 전극과, 제1 절연층과 제2 드레인 전극 사이에 설치된 제3 절연층과, 도전층에 의해, 용량 소자가 구성될 수 있다.
또한, 개시하는 발명의 다른 실시 형태에 따르면, 반도체 장치는 복수의 비트선과, 복수의 소스선과, 복수의 기입 워드선과, 복수의 기입-판독 워드선과, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함한다. 각 메모리 셀은 제1 게이트 전극, 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와; 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 적어도 제1 소스 영역 또는 제1 드레인 영역의 일부와 중첩하도록 설치된 제2 채널 형성 영역을 포함하는 제2 트랜지스터와; 용량 소자를 포함한다. 소스선은 제1 소스 영역과 전기적으로 접속된다. 비트선은 제1 드레인 영역 및 제2 소스 전극과 전기적으로 접속된다. 기입-판독 워드선은 용량 소자의 한쪽의 전극과 전기적으로 접속된다. 기입 워드선은 제2 게이트 전극과 전기적으로 접속된다. 제1 게이트 전극과, 제2 드레인 전극과, 용량 소자의 다른 쪽 전극은 서로 전기적으로 접속되어서 전하가 유지되는 노드를 구성한다. 메모리 셀의 기입 기간에 있어서, 적어도 복수의 비트선에 정의 전위가 부여될 때에, 선택 행에 있는 복수의 기입 워드선 중 하나에 정의 전위가 부여되고, 비선택 행에 있는 복수의 기입 워드선 중 다른 하나에 부의 전위가 부여된다. 메모리 셀의 판독 기간에 있어서, 적어도 복수의 비트선에 정의 전위가 부여될 때에, 복수의 기입 워드선에 부의 전위가 부여된다.
또한, 제1 채널 형성 영역과 제2 채널 형성 영역은 다른 반도체 재료를 포함하는 것이 바람직하다. 또한, 제2 채널 형성 영역은 산화물 반도체를 포함하는 것이 바람직하다.
상기 반도체 장치에서는 산화물 반도체 재료를 사용해서 트랜지스터를 구성하고 있지만, 본 발명의 한 실시 형태는 산화물 반도체 재료를 사용하는 것에 한정되지 않는다는 점에 주목한다. 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화 실리콘을 비롯한 와이드 갭 재료(구체적으로는, 에너지 갭 Eg이 3eV보다 큰 반도체 재료) 등을 사용해도 된다.
본 명세서 등에 있어서 "위"나 "아래" 등의 용어는, 구성 요소의 위치 관계가 반드시 "바로 위" 또는 "바로 아래"인 것을 한정하는 것이 아니라는 점에 주목한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이란 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 배제하지 않는다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선"이라고 하는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, " 전극"은 " 배선"의 일부로서 사용되는 경우가 있고, 그의 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"이라고 하는 용어는, 복수의 "전극"이나 "배선"이 일체로 되어 형성되어 있는 경우 등도 포함한다.
"소스" 및 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 때도 있다. 이로 인해, 본 명세서에 있어서는, "소스" 및 "드레인"의 용어는 각각 드레인이나 소스를지칭하는데 사용할 수 있다.
본 명세서 등에 있어서, "전기적으로 접속"에는, 구성요소가 어떠한 전기적 작용을 갖는 물체를 개재해서 접속되어 있는 경우가 포함된다는 점에 주목한다. 여기서, 어떠한 전기적 작용을 갖는 물체는 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, "어떠한 전기적 작용을 갖는 물체"에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 및 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 포함하는 트랜지스터는 오프 전류가 극히 작기 때문에, 이트랜지스터를 사용함으로써 극히 장기간에 걸쳐 기억된 데이터를 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 중단되는 경우에도, 장기간에 걸쳐서 기억된 데이터를 유지하는 것이 가능하다.
또한, 본 발명의 한 실시 형태에 따른 반도체 장치에서는, 데이터의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 부유 게이트에의 전자의 주입이나, 부유 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화 문제가 발생하지 않는다. 즉, 본 발명의 한 실시 형태에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한이 없고, 그 신뢰성이 비약적으로 향상한다. 또한, 트랜지스터의 온 상태 또는 오프 상태에 따라, 데이터의 기입이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다. 또한, 데이터를 소거하기 위한 동작이 불필요하다고 하는 장점도 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 충분한 고속 동작이 가능하기 때문에, 산화물 반도체를 포함하는 트랜지스터와 조합해서 사용함으로써, 반도체 장치의 동작(예를 들어, 데이터의 판독)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로 또는 구동 회로 등)를 양호하게 실현하는 것이 가능하다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터는 적어도 일부가 서로 중첩하고, 특히, 산화물 반도체 이외의 재료를 사용한 트랜지스터의 소스 영역 또는 드레인 영역과 산화물 반도체층의 일부가 서로 중첩하도록 설치되어 있으므로, 반도체 장치의 고집적화를 도모할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 오프 상태로 해야 할 기간에 있어서, 적어도 산화물 반도체를 사용한 트랜지스터의 소스 영역 또는 드레인 영역에 정의 전위를 부여할 때에 산화물 반도체 이외의 재료를 사용한 트랜지스터의 게이트 전극에 부의 전위를 부여하는 것에 의해, 반도체 장치의 메모리 리텐션(retention) 특성을 향상시킬 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터(보다 광의로는, 충분한 고속 동작이 가능한 트랜지스터)와 산화물 반도체를 포함하는 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써 신규한 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1a 및 1b는 반도체 장치의 단면도 및 평면도.
도 2a 및 2b는 반도체 장치의 단면도 및 평면도.
도 3a 내지 3d는 반도체 장치의 회로도.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 타이밍 차트.
도 6은 반도체 장치의 타이밍 차트.
도 7의 (a) 내지 (g)는 반도체 장치의 제작 공정을 도시하는 단면도.
도 8의 (a) 내지 (e)는 반도체 장치의 제작 공정을 도시하는 단면도.
도 9의 (a) 내지 (d)는 반도체 장치의 제작 공정을 도시하는 단면도.
도 10의 (a) 내지 (d)는 반도체 장치의 제작 공정을 도시하는 단면도.
도 11의 (a) 내지 (c)는 반도체 장치의 제작 공정을 도시하는 단면도.
도 12a 및 12b는 반도체 장치의 단면도.
도 13a 내지 도 13c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 14a 내지 14f는 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 15a 내지 15e는 본 발명의 한 실시 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 16의 (a) 내지 (c)는 본 발명의 한 실시 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 17의 (a) 내지 (c)는 본 발명의 한 실시 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 18은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19a 내지 19c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20a 내지 20c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21a 내지 21c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22a 및 22b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 23a 내지 23c는 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 도면.
도 24a 및 24b는 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 도면.
도 25a 및 25b는 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 도면.
도 26은 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 도면.
도 27a 및 27b는 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 도면.
도 28은 본 발명의 한 실시 형태에 따른 트랜지스터의 XRD 스펙트럼을 도시하는 그래프.
도 29는 본 발명의 한 실시 형태에 따른 트랜지스터의 특성을 도시하는 그래프.
도 30a 및 30b는 본 발명의 한 실시 형태에 따른 트랜지스터의 구조를 설명하는 도면.
도 31a 및 31b는 본 발명의 한 실시 형태에 따른 트랜지스터의 구조를 설명하는 도면.
도 32a 및 도 32b는 본 발명의 한 실시 형태에 따른 산화물 재료의 구조를 설명하는 도면.
본 발명의 실시 형태 및 일례에 대해서, 도면을 사용해서 이하에 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다는 점에 주목한다. 따라서, 본 발명은 다음의 실시 형태 및 일례의 기재 내용에 한정해서 해석되지 않는다.
도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 이해의 간단화를 위하여, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다는 점에 주목한다. 이로 인해, 본 발명의 한 실시 형태는 반드시 도면 등에 도시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서 등에 있어서의 "제1", "제2", 및 "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해서 사용된 것이며, 구성 요소를 수적으로 한정하는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 한 실시 형태에 따른 반도체 장치의 구성 및 구동 방법에 대해서, 도 1a 및 1b, 도 2a 및 2b, 도 3a 내지 3d, 도 4, 도 5, 및 도 6을 참조하여 설명한다.
< 반도체 장치의 단면 구성 및 평면도>
도 1a 및 1b는 반도체 장치의 구성의 일례이다. 도 1a는 반도체 장치의 단면도이다. 도 1b는 반도체 장치의 평면도이다. 도 1a는 트랜지스터의 채널 길이 방향에 수직한 단면도이며, 도 1b는 트랜지스터의 채널 길이 방향에 평행한 단면도이다. 도 1a 및 1b에 도시하는 반도체 장치는 하부에 제1 반도체 재료를 포함하는 트랜지스터(160)와, 상부에 제2 반도체 재료를 포함하는 트랜지스터(162)를 포함한다. 도 1a 및 1b에 도시하는 반도체 장치는 트랜지스터(160)와, 트랜지스터(162)와, 용량 소자(164)를 하나씩 포함하는 구성으로서 나타내고 있지만, 이 반도체 장치는 복수의 트랜지스터(160)와, 트랜지스터(162)와, 용량 소자(164)를 포함할 수 있다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료로서 산화물 반도체 이외의 반도체 재료를 사용할 수 있고, 제2 반도체 재료로서 산화물 반도체를 사용할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이외에, 유기 반도체 재료 등을 사용해도 된다. 이러한 반도체 재료를 포함하는 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성에 의해 장기간의 전하 유지를 가능하게 한다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저(stabilizer)로서, 갈륨(Ga)을 부가적으로 함유하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 함유하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 함유하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 함유하는 것이 바람직하다.
또한, 다른 스테빌라이저(들)로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 중 하나 이상을 함유할 수 있다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기에서, 예를 들어, "In-Ga-Zn-O계 산화물"이란 In, Ga, 및 Zn을 주성분으로서 함유하는 산화물을 의미하며 In: Ga: Zn의 비율은 특정하게 한정되지 않는다는 점에 주목한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 함유될 수 있다.
또한, 산화물 반도체로서, InMO3(ZnO)m (m> 0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 된다. M은 Ga, Fe, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다는 점에 주목한다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n (n> 0, 또한, n은 정수)로 표기되는 재료를 사용해도 된다.
산화물 반도체로서 In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우에, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타나는 In-Ga-Zn계 산화물 타깃을 사용한다. 전술한 원자수비를 갖는 In-Ga-Zn계 산화물 타깃을 사용해서 산화물 반도체를 성막할 때, 다결정 또는 후술하는 c축 배향 결정(CAAC)이 형성되기 쉬워진다.
산화물 반도체로서 In-Sn-Zn계 산화물을 스퍼터링법으로 성막하는 경우에, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타나는 In-Sn-Zn계 산화물 타깃을 사용한다. 전술한 원자수비를 갖는 In-Sn-Zn계 산화물 타깃을 사용해서 산화물 반도체를 성막할 때, 다결정 또는 후술하는 CAAC이 형성되기 쉬워진다.
그러나, 조성은 상술한 것들에 한정되지 않고, 필요로 하는 반도체 특성(예를 들어, 이동도, 임계값, 및 변동)에 따라서 적절한 조성의 재료를 사용하면 된다. 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 설정하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는, 비교적 용이하게 높은 이동도가 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물을 사용하는 경우도, 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
예를 들어 "In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c (a+b+c=1)인 산화물의 조성이, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=A:B:C (A+B+C=1)의 산화물의 조성의 근방이다"라고 하는 것은 a, b, 및 c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 의미하고, r로서는, 예를 들어, 0.05로 하면 된다는 점에 주목한다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도 되고, 비단결정이어도 된다. 후자의 경우, 산화물 반도체는 아몰퍼스이어도 되고, 다결정이어도 된다. 또한, 산화물 반도체는 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조도 되고, 비아몰퍼스 구조이어도 된다.
아몰퍼스 상태의 산화물 반도체에서는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이 산화물 반도체를 사용해서 트랜지스터를 제작할 때, 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면, 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 산화물 반도체를 형성하면 된다.
평균면 거칠기(Ra)는 JIS B 0601로 정의되어 있는 중심선 평균 거칠기를 측정 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이라는 점에 주목한다. Ra는 "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 이하의 수학식으로 정의된다.
Figure 112013028561561-pct00003
상기 수학식에 있어서, S0은 측정면(좌표(x1,y1),(x1,y2),(x2,y1),및 (x2,y2)로 표현되는 4점에 의해 정해지는 직사각형의 영역)의 면적을 나타내고, Z0은 측정면의 평균 높이를 나타낸다. Ra는 원자간력 현미경(AFM)을 사용하여 측정가능하다.
여기서, 산화물 반도체가 결정성을 갖는 경우에는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아서 삼각형 또는 육각형의 원자 배열을 갖는 결정(C-Axis Aligned Crystal(CAAC)이라고도 한다)을 포함하는 산화물에 대해서 설명한다. 결정에 있어서, c축을 따라서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 다르다(결정이 c축을 중심으로 회전).
광의로는, CAAC을 포함하는 산화물은 비단결정이며, 그 ab면에 수직인 방향으로부터 보아서, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아서, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC은 단결정이 아니지만, CAAC가 비정질 성분만으로 형성되어 있는 것을 의미하지는 않는다. CAAC은 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분 간의 경계를 명확하게 판별 가능하지 않은 경우도 있다.
CAAC에 산소가 포함되는 경우에, CAAC에 포함되는 산소의 일부는 질소로 치환될 수 있다. CAAC에 포함되는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판면 또는 CAAC의 표면에 수직인 방향)에 정렬될 수 있다. 또는, CAAC에 포함되는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC가 형성되는 기판면 또는 CAAC의 표면에 수직인 방향)에 정렬될 수 있다.
CAAC은 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이거나 한다. CAAC은 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막 형상으로 형성되어, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 있고, 또한 그 막 단면을 관찰하면 금속 원자가 층상으로 배열하고 또는 금속 원자 및 산소 원자(또는 질소 원자)가 층상으로 배열된 결정을 들 수 있다.
CAAC에 포함되는 결정 구조의 일례에 대해서 도 15a 내지 15e, 도 16의 (a) 내지 (c), 및 도 17의 (a) 내지 (c)를 사용해서 상세하게 설명한다. 특히 다른 표시가 없는 한, 도 15a 내지 15e, 도 16의 (a) 내지 (c), 및 도 17의 (a) 내지 (c)는 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 간단히 "상반부" 및 "하반부"라고 할 경우, ab면을 경계로 했을 경우의 상반부 및 하반부(ab면에 대해 상반부 및 하반부)를 말한다. 또한, 도 15a 내지 15e에 있어서, 원으로 둘러싸인 O는 4 배위의 O를 나타내고, 이중 원으로 둘러싸인 O는 3 배위의 O를 나타낸다.
도 15a에, 1개의 6 배위의 In 원자와 In 원자에 근접한 6개의 4 배위의 산소 (이하 4 배위의 O) 원자를 포함하는 구조를 나타낸다. 여기에서는, 1개의 금속 원자와 이에 근접한 산소 원자를 포함하는 구조를 소그룹이라고 한다. 도 15a의 구조는 실제로 팔면체 구조를 취하지만, 간단화를 위하여 평면 구조로 나타내고 있다. 도 15a의 상반부 및 하반부에는 각각 3개씩 4 배위의 O 원자가 있다는 점에 주목한다. 도 15a에 나타내는 소그룹에서, 전하는 0이다.
도 15b에, 1개의 5 배위의 Ga 원자와, Ga 원자에 근접한 3개의 3 배위의 산소(이하 3 배위의 O) 원자와, Ga 원자에 근접한 2개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 3 배위의 O 원자는 모두 ab면에 존재한다. 도 15b의 상반부 및 하반부에는 각각 1개씩 4 배위의 O 원자가 있다. In 원자는 5 배위를 취할 수 있기 때문에 In 원자는 또한 도 15b에 나타내는 구조를 취할 수 있다. 도 15b에 나타내는 소그룹에서, 전하는 0이다.
도 15c에, 1개의 4 배위의 Zn 원자와 Zn 원자에 근접한 4개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 15c에서, 상반부에는 1개의 4 배위의 O 원자가 있고, 하반부에는 3개의 4 배위의 O 원자가 있다. 또는, 도 15c에서, 상반부에 3개의 4 배위의 O 원자가 있고, 하반부에 1개의 4 배위의 O 원자가 있어도 된다. 도 15c에 나타내는 소그룹에서, 전하는 0이다.
도 15d에, 1개의 6 배위의 Sn 원자와 Sn 원자에 근접한 6개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 15d에서, 상반부 및 하반부 각각에는 3개의 4 배위의 O 원자가 있다. 도 15d에 나타내는 소그룹에서, 전하는 +1이다.
도 15e에, 2개의 Zn 원자를 포함하는 소그룹을 나타낸다. 도 15e에서, 상반부 및 하반부 각각에는 1개의 4 배위의 O 원자가 있다. 도 15e에 나타내는 소그룹에서, 전하는 -1이다.
여기에서는, 복수의 소그룹은 중간 그룹을 형성하고, 복수의 중간 그룹은 대그룹(유닛 셀이라고도 한다)을 형성한다.
이제, 이들의 소그룹끼리가 결합하는 규칙에 대해서 설명한다. 도 15a의 6 배위의 In 원자의 상반부의 3개의 O 원자는 하측 방향에 각각 3개의 근접 In 원자를 갖고, 하반부의 3개의 O 원자는 상측 방향에 각각 3개의 근접 In 원자를 갖는다. 5 배위의 Ga 원자의 상반부의 1개의 O 원자는 하측 방향에 1개의 근접 Ga 원자를 갖고, 하반부의 1개의 O 원자는 상측 방향에 1개의 근접 Ga 원자를 갖는다. 4 배위의 Zn 원자의 상반부의 1개의 O 원자는 하측 방향에 1개의 근접 Zn 원자를 갖고, 하반부의 3개의 O 원자는 상측 방향에 각각 3개의 근접 Zn 원자를 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O 원자의 수는 4 배위의 O 원자 각각의 하측 방향에 있는 근접 금속 원자의 수와 동등하다. 마찬가지로, 금속 원자의 하측 방향의 4 배위의 O 원자의 수는 4 배위의 O 원자 각각의 상측 방향에 있는 근접 금속 원자의 수와 동등하다. O 원자의 배위는 4 배위이므로, O 원자의 하측 방향에 있는 근접 금속 원자의 수와 O 원자의 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4 배위의 O 원자의 수와 다른 금속 원자의 하측 방향에 있는 4 배위의 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6 배위의 금속 (In 또는 Sn) 원자가 하반부의 3개의 4 배위의 O 원자를 개재해서 결합하는 경우에, 5 배위의 금속(Ga 또는 In) 원자 또는 4 배위의 금속(Zn) 원자와 결합하게 된다.
상기 배위 수를 갖는 금속 원자는 c축 방향에 있어서 4 배위의 O 원자를 개재해서 다른 금속 원자와 결합한다. 상기 외에도, 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹을 결합해서 다른 방식으로 중간 그룹을 구성할 수 있다.
도 16의 (a)에, In-Sn-Zn-O계 재료의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다. 도 16의 (b)에, 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 도 16의 (c)는 도 16의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다는 점에 주목한다.
도 16의 (a)에서, 간단화를 위하여 3 배위의 O 원자는 생략하고, 4 배위의 O 원자는 원으로 나타내고, 원 안의 수가 4 배위의 O 원자의 수를 나타낸다. 예를 들어, Sn 원자의 상반부 및 하반부에는 각각 3개씩 4 배위의 O 원자가 있는 것을 원으로 둘러싸인 3으로서 나타내고 있다. 마찬가지로, 도 16의 (a)에 있어서, In 원자의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있는 것을 원으로 둘러싸인 1로서 나타내고 있다. 또한, 도 16의 (a)에서, 하반부에는 1개의 4 배위의 O 원자가 있고, 상반부에는 3개의 4 배위의 O 원자가 있는 Zn 원자와, 상반부에는 1개의 4 배위의 O 원자가 있고, 하반부에는 3개의 4 배위의 O 원자가 있는 Zn 원자를 나타내고 있다.
도 16의 (a)에서의 In-Sn-Zn-O계 재료의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로 4 배위의 O 원자가 3개씩 상반부 및 하반부에 있는 Sn 원자가, 4 배위의 O 원자가 1개씩 상반부 및 하반부에 있는 In 원자와 결합하고, In 원자가 상반부에 3개의 4 배위의 O 원자가 있는 Zn 원자와 결합하고, Zn 원자가 Zn 원자의 하반부의 1개의 4 배위의 O 원자를 개재해서 4 배위의 O 원자가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고, In 원자가 상반부에 1개의 4 배위의 O 원자가 있는 Zn 원자 2개를 포함하는 소그룹과 결합하고, 이 소그룹이 소그룹의 하반부의 1개의 4 배위의 O 원자를 개재해서 4 배위의 O 원자가 3개씩 상반부 및 하반부에 있는 Sn 원자와 결합한다. 이러한 복수의 중간 그룹이 결합해서, 대그룹을 구성한다.
여기서, 3 배위의 O 원자 및 4 배위의 O 원자의 경우, 결합 1개 당의 전하는 각각 -0.667 및 -0.5로 생각할 수 있다. 예를 들어, In 원자(6 배위 또는 5 배위), Zn 원자(4 배위), 및 Sn 원자(5 배위 또는 6 배위)의 전하는 각각 +3, +2, 및 +4이다. 따라서, Sn 원자를 포함하는 소그룹은 전하가 +1이 된다. 그로 인해, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 15e에 도시한 바와 같이, 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다. 예를 들어, Sn 원자를 포함하는 소그룹 1개에 대하여, 2개의 Zn 원자를 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
도 16의 (b)에 나타낸 대그룹이 반복될 때, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 얻어지는 In-Sn-Zn-O계의 결정의 층 구조는 In2SnZn2O7(ZnO)m (m은 0 또는 자연수)로 하는 조성식으로 표현할 수 있다는 점에 주목한다.
상술한 규칙은, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물; 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물; 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는, In-Ga계 산화물 등을 사용했을 경우도 마찬가지이다.
예를 들어, 도 17의 (a)에, In-Ga-Zn-O계 재료의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다.
도 17의 (a)에서의 In-Ga-Zn-O계 재료의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로 4 배위의 O 원자가 3개씩 상반부 및 하반부에 있는 In 원자가 4 배위의 O 원자가 1개 상반부에 있는 Zn 원자와 결합하고, Zn 원자는 Zn 원자의 하반부의 3개의 4 배위의 O 원자를 개재하여 4 배위의 O 원자가 1개씩 상반부 및 하반부에 있는 Ga 원자와 결합하고, Ga 원자는 Ga 원자의 하반부의 1개의 4 배위의 O 원자를 개재하여 4 배위의 O 원자가 3개씩 상반부 및 하반부에 있는 In 원자와 결합한다. 이러한 복수의 중간 그룹이 결합해서, 대그룹을 구성한다.
도 17의 (b)에 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 도 17의 (c)는 도 17의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다는 점에 주목한다.
여기서, In 원자(6 배위 또는 5 배위), Zn 원자(4 배위), 및 Ga 원자(5 배위)의 전하는, 각각 +3, +2, 및 +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹의 전하가 0이 된다. 그로 인해, 이러한 소그룹의 조합을 포함하는 중간 그룹의 합계의 전하는 항상 0이 된다.
In-Ga-Zn-O계 재료의 층 구조를 구성하기 위해서, 대그룹은 도 17의 (a)에 나타낸 중간 그룹뿐만 아니라, In 원자, Ga 원자, 및 Zn 원자의 배열이 도 17의 (a)의 것과 다른 중간 그룹을 사용하여 구성할 수 있다.
도 17의 (b)에 나타낸 대그룹이 반복될 때, In-Ga-Zn-O계의 결정을 얻을 수 있다. 얻어지는 In-Ga-Zn-O계 결정의 층 구조는 InGaO3(ZnO)n (n은 자연수)로 하는 조성식으로 표현할 수 있다는 점에 주목한다.
n=1(InGaZnO4)의 경우에는, 예를 들어, 도 32a에 나타내는 결정 구조를 취할 수 있다. 도 32a에 나타내는 결정 구조에 있어서, 도 15b에서 설명한 바와 같이 Ga 원자 및 In 원자는 5 배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다는 점에 주목한다.
n=2(InGaZn2O5)의 경우에는, 예를 들어 도 32b에 나타내는 결정 구조를 취할 수 있다. 도 14b에 나타내는 결정 구조에 있어서, 도 32b에서 설명한 바와 같이, Ga 원자 및 In 원자는 5 배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다는 점에 주목한다.
트랜지스터(160) 및 트랜지스터(162)는 ｎ 채널형 트랜지스터 또는 p 채널형 트랜지스터를 사용할 수 있다. 여기에서는, 트랜지스터(160 및 162)는 ｎ채널형 트랜지스터로 하는 경우에 대해 설명한다. 여기에 개시하는 본 발명의 기술적인 특징은 데이터를 유지하기 위해서 산화물 반도체 등의, 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(162)에 사용한다는 점에 있다. 그러므로, 반도체 장치의 재료나 구조 등의 구체적인 조건을 여기에 주어진 것에 한정할 필요는 없다.
트랜지스터(160)는 반도체 기판(500) 위의 반도체층에 설치된 채널 형성 영역(134)과, 채널 형성 영역(134)을 사이에 두고 설치된 불순물 영역(132)(소스 영역 또는 드레인 영역이라고도 한다)과, 채널 형성 영역(134) 위에 설치된 게이트 절연층(122a)과, 채널 형성 영역(134)과 중첩하도록 게이트 절연층(122a) 위에 설치된 게이트 전극(128a)을 포함한다. 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 도시하지 않는 트랜지스터를, 편의상, 트랜지스터라고 한다는 점에 주목한다. 또한, 이러한 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함해서 "소스 전극"이나 "드레인 전극"이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, "소스 전극"이라는 기재에는 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 위의 반도체층에 설치된 불순물 영역(126)에는 도전층(128b)이 접속되어 있다. 여기서, 도전층(128b)은 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 불순물 영역(132)과 불순물 영역 (126) 사이에는 불순물 영역(130)이 설치되어 있다. 여기서, 불순물 영역(126) 및 불순물 영역(130)도 트랜지스터(160)의 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 도전층(128b)을 반드시 설치할 필요는 없다는 점에 주목한다. 그 경우, 불순물 영역(126), 불순물 영역(130), 및 불순물 영역(132)은 트랜지스터(160)의 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역으로서 하나에 통합해도 된다.
트랜지스터(160)를 덮도록 절연층(136), 절연층(138), 및 절연층(140)이 적층되어 있다. 트랜지스터(160)를 덮는 절연층의 구조는 반드시 적층 구조일 필요는 없고, 단층 구조로 해도 된다는 점에 주목한다. 또한, 2층 이상의 적층 구조가 채용될 수 있다.
고집적화를 실현하기 위해서는, 도 1a 및 1b에 도시한 바와 같이 트랜지스터(160)가 측벽 절연층을 포함하지 않는 구성으로 하는 것이 바람직하다는 점에 주목한다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 측벽 절연층을 설치할 수 있고, 불순물 영역(132)은 그 측벽 절연층과 중첩하는 영역에 형성된 불순물 농도가 상이한 불순물 영역을 포함할 수 있다.
도 1a 및 1b에 도시하는 반도체 장치에 있어서는, 반도체 기판(500) 위로 산화막(512)을 개재해서 설치된 반도체층을 사용해서 트랜지스터(160)의 채널 형성 영역(134) 및 불순물 영역(126)을 형성하고 있지만, 본 발명의 한 실시 형태는 이것에 한정되지 않는다는 점에 주목한다. 예를 들어, 반도체 기판(500) 대신에, 알루미노실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 또는 바륨 보로실리케이트 유리 기판 등의, 전자 공업용으로 사용되는 각종 유리 기판; 석영 기판; 세라믹 기판 또는 사파이어 기판을 사용할 수 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 포함하고 열팽창 계수가 실리콘의 것과 가까운 세라믹 기판을 사용할 수 있다. 또한, 산화막(512) 위에 반도체층을 형성하지 않고 반도체 기판(500) 위에 채널 형성 영역이나 불순물 영역을 직접 설치할 수 있다. 그 경우, 트랜지스터(160)가 전기적으로 분리되도록, 트랜지스터(160)를 덮도록 소자 분리 절연층을 설치한다.
트랜지스터(162)는 절연층(140) 등 위에 설치된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극) (142a) 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 설치된 게이트 전극(148a)을 포함한다. 여기서, 트랜지스터(162)의 드레인 전극(142b)은 트랜지스터(160)의 게이트 전극(128a)과 접속된다. 따라서, 트랜지스터(162)의 전하 리텐션 특성을 살리기 위해 트랜지스터(160)의 게이트 전극(128a)의 전위를 극히 장기간에 걸쳐서 유지할 수 있다. 또한, 산화물 반도체층(144)은 트랜지스터(162)의 채널 형성 영역으로서 기능하고, 적어도 트랜지스터(160)의 소스 영역 또는 드레인 영역의 일부와 중첩하도록 설치된다.
여기서, 트랜지스터(162)에 사용되는 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분한 산소가 공급됨으로써 고순도화되는 것이 바람직하다. 구체적으로는, 산화물 반도체층(144)의 수소 농도는 5×1019원자/cm3 이하, 바람직하게는 5×1018원자/cm3 이하, 보다 바람직하게는 5×1017원자/cm3 이하로 한다. 상술한 산화물 반도체층(144)의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정된다는 점에 주목한다. 수소 농도가 충분히 저감되어서 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭의 마이크로미터(μm) 당의 전류)는 100zA(1zA(젭토 암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화 (진성화) 산화물 반도체 또는 실질적으로 i형화된 산화물 반도체층(144)을 사용함으로써 극히 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
산화물 반도체층(144)의 나트륨 농도는 5×1016원자/cm3 이하, 바람직하게는 1×1016원자/cm3 이하, 더욱 바람직하게는 1×1015원자/cm3 이하로 한다. 또한, 산화물 반도체층(144)의 리튬 농도는 5×1015원자/cm3 이하, 바람직하게는 1×1015원자/cm3 이하로 한다. 산화물 반도체층(144)의 칼륨 농도는 5×1015원자/cm3 이하, 바람직하게는 1×1015원자/cm3 이하로 한다. 상술한 산화물 반도체층(144) 중의 나트륨 농도, 리튬 농도 및 칼륨 농도는 2차 이온 질량 분석법으로 측정되는 것이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 있어서는 악성인 불순물이며, 가능한 한 적게 포함되는 것이 좋다. 특히, 알칼리 금속 중, 나트륨은 산화물 반도체에 접하는 절연막이 산화물인 경우, 산화물 안에 확산하고, Na+이 된다. 또한, 나트륨은 산화물 반도체 내에서 금속과 산소의 결합을 분단하고, 또는 결합에 들어간다. 그 결과, 트랜지스터 특성의 열화(예를 들어, 트랜지스터의 노멀리 온화(임계값의 부측으로의 시프트) 또는 이동도의 저하)를 초래한다. 더구나, 이것은 특성의 변동의 원인이 된다. 이러한 문제는 특히 산화물 반도체 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 알칼리 금속의 농도를 상기의 값으로 하는 것이 강하게 요구된다.
트랜지스터(162)에는 미세화에 기인해서 소자 간에 발생하는 누설 전류를 억제하기 위해서 섬 형상으로 가공된 산화물 반도체층(144)이 포함되어 있지만, 산화물 반도체층이 섬 형상으로 가공되어 있지 않은 구성을 채용해도 된다는 점에 주목한다. 산화물 반도체층을 섬 형상으로 가공하지 않을 경우에는, 가공 시의 에칭에 의한 산화물 반도체층의 오염을 방지할 수 있다.
용량 소자(164)는 드레인 전극(142b), 게이트 절연층(146), 및 도전층(148b) 을 포함한다. 즉, 드레인 전극(142b)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽의 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 용량 소자(164)에서, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시킴으로써, 드레인 전극(142b)과 도전층(148b) 간의 절연성을 적당히 확보할 수 있다. 또한, 용량이 불필요한 경우에는 용량 소자(164)를 생략할 수 있다.
트랜지스터(162) 및 용량 소자(164)에 있어서, 소스 전극(142a) 및 드레인 전극(142b)의 단부는 테이퍼 형상인 것이 바람직하다는 점에 주목한다. 소스 전극(142a) 및 드레인 전극(142b)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(146)의 피복성을 향상시켜서, 그 절단을 방지할 수 있다. 여기서, 테이퍼 각은, 예를 들어 30°이상 60°이하로 한다. 테이퍼 각은 테이퍼 형상을 갖는 층 (예를 들어, 소스 전극(142a))을 층의 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰했을 때에, 이 층의 측면과 저면이 이루는 경사각을 나타낸다는 점에 주목한다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(150)이 설치되어 있다. 배선(154)은 절연층(150) 위에 설치되고, 게이트 절연층(146), 절연층(150) 등에 형성된 개구를 개재해서 소스 전극(142a)과 접속되어 있다. 여기서, 배선(154)은 적어도 트랜지스터(162)의 산화물 반도체층(144)의 일부와 중첩하도록 설치되는 것이 바람직하다. 또한, 배선(154) 위로 절연층(156)을 설치해도 된다. 도 1a 및 1b에서는 도전층(128b)을 통해 배선(154), 소스 전극(142a), 및 불순물 영역(126)을 서로 접속하고 있지만, 본 발명의 한 실시 형태는 이것에 한정되지 않는다는 점에 주목한다. 예를 들어, 소스 전극(142a)을 직접 불순물 영역(126)에 접촉시킬 수 있다. 또는, 배선(154)을 다른 도전층을 개재하여 소스 전극(142a)에 접촉시킬 수 있다.
도 1a 및 1b에 도시된 반도체 장치에서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 서로 중첩하도록 설치되어 있다. 특히, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 적어도 일부가 서로 중첩하도록 설치되어 있다. 배선(154)은 적어도 산화물 반도체층(144)의 일부와 중첩하도록 설치되어 있다. 또한, 트랜지스터(162), 용량 소자(164) 등은 트랜지스터(160)와 중첩하도록 설치되어 있다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(128a)과 적어도 일부가 중첩하도록 설치되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 고집적화를 도모할 수 있다. 예를 들어, 이 반도체 장치를 사용해서 메모리 셀을 구성하는 경우에, 최소 가공 치수를 F라고 하면, 메모리 셀이 차지하는 면적을 대략 15 F2 내지 25 F2로 하는 것이 가능하다.
그러나, 트랜지스터(160)와 트랜지스터(162)가 적어도 일부가 서로 중첩하도록 설치되는 경우에, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 특히, 도 1b에 도시한 바와 같이, 산화물 반도체층(144)이 트랜지스터(160)의 소스 영역 또는 드레인 영역 위에 가로질러 형성되는 경우에, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 백 게이트 전극으로서 기능할 수 있다. 여기에서 백 게이트 전극이란 산화물 반도체층(144)의 채널 형성 영역을 사이에 두고 게이트 전극(148a)과는 반대측에 설치된 의사(pseudo) 게이트 전극을 말한다는 점에 주목한다. 즉, 트랜지스터(160)의 소스 영역 또는 드레인 영역에 정(positive)의 전위가 부여되고, 그 정의 전위가 백 게이트 전극에 의해 설정된 임계값 전압 Vth(back)을 초과하면, 트랜지스터(162)는 온 상태가 된다. 트랜지스터(160)의 소스 영역 또는 드레인 영역에 부여된 정의 전위가 트랜지스터(162)를 온 상태로 하지 않는 정도의 크기이어도, 트랜지스터(162)의 게이트 전극(148a)에 의해 설정된 임계값 전압 Vth은 부(트랜지스터(162)가 노멀리 온화)로 시프트된다. 예를 들어, 반도체 장치의 판독 동작 또는 기입 동작에 있어서 트랜지스터(160)의 소스 영역 또는 드레인 영역에 정의 전위가 부여될 경우, 트랜지스터(162)의 임계값 전압 Vth는 부(트랜지스터(162)가 노멀리 온화)로 시프트되고, 트랜지스터(162)의 누설 전류가 증가하여, 전하의 리텐션 특성이 저하하게 된다. 특히, 본 실시 형태에 따른 반도체 장치를 사용해서 메모리 셀 어레이 등을 구성하는 경우에, 트랜지스터(160)의 게이트 전극(128a)에 유지되어 있는 전하가 상실되는 것에 의해, 이 메모리 셀의 데이터가 변동할 수 있다. 즉, 반도체 장치의 메모리 리텐션 특성이 저하할 수 있다. 메모리 리텐션 특성이란 메모리의 데이터 유지 특성을 말한다는 점에 주목한다.
상기를 감안하여, 개시하는 발명의 한 실시 형태의 반도체 장치에 있어서는, 트랜지스터(160)의 게이트 전극(128a)에 전하를 유지해야 할 기간, 즉 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 트랜지스터(160)의 소스 영역 또는 드레인 영역에 정의 전위가 부여될 때에는, 게이트 전극(148a)에 부의 전위가 부여되도록 한다. 여기서, 게이트 전극(148a)에 부여되는 부의 전위의 크기는, 트랜지스터(160)의 소스 영역 또는 드레인 영역에 부여된 정의 전위가 미치는 트랜지스터(162)에의 영향을 억제할 수 있도록, 적절히 설정할 수 있다.
구체적으로, 게이트 전극(148a)에 부여되는 부의 전위 Va는 트랜지스터(160)의 소스 영역 또는 드레인 영역에 부여되는 정의 전위 Vb, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144) 사이에 설치된 절연층(도 1a 및 1b에 도시하는 반도체 장치에 있어서는, 게이트 절연층(122a), 절연층(136), 절연층(138) 및 절연층(140))의 두께 tb 및 합성 비유전율 εrb, 게이트 절연층 (146)의 두께 ta 및 비유전율 εra를 사용해서 표현한 하기의 수학식 1을 만족하는 것이 바람직하다.
Figure 112013028561561-pct00004
즉, 부의 전위 Va는 정의 전위 Vb, 두께 tb, 합성 비유전율 εrb, 두께 ta 및 비유전율 εra에 따라 적절히 설정할 수 있다.
또한, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 트랜지스터(160)의 소스 영역 또는 드레인 영역에 정의 전위가 부여될 때에는, 게이트 전극(148a)에 부의 전위가 부여된다. 예를 들어, 트랜지스터(162)가 오프 상태일 때는 항상 게이트 전극(148a)에 이 부의 전위가 부여되는 것으로 유지된다.
이러한 방식으로, 게이트 전극(148a)에 부의 전위가 부여되기 때문에, 트랜지스터(160)의 소스 영역 및 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 게이트 전극(148a)의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 이에 의해, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생한 누설 전류에 의해 메모리 셀의 데이터가 변동하는 것을 방지할 수 있다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다.
도 1a 및 1b에 도시하는 반도체 장치에 있어서는, 트랜지스터(162)로서 톱 게이트 구조의 트랜지스터를 사용했지만, 본 실시 형태에 따른 반도체 장치는 이것에 한정되는 것이 아니다. 예를 들어, 도 2a 및 2b에 도시하는 반도체 장치와 같이, 트랜지스터(162)로서 보텀 게이트 구조의 트랜지스터를 사용할 수 있다.
도 2a 및 2b에 도시하는 반도체 장치의 트랜지스터(162)는 게이트 전극(148a)과, 게이트 전극(148a)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위로 게이트 전극(148a)과 중첩하도록 설치된 산화물 반도체층(144)과, 절연층(140) 등 위에 형성된, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(142a) 및 드레인 전극(142b)을 포함한다. 상세에 대해서는, 도 1a 및 1b에 도시하는 반도체 장치의 기재를 참조할 수 있다.
또한, 도 2a 및 2b에 도시하는 반도체 장치에 있어서는, 트랜지스터(162) 위로 절연층(157)이 설치되고, 절연층(157) 위로 드레인 전극(142b)과 적어도 일부가 중첩하도록 도전층(158)이 설치된다. 즉, 도전층(158)은 용량 소자(164)의 한쪽의 전극으로서 기능한다. 여기서, 절연층(157)은 게이트 절연층(146)과 마찬가지인 재료로 형성할 수 있고, 도전층(158)은 도 1a 및 1b에 도시하는 도전층(148b)과 마찬가지인 재료로 형성할 수 있다. 상세에 대해서는, 도 1a 및 1b에 도시하는 반도체 장치의 기재를 참조할 수 있다.
절연층(157) 및 도전층(158) 위에는 절연층(150)이 설치되어 있다. 배선(154)은 절연층(150) 위에 설치되고, 게이트 절연층(146), 절연층(150) 등에 형성된 개구를 개재해서 소스 전극(142a)과 접속되어 있다. 여기서, 배선(154)은 적어도 트랜지스터(162)의 산화물 반도체층(144)의 일부와 중첩하도록 설치된다. 상세에 대해서는, 도 1a 및 1b에 도시하는 반도체 장치의 기재를 참조할 수 있다.
다른 부분의 구조에 대해서는, 도 1a 및 1b에 도시하는 반도체 장치와 마찬가지이므로, 상세에 대해서는 이 반도체 장치의 기재를 참조할 수 있다는 점에 주목한다.
도 2a 및 2b에 도시하는 반도체 장치에 있어서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 서로 중첩하도록 설치되어 있다. 특히, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 서로 중첩하도록 설치되어 있다. 배선(154)은 적어도 산화물 반도체층(144)의 일부와 중첩하도록 설치되어 있다. 또한, 트랜지스터(162), 용량 소자(164) 등은 트랜지스터(160)와 중첩하도록 설치되어 있다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(128a)과 적어도 일부가 중첩하도록 설치되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 고집적화를 도모할 수 있다. 예를 들어, 이 반도체 장치를 사용해서 메모리 셀을 구성하는 경우, 최소 가공 치수를 F라고 하면, 메모리 셀이 차지하는 면적을 대략 15 F2 내지 25 F2로 하는 것이 가능하다.
여기서, 도 2a 및 2b에 도시하는 반도체 장치에 있어서도, 트랜지스터(162)의 산화물 반도체층(144)과 배선(154)이 적어도 일부가 서로 중첩하도록 설치함으로써, 배선(154)이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다.
상기를 감안하여, 개시하는 발명의 한 실시 형태에 따른 반도체 장치에 있어서는, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 배선(154)에 정의 전위가 부여될 때에는, 게이트 전극(148a)에 부의 전위가 부여된다. 여기서, 게이트 전극(148a)에 부여되는 부의 전위의 크기는 배선(154)에 부여된 정의 전위가 미치는 트랜지스터(162)에의 영향을 억제할 수 있도록, 적절히 설정할 수 있다.
구체적으로, 게이트 전극(148a)에 부여되는 부의 전위 Va는 배선(154)에 부여되는 정의 전위 Vc, 배선(154)과 산화물 반도체층(144) 사이에 설치된 절연층(도 2a 및 2b에 도시하는 반도체 장치에 있어서는, 절연층(150) 및 절연층(157))의 두께 tc 및 합성 비유전율 εrc, 게이트 절연층(146)의 두께 ta 및 비유전율 εra를 사용해서 표현한 하기의 수학식 2를 만족하는 것이 바람직하다.
Figure 112013028561561-pct00005
즉, 부의 전위 Va는 정의 전위 Vc, 두께 tc, 합성 비유전율εrc, 두께 ta 및 비유전율 εra에 따라 적절히 설정할 수 있다.
또한, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 배선 (154)에 정의 전위가 부여될 때에는, 게이트 전극(148a)에 부의 전위가 부여된다. 예를 들어, 트랜지스터(162)가 오프 상태일 때는 항상 게이트 전극 (148a)에 이 부의 전위가 부여되도록 유지된다.
이러한 방식으로, 게이트 전극(148a)에 부의 전위가 부여되기 때문에, 배선(154)이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 게이트 전극(148a)의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 이에 의해, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀의 데이터가 변동하는 것을 방지할 수 있다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다.
도 1a 및 1b와 도 2a 및 2b에 도시하는 반도체 장치에 있어서는, 트랜지스터(162)로서 소스 전극(142a) 및 드레인 전극(142b)이 적어도 산화물 반도체층(144)의 상면과 접하는 트랜지스터를 사용했지만, 개시하는 발명의 실시 형태는 이것에 한정되지 않는다. 예를 들어, 트랜지스터(162)로서 산화물 반도체층(144)이 소스 전극(142a) 및 드레인 전극(142b)의 각 상면과 접하는 트랜지스터를 사용해도 된다.
< 반도체 장치의 회로 구성>
이어서, 도 1a 및 1b와 도 2a 및 2b에 도시하는 반도체 장치의 회로 구성 및 동작에 대해서, 도 3a 내지 3d를 참조하여 설명한다. 각 회로도에 있어서, 산화물 반도체를 포함하는 트랜지스터인 것을 나타내기 위해서, 트랜지스터 옆에 "OS"의 부호를 표시하는 경우가 있다는 점에 주목한다.
< 기본 구성>
도 3a에 나타내는 반도체 장치에 있어서, 제1 배선(1st Line)과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속된다. 제2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속되고, 제4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 용량 소자(164)의 한쪽의 전극과 전기적으로 접속되고, 제5 배선(5th Line)과 용량 소자(164)의 다른 쪽의 전극은 서로 전기적으로 접속되어 있다. 또한, 도 3b에 도시한 바와 같이 제2 배선과 제3 배선이 서로 접속되어 있어도 된다.
도 3a 및 도 3b에 나타내는 회로 구성은 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 반도체 장치에 포함되는 회로 구성에 상당한다는 점에 주목한다. 즉, 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 트랜지스터(160)의 소스 영역 또는 드레인 영역의 한쪽(트랜지스터(160)의 소스 영역 및 드레인 영역이 산화물 반도체층(144)과 중첩하지 않는 측)에 전기적으로 접속되는 배선이 제1 배선에 상당한다. 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 트랜지스터(160)의 소스 영역 또는 드레인 영역의 다른 쪽(트랜지스터(160)의 소스 영역 및 드레인 영역이 산화물 반도체층(144)과 중첩하는 측)에 전기적으로 접속되는 배선이 제2 배선에 상당한다. 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 트랜지스터(162)의 소스 전극(142a)에 전기적으로 접속되는 배선(배선(154))이 제3 배선에 상당한다. 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 트랜지스터(162)의 게이트 전극(148a)에 전기적으로 접속하는 배선이 제4 배선에 상당한다. 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 도전층(148b)에 전기적으로 접속되는 배선이 제5 배선에 상당한다. 제1 배선과 제2 배선은 반대로 해도 된다는 점에 주목한다. 즉, 트랜지스터(160)의 소스 영역 및 드레인 영역의 한쪽(트랜지스터(160)의 소스 영역 및 드레인 영역이 산화물 반도체층(144)과 중첩하지 않는 측)에 전기적으로 접속되는 배선이 제2 배선에 상당할 수 있다. 트랜지스터(160)의 소스 영역 및 드레인 영역의 다른 쪽(트랜지스터(160)의 소스 영역 및 드레인 영역이 산화물 반도체층(144)과 중첩하는 측)에 전기적으로 접속되는 배선이 제1 배선에 상당할 수 있다. 여기서, 도 1a 및 1b 또는 도 2a 및에 2b에 도시하는 반도체 장치에 있어서, 도전층(128b)을 설치하지 않고 트랜지스터(160)의 소스 영역 또는 드레인 영역과 트랜지스터(162)의 소스 전극(142a)이 전기적으로 접속되지 않는 구성으로 한 경우의 회로 구성이 도 3a에 나타내는 회로 구성에 상당한다. 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 반도체 장치에 있어서, 도전층(128b)을 설치해서 트랜지스터(160)의 소스 영역 또는 드레인 영역과 트랜지스터(162)의 소스 전극(142a)이 전기적으로 접속되는 구성으로 한 경우의 회로 구성이 도 3b에 나타내는 회로 구성에 상당한다.
여기서, 트랜지스터(162)에는, 예를 들어 상술한 산화물 반도체를 포함하는 트랜지스터가 사용된다. 산화물 반도체를 포함하는 트랜지스터는 오프 전류가 상당히 작다고 하는 특징을 갖고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 극히 장기간에 걸쳐서 유지하는 것이 가능하다. 용량 소자(164)를 설치함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하의 유지 및 기억된 데이터의 판독이 용이해진다.
트랜지스터(160)의 반도체 재료에 대해서는 특별히 한정되지 않지만, 예를 들어 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터가 사용된다는 점에주목한다. 데이터의 판독 속도를 향상시킨다는 관점에서는, 예를 들어, 단결정 실리콘을 사용하여 형성된 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 사용하는 것이 바람직하다.
도 3c에 도시한 바와 같이, 도 3a에서 용량 소자(164)를 생략할 수 있다. 도 3b에 도시된 구조로부터 용량 소자(164)를 생략할 수 있다.
도 3a의 반도체 장치는 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 장점을 이용함으로써, 이후 설명하는 바와 같이, 데이터의 기입, 유지, 및 판독이 행해질 수 있다.
처음에, 데이터의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선의 전위를 트랜지스터(162)가 온 상태로 되는 전위로 해서, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽의 전극이 전기적으로 접속된 노드(노드 FG라고도 표기한다)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 부여된다(기입 동작). 여기에서는, 2개의 다른 전위를 부여하는 전하(이하, 저전위를 부여하는 전하를 전하 QL 및 고전위를 부여하는 전하를 전하 QH라고 한다) 중 하나가 부여된다. 다른 3개 이상의 전위를 부여하는 전하를 적용하여 기억 용량을 향상시킬 수 있다는 점에 주목한다. 그 후, 제4 배선의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 해서, 트랜지스터(162)를 오프 상태로 한다. 그러므로, 트랜지스터(160)의 게이트 전극에 부여된 전하가 유지된다(유지 동작).
트랜지스터(162)의 오프 전류는 상당히 작으므로, 트랜지스터(160)의 게이트 전극의 전하는 장기간에 걸쳐서 유지된다.
그러나, 도 1a 및 1b에 도시하는 반도체 장치에 있어서 트랜지스터(160)와 트랜지스터(162)가 서로 적어도 일부가 중첩하도록 설치되는 경우에, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 데이터의 기입 및 유지에 있어서, 노드 FG에 전하를 유지해야 할 기간, 즉 트랜지스터(162)를 오프 상태로 해야 할 기간에 제2 배선에 정의 전위가 부여되는 구동 방법에 따르면, 트랜지스터(162)의 임계값 전압은 부로 시프트된다(노멀리 온측으로 시프트된다). 그 결과, 트랜지스터(162)의 누설 전류가 증가하여, 메모리 리텐션 특성이 낮아지게 된다. 특히, 제2 배선과 제3 배선이 서로 접속되어 있는 구조의 경우, 또한 제3 배선에 정의 전위가 부여되는 구동 방법에 따르면, 메모리 리텐션 특성이 낮아질 수 있다.
여기서, 도 2a 및 2b에 도시하는 반도체 장치에 있어서도, 트랜지스터(162)의 산화물 반도체층(144)과 배선(154)이 적어도 일부가 서로 중첩하도록 설치하는 경우에, 배선(154)이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 데이터의 기입 및 유지에 있어서, 트랜지스터(162)를 오프 상태로 해야 할 기간에 제3 배선에 정의 전위가 부여되는 구동 방법에 따르면, 트랜지스터(162)의 누설 전류가 증가하여, 메모리 리텐션 특성이 낮아지게 된다. 특히 제2 배선과 제3 배선이 서로 접속되어 있는 구조의 경우, 또한 제2 배선에 정의 전위가 부여되는 구동 방법에 따르면, 메모리 리텐션 특성이 낮아질 수 있다.
그러나, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 제2 배선 또는 제3 배선에 정의 전위가 부여될 때에, 트랜지스터(162)의 게이트 전극 (148a), 즉 제4 배선에 부의 전위를 부여하여, 제4 배선의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 결과적으로, 트랜지스터(162)의 제2 배선 또는 제3 배선이 백 게이트 전극으로서 기능하여도, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀의 데이터가 변동하는 것을 방지한다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다. 특히, 제4 배선에 가해지는 부의 전위 Va는 상술한 수학식 1 또는 수학식 2를 바람직하게 만족한다.
두번째로, 데이터의 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정 전위)를 부여한 상태에서 제5 배선에 적절한 전위(판독 전위)를 부여함으로써, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제2 배선의 전위는 변화한다. 즉, 트랜지스터(160)의 컨덕턴스는 트랜지스터(160)의 게이트 전극(노드 FG라고도 한다)에 유지되는 전하에 의해 제어된다. 이것은 일반적으로, 트랜지스터(160)의 게이트 전극에 QH가 부여되어 있는 경우의 겉보기 임계값 전압 Vth _H은 트랜지스터(160)의 게이트 전극에 QL이 부여되어 있는 경우의 겉보기 임계값 전압 Vth_L보다 낮아지기 때문이다. 여기서, 겉보기 임계값 전압이란 트랜지스터(160)를 "오프 상태"로부터 "온 상태"로 하거나 또는 트랜지스터(160)를 "온 상태"로부터 "오프 상태"로 하기 위한 제5 배선의 전위를 말한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth _L의 중간의 전위 V0로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들어, 트랜지스터(160)를 ｎ채널형 트랜지스터로 하면, 기입 시에 QH가 부여되는 경우에는, 제5 배선의 전위가 V0(>Vth _H)이 되면, 트랜지스터(160)는 온 상태가 된다. 기입 시에 QL이 부여되는 경우에는, 제5 배선의 전위가 V0(<Vth _L)이 되어도, 트랜지스터(160)는 오프 상태로 유지된다. 트랜지스터(160)가 p 채널형 트랜지스터의 경우에는, QL이 부여될 때, 트랜지스터(160)는 "온 상태"가 되고, QH가 부여될 때, 트랜지스터(160)는 "오프 상태"로 유지된다는 점에 주목한다. 이로 인해, 제2 배선의 전위에 의해 기억된 데이터를 판독할 수 있다.
그러나, 도 1a 및 1b에 도시하는 반도체 장치에 있어서 트랜지스터(160)와 트랜지스터(162)가 적어도 일부가 서로 중첩하도록 설치되는 경우에, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 데이터의 판독에 있어서, 노드 FG에 전하를 유지해야 할 기간, 즉 트랜지스터(162)를 오프 상태로 해야 할 기간에 제2 배선에 정의 전위가 부여되면, 트랜지스터(162)의 임계값 전압은 부(노멀리 온측으로 시프트된다)로 시프트된다. 그러므로, 트랜지스터(162)의 누설 전류가 증가하여, 메모리 리텐션 특성이 낮아지게 된다. 특히, 제2 배선과 제3 배선이 서로 접속되어 있는 구조의 경우, 또한 제3 배선에 정의 전위가 부여되는 구동 방법에 따르면, 메모리 리텐션 특성이 낮아질 수 있다.
도 2a 및 2b에 도시하는 반도체 장치에 있어서도, 트랜지스터(162)의 산화물 반도체층(144)과 배선(154)이 적어도 일부가 서로 중첩하도록 설치되는 경우에, 배선(154)이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 데이터의 기입 및 유지에 있어서, 트랜지스터(162)를 오프 상태로 해야 할 기간에 제3 배선에 정의 전위가 부여되는 구동 방법에 따르면, 트랜지스터(162)의 누설 전류가 증가하여, 메모리 리텐션 특성이 낮아지게 된다. 특히, 제2 배선과 제3 배선이 서로 접속되어 있는 구조의 경우, 또한 제2 배선에 정의 전위가 부여되는 구동 방법에 따르면, 메모리 리텐션 특성이 낮아질 수 있다.
그러나, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 제2 배선 또는 제3 배선에 정의 전위가 부여될 때에, 트랜지스터(162)의 게이트 전극 (148a), 즉 제4 배선에 부의 전위를 부여하여, 제4 배선의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 결과적으로, 트랜지스터(162)의 제2 배선 또는 제3 배선이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생한 누설 전류에 의해 메모리 셀의 데이터가 변동하는 것을 방지한다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다. 특히, 제4 배선에 가해지는 부의 전위 Va는 상술한 수학식 1 또는 수학식 2를 바람직하게 만족한다.
메모리 셀을 어레이 형상으로 배치해서 사용하는 경우에는, 원하는 메모리 셀의 데이터만을 판독할 필요가 있다는 점에 주목한다. 이와 같이, 소정의 메모리 셀의 데이터를 판독하고, 다른 메모리 셀의 데이터를 판독하지 않기 위해서, 메모리 셀 간에 트랜지스터(160)가 병렬로 접속되어 있는 경우에는, 데이터가 판독되지 않는 메모리 셀의 제5 배선에, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 "오프 상태"가 되도록 하는 전위, 즉, Vth _H보다 작은 전위를 부여하면 된다. 한편, 메모리 셀 간에 트랜지스터(160)가 직렬로 접속되어 있는 경우에는, 판독의 대상이 아닌 메모리 셀의 제5 배선에, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 "온 상태"가 되도록 하는 전위, 즉, Vth _L보다 큰 전위를 부여하면 된다.
이어서, 데이터의 재기입에 대해서 설명한다. 데이터의 재기입은 상기 데이터의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선의 전위를 트랜지스터(162)가 온 상태로 되는 전위로 해서, 트랜지스터(162)를 온 상태로 한다. 따라서, 제3 배선의 전위(새로운 데이터를 위한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 그 후, 제4 배선의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 해서, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극에는 새로운 데이터를 위한 전하가 부여된다.
개시하는 발명의 한 실시 형태에 따른 반도체 장치에서, 상술한 바와 같이 데이터 기입 동작을 다시 하는 것에 의해 직접 데이터를 재기입할 수 있다. 그러므로, 플래시 메모리 등에서 필요한 고전압을 사용해서 플로팅 게이트로부터의 전하의 추출이 불필요하므로, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다.
트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽의 전극이 전기적으로 접속된 노드(노드 FG)는 불휘발성 메모리 소자에 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 기능을 갖는다는 점에 주목한다. 트랜지스터(162)가 오프인 경우, 노드 FG는 절연체 내에 매설된 것으로 간주할 수 있으므로 노드 FG에 전하가 유지된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프 전류는 실리콘 반도체 등을 포함하는 트랜지스터의 오프 전류의 100000분의 1 이하이기 때문에, 트랜지스터(162)의 누설로 인한 노드 FG에 축적된 전하의 손실을 무시할 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의해, 전력의 공급이 없어도 데이터의 유지가 가능한 불휘발성의 기억 장치를 실현할 수 있다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페어)은 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도일 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 물론 이 유지 시간은 트랜지스터 특성이나 용량값에 따라 변동한다.
또한, 개시하는 발명의 실시 형태에 따른 반도체 장치는 종래의 플로팅 게이트형 트랜지스터의 문제인, 게이트 절연막(터널 절연막)의 열화라고 하는 문제를 갖지 않는다. 즉, 종래 문제가 되고 있었던, 전자를 플로팅 게이트에 주입하는 것에 의한 게이트 절연막의 열화라고 하는 문제를 해결할 수 있다. 이것은 원칙적으로 기입 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입 또는 소거를 위해 필요한 고전압도 불필요하다.
도 3a에 나타내는 반도체 장치를 구성하는 트랜지스터 등의 구성요소가 저항 및 용량 소자를 포함하는 것으로서, 도 3d에 도시된 것과 같이 간주될 수 있다. 즉, 도 3d에서는, 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량 소자를 포함하는 것으로 간주된다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이다. 저항값R1은 용량 소자(164)에 포함되는 절연층에 의한 저항값에 상당한다. R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이다. 저항값 R2은 트랜지스터(160)가 온 상태 시의 게이트 절연층의 저항값에 상당한다. 용량값 C2은 소위 게이트 용량값(게이트 전극과 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 한다)을 ROS로 하면, 트랜지스터(162)의 게이트 누설 전류가 충분히 작은 조건에 있어서, R1이 ROS 이상이고, R2가 ROS 이상인 경우에는, 전하 유지 기간(데이터 유지 기간이라고도 한다)은 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
한편, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 이것은 트랜지스터(162)의 오프 전류 이외의 누설 전류(예를 들어, 소스 전극과 게이트 전극 사이에 발생하는 누설 전류)가 크기 때문이다. 따라서, 본 실시 형태에서 개시하는 반도체 장치는 R1이 ROS 이상이고, R2가 ROS 이상인 상술한 관계를 만족시키는 것이 바람직하다고 말할 수 있다.
그런데, C1은 C2 이상인 것이 바람직하다. 이것은 C1을 크게 하면, 제5 배선에 의해 노드 FG의 전위를 제어할 때에, 제5 배선의 전위를 효율적으로 노드 FG에 부여할 수 있고, 제5 배선에 부여하는 전위(예를 들어, 판독 전위와 비 판독 전위) 간의 차를 낮게 유지할 수 있기 때문이다.
상술한 관계를 만족함으로써, 보다 양호한 반도체 장치를 실현하는 것이 가능하다. R1 및 R2은 트랜지스터(160)의 게이트 절연층 및 용량 소자(164)의 절연층에 의존한다는 점에 주목한다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 만족하도록 하는 것이 바람직하다.
본 실시 형태에서 설명된 반도체 장치에 있어서는, 노드 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 기능을 갖지만, 본 실시 형태의 노드 FG는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖는다. 플래시 메모리의 경우에는, 제어 게이트에 인가되는 전위가 높기 때문에, 제어 게이트의 전위의 영향이 인접하는 셀의 플로팅 게이트에 미치는 것을 방지하기 위해서 셀과 셀 간의 간격을 적절히 유지할 필요가 있다. 이것은 반도체 장치의 고집적화를 저해하는 요인 중의 하나이다. 이 요인은, 고전계를 가해서 터널 전류를 발생시킨다고 하는, 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시 형태에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하고 상술한 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 다르게, 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 인접 셀에 대한 제어 게이트로부터의 고전계의 영향을 고려할 필요가 없고, 고집적화가 용이해진다.
또한, 본 실시 형태에 따른 반도체 장치는 고전계가 불필요하고 대형의 주변 회로(승압 회로 등)가 불필요하다는 점에 있어서도, 플래시 메모리보다 장점이 있다. 예를 들어, 본 실시 형태에 따른 메모리 셀에 인가되는 최대 전압(메모리 셀의 각 단자에 동시에 인가되는 최대 전위와 최소 전위 간의 차)은 2단계(1비트)의 데이터를 기입하는 경우 각 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
용량 소자(164)에 포함되는 절연층의 비유전율 εr1과 트랜지스터(160)에 포함되는 절연층의 비유전율 εr2을 상이하게 하는 경우에는, S1이 용량 소자(164)에 포함되는 절연층의 면적이고, S2가 트랜지스터(160)의 게이트 용량을 구성하는 절연층의 면적이라면, 2·S2이 S1 이상, 바람직하게는 S2는 S1 이상이면서, C1이 C2 이상이 되는 것을 쉽게 만족한다. 즉, 용량 소자(164)에 포함되는 절연층의 면적을 작게 하면서, C1이 C2 이상이 되는 것이 용이하다. 구체적으로는, 예를 들어 용량 소자(164)에 포함되는 절연층을 위해 산화 하프늄 등의 high-k 재료를 포함하는 막 또는 산화 하프늄 등의 high-k 재료를 포함하는 막과 산화물 반도체를 포함하는 막의 적층 구조를 사용하여, εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층을 위해 산화 실리콘을 사용하여, εr2은 3 내지 4로 할 수 있다.
이와 같은 구성을 조합하여 개시하는 발명의 한 실시 형태에 따른 반도체 장치를 보다 더 고집적화할 수 있다.
반도체 장치의 기억 용량을 크게 하기 위해서는, 고집적화 이외에, 멀티레벨기술을 채용할 수 있다는 점에 주목한다. 예를 들어, 하나의 메모리 셀에 3단계 이상의 데이터를 기입하여, 2단계(1비트)의 데이터를 기입하는 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들어, 저전위를 부여하는 전하 QL 및 고전위를 부여하는 전하 QH 외에, 전하 Q를 제1 트랜지스터의 게이트 전극에 부여함으로써, 멀티레벨 기술을 실현할 수 있다. 이 경우에, F2이 충분히 작아지지 않는 회로 구성을 채용해도 충분한 기억 용량을 확보할 수 있다.
상기 설명에서, 물론, 전자를 캐리어로 사용하는 n형 트랜지스터(ｎ채널형 트랜지스터)를 사용하지만, n 채널형 트랜지스터 대신에, 정공을 캐리어로 사용하는 p 채널형 트랜지스터를 사용할 수 있는 점에 주목한다.
이상과 같이, 본 실시 형태에 따른 반도체 장치는 고집적화에 적합하다. 본 발명의 한 실시 형태에 따르면, 배선의 공통화 및 콘택트 영역의 축소에 의해, 또한 집적도를 높인 반도체 장치를 제공하는 것이 가능하다.
< 응용예 1>
이어서, 도 3a 내지 3d에 도시하는 회로를 응용하는 보다 구체적인 회로 구성 및 그 동작에 대해서 도 4, 도 5, 및 도 6을 참조하여 설명한다. 이하의 설명에 있어서는 기입용 트랜지스터(트랜지스터(162))에 n 채널형 트랜지스터를 사용하고, 판독용 트랜지스터(트랜지스터(160))에 p 채널형 트랜지스터를 사용하는 경우를 예로서 설명한다는 점에 주목한다. 도 5의 타이밍 차트 중의 사선부는 대응하는 선이 고전위 및 저전위 중 어느 하나를 가질 수 있다는 것을 의미한다는 점에 주목한다.
도 4는 (m×n)개의 메모리 셀(170)을 포함하는 반도체 장치의 회로도의 일례이다. 도 4에 도시하는 반도체 장치는 m개(m은 2 이상의 정수)의 기입 워드선 OSG과, m개의 기입-판독 워드선 C과, n개(n은 2 이상의 정수)의 비트선 BL과, 소스선 SL과, 메모리 셀(170)이 m개(행)×n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이를 포함한다. 도 4에 있어서, 복수 개의 동일 종류의 배선이 각 블럭에 포함되는 경우에, 배선은 참조 번호로 표시한다.
여기서, 메모리 셀(170)로서는, 상술한 회로 구성에 있어서 제2 배선과 제3 배선을 서로 접속시킨 구성(도 3b에 나타내는 구성)이 적용된다. 즉, 각 메모리 셀(170)은 제1 트랜지스터(160), 제2 트랜지스터(162), 및 용량 소자(164)를 포함한다. 각 메모리 셀(170)에 있어서, 제1 트랜지스터(160)의 게이트 전극과, 제2 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 용량 소자(164)의 한쪽의 전극이 서로 전기적으로 접속되고, 소스선 SL과 제1 트랜지스터(160)의 소스 전극이 서로 전기적으로 접속되어 있다. 또한, 비트선 BL과, 제1 트랜지스터(160)의 드레인 전극과, 제2 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속된다. 기입-판독 워드선 C과 용량 소자(164)의 다른 쪽 전극은 서로 전기적으로 접속된다. 기입 워드선 OSG과 제2 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속되어 있다. 즉, 소스선 SL이 도 3b에 나타내는 구성에 있어서의 제1 배선(1st Line)에 상당하고, 비트선 BL이 제2 배선(2nd Line) 및 제3 배선(3rd Line)에 상당하고, 기입 워드선 OSG이 제4 배선(4th Line)에 상당하고, 기입-판독 워드선 C이 제5 배선(5th Line)에 상당한다.
도 4에 도시하는 반도체 장치에 있어서는, 각 메모리 셀(170) 당 소스선 SL을 설치했지만, 이것에 한정되지 않고, 복수의 메모리 셀에서 하나의 소스선 SL을 공유할 수 있다.
비트선 BL, 소스선 SL, 기입 워드선 OSG, 및 기입-판독 워드선 C은 메모리 셀 어레이의 주변에 형성된 구동 회로와 전기적으로 접속되어 있다. 이 구동 회로는 배선의 종류마다 독립해서 설치할 수 있거나, 또는 복수의 종류의 배선이 하나의 구동 회로에 전기적으로 접속되도록 설치해도 된다.
도 4에 도시하는 반도체 장치에서의 데이터 기입, 유지 및 판독은 기본적으로 도 3a 내지 3d의 경우의 것들과 마찬가지이다. 도 5에 도 4에서의 반도체 장치의 기입 및 판독 동작에 관한 타이밍 차트의 일례이다.
구체적으로는, 다음의 경우가 설명된다: 제1행에의 기입에 있어서, 제1행 제1열의 메모리 셀 및 제1행 제n열의 메모리 셀에 데이터 "1" 및 데이터 "0"이 각각 기입되고, 제m행에의 기입에 있어서, 제m행 제1열의 메모리 셀 및 제m행 제n열의 메모리 셀에 데이터 "0" 및 데이터 "1"이 각각 기입되고, 그 후 기입된 전체 데이터가 판독된다. 메모리 셀의 노드 FG에 고전위(전원 전위 VDD 등)가 메모리 셀에 부여되어 메모리 셀에 데이터 "1"이 기입되고, 메모리 셀의 노드 FG에 저전위(접지 전위 GND 등)가 부여되어 메모리 셀에 데이터 "0"이 기입된다는 점에 주목한다.
먼저, 기입 동작에 대해서 설명한다. 기입 기간에 있어서, 선택 행인 제1행의 기입 워드선 OSG1에 전위 VH를 부여하여, 트랜지스터(162)를 온 상태로 한다. 또한, 비선택 행인 제2행 내지 제m행의 기입 워드선 OSG1 내지 OSGm에 전위 VL를 부여하여, 트랜지스터(162)를 오프 상태로 한다. 여기서, 전위 VH는 전원 전위 VDD에 트랜지스터(162)의 임계값 전압을 더하여 얻어진 전위보다 높은 전위로 하는 것이 바람직하다. 결과적으로, 데이터의 기입 시에, 비트선 BL의 전위가 트랜지스터(162)의 임계값 전압만큼 강하해도 데이터 "1"에 대응하는 전원 전위 VDD를 노드 FG에 기입할 수 있다.
그리고, 선택 행인 제1행의 기입-판독 워드선 C1에 저전위(접지 전위 GND 등)를 부여하고, 비선택 행인 제2행 내지 제m행의 기입-판독 워드선 C2 내지 Cm에 전원 전위 VDD를 부여한다. 이와 같이, 제2행 내지 제m행의 기입-판독 워드선 C2 내지 Cm에 전원 전위 VDD를 부여함으로써, 데이터 "0" 또는 "1"이 유지되어 있는 메모리 셀에서도, 제2행 내지 제m행 각각에서 트랜지스터(160)는 오프 상태로 된다. 따라서, 제2행 내지 제m행에 있어서는, 공통 소스선 SL과 공통 비트선 BL1 내지 BLn이 서로 다른 전위이어도 전류는 흐르지 않는다.
또한, 노드 FG에 접지 전위 GND가 부여되는 경우에, 비트선 BL과 소스선 SL에 전류가 흐르는 것을 방지하기 위해서 소스선 SL의 전위를 접지 전위 GND로 한다.
그리고, 제1열의 비트선 BL1에 전원 전위 VDD를 부여하고, 제n열의 비트선 BLn에 접지 전위 GND를 부여한다. 그 결과, 제1행 제1열의 메모리 셀(170)의 플로팅 게이트부 FG에는 전원 전위 VDD가 부여되고, 제1행 제n열의 메모리 셀(170)의 플로팅 게이트부 FG에는 접지 전위 GND가 부여된다. 즉, 제1행 제1열의 메모리 셀에 데이터 "1"이 기입되고, 제1행 제n열의 메모리 셀에 데이터 "0"이 기입된다.
다음에, 제1행의 기입 워드선 OSG1을 전위 VL로 하여, 트랜지스터(162)를 오프 상태로 한다. 따라서, 기입을 완료한다. 비트선 BL의 신호 입력 기간은 제1행의 기입 워드선 OSG1과 제1행의 기입-판독 워드선 C1의 신호 입력 기간보다 길어지도록 하는데 그 이유는 다음과 같다: 비트선 BL의 신호 입력 기간이 짧으면, 메모리 셀에의 데이터의 오기입이 발생할 수 있기 때문이다. 이하, 마찬가지의 방법으로 제2행 내지 제m행의 메모리 셀에 데이터의 기입을 행할 수 있다. 예를 들어, 제m행의 데이터의 기입을 행하는 경우에는, 제1행 내지 제(m-1)행을 비선택 행으로 하고, 제m행을 선택 행으로 하여 상술한 방법과 마찬가지의 방법으로 기입 동작을 행할 수 있다.
여기서, 메모리 셀(170)은 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 반도체 장치를 사용해서 구성되어 있으므로, 노드 FG에 전하를 유지해야 할 기간, 즉 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 예를 들어, 상술한 기입 기간에 있어서, 비선택 행의 트랜지스터(162)는 데이터를 유지하기 위해서 오프 상태로 되어야 하지만, 선택 행에 있어서 데이터 "1" 을 기입하는 열의 비트선 BL에는 전원 전위 VDD가 부여되므로, 이 열의 비트선 BL은 비선택 행에 있어서 트랜지스터(162)의 백 게이트로서 기능할 수 있다. 또한, 선택 행의 메모리 셀에 데이터 "1"의 기입을 완료할 때, 이 메모리 셀의 비트선 BL에는 전원 전위 VDD가 부여되므로, 이 비트선 BL이 백 게이트로서 기능할 수 있다. 이와 같이, 트랜지스터(162)의 백 게이트로서 기능하는 것에 의해, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀(170)의 데이터가 변동할 수 있다.
그러나, 도 5에 도시한 바와 같이, 비트선 BL에 전원 전위 VDD가 부여되고 있는 타이밍에 맞추어 비선택 행의 기입 워드선 OSG에 전위 VL을 부여하고 선택 행의 트랜지스터(162)를 오프 상태로 할 때에 기입 워드선 OSG의 전위를 전위 VH로부터 전위 VL로 변경함으로써, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도 기입 워드선 OSG의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 즉, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 비트선BL에 정의 전위가 부여될 때에, 트랜지스터(162)의 게이트 전극, 즉 기입 워드선OSG에 부의 전위(전위 VL)를 부여함으로써, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀(170)의 데이터가 변동하는 것을 방지한다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다. 특히, 기입 워드선 OSG에 가해지는 부의 전위(전위 VL)는 상술한 수학식 1 또는 수학식 2를 만족하는 부의 전위 Va로 하는 것이 바람직하다.
트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 비트선 BL에 정의 전위가 부여될 때에는, 기입 워드선 OSG에 부의 전위가 부여되므로, 예를 들어 도 6에 도시한 바와 같이, 기입 워드선 OSG에 접지 전위 GND를 부여하지 않고, 트랜지스터(162)가 오프 상태일 때는 항상 기입 워드선 OSG에 부의 전위가 부여되되록 유지될 수 있다는 점에 주목한다.
이어서, 판독 동작에 대해서 설명한다. 판독 기간에 있어서, 선택 행 또는 비선택 행에 관계없이, 기입 워드선 OSG에 전위 VL을 부여함으로써, 트랜지스터(162)를 오프 상태로 한다.
또한, 선택 행인 제1행의 기입-판독 워드선 C1에 저전위(접지 전위 GND 등)를 부여하고 비선택 행인 제2행 내지 제m행의 기입-판독 워드선 C2 내지 Cm에 전원 전위 VDD를 부여한다. 이와 같이, 제2행 내지 제m행의 기입-판독 워드선 C2 내지 Cm에 전원 전위 VDD를 부여함으로써, 데이터 "0" 또는 "1"이 유지되어 있는 메모리 셀에서도 제2행 내지 제m행 각각에 있어서 트랜지스터(160)는 오프 상태로 된다. 따라서, 제2행 내지 제m행에 있어서는, 공통 소스선 SL과 공통 비트선 BL1 내지 BLn이 서로 다른 전위이어도, 전류는 흐르지 않는다.
소스선 SL의 전위를 전원 전위 VDD 또는 전원 전위 VDD보다 어느 정도 낮은 전위(이하 전위 VR라고도 한다)로 한다. 메모리 셀에 데이터 "1"이 기입되는 경우에, 소스선 SL의 전위는 VDD보다는 전원 VR로 하는 것이 바람직한데, 왜냐하면, 데이터 "1"의 판독이 가능한 전위의 범위를 넓게 할 수 있기 때문이다.
그 결과, 비트선 BL1과 소스선 SL 간은, 제1행 제1열의 메모리 셀(170)에는 데이터 "1"이 기입되고 제1 트랜지스터(160)가 오프 상태이기 때문에, 고저항 상태로 되어, 비트선 BL1은 저전위(접지 전위 GND)가 된다. 또한, 비트선 BLn과 소스선 SL 간은, 제1행 제n열의 메모리 셀(170)에는 데이터 "0"이 기입되고 제1 트랜지스터(160)가 온 상태이기 때문에, 저저항 상태로 되어, 비트선 BLn은 고전위(전위 VR 등)가 된다. 따라서, 비트선 BL에 전기적으로 접속되는 판독 회로는 비트선과 소스선 간의 저항의 레벨로부터 데이터를 판독할 수 있다. 이하, 마찬가지의 방법으로 제2행 내지 제m행의 메모리 셀의 데이터의 판독을 행할 수 있다. 예를 들어, 제m행의 데이터의 판독을 행하는 경우에는, 제1행 내지 제(m-1)행을 비선택 행으로 하고, 제m행을 선택 행으로 하여 상술한 방법과 마찬가지의 방법으로 판독 동작을 행할 수 있다.
여기서, 메모리 셀(170)은 도 1a 및 1b 또는 도 2a 및 2b에 도시하는 반도체 장치를 사용해서 구성되어 있으므로, 노드 FG에 전하를 유지해야 할 기간, 즉 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 예를 들어, 상술한 판독 기간에 있어서, 비선택 행의 트랜지스터(162)는 데이터를 유지하기 위해서 오프 상태로 되어야 하지만, 선택 행에 있어서 데이터 "0"이 기입된 열의 비트선 BL은 전위 VR가 되므로, 이 열의 비트선 BL은 비선택 행에 있어서 트랜지스터(162)의 백 게이트로서 기능할 수 있다. 이와 같이, 트랜지스터(162)의 백 게이트로서 기능함으로써, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀(170)의 데이터가 변동할 수 있다.
그러나, 도 5에 도시한 바와 같이, 비트선 BL에 전위 VR가 부여되는 타이밍에 맞추어 기입 워드선 OSG에 전위 VL을 부여함으로써, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 기입 워드선 OSG의 전위가 트랜지스터(162)의 임계값 전압보다 작아진다. 즉, 트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 비트선 BL에 정의 전위가 부여될 때에 트랜지스터(162)의 게이트 전극, 즉 기입 워드선 OSG에 부의 전위(전위 VL)를 부여함으로써, 비트선 BL이 트랜지스터(162)의 백 게이트 전극으로서 기능하여도, 트랜지스터(162)의 소스 전극과 드레인 전극 간에 발생하는 누설 전류에 의해 메모리 셀(170)의 데이터가 변동하는 것을 방지한다. 따라서, 본 실시 형태에 따른 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다. 특히 기입 워드선 OSG에 가해지는 부의 전위(전위 VL)를 상술한 수학식 1 또는 수학식 2를 만족하도록 부의 전위 Va로 하는 것이 바람직하다.
트랜지스터(162)를 오프 상태로 해야 할 기간에 있어서, 적어도 비트선 BL에 정의 전위가 부여될 때에는, 기입 워드선 OSG에 부의 전위가 부여되므로, 예를 들어 도 6에 도시한 바와 같이, 기입 워드선 OSG에 접지 전위 GND를 부여하지 않고, 트랜지스터(162)가 오프 상태일 때는 항상 기입 워드선 OSG에 부의 전위가 부여되도록 유지될 수 있다는 점에 주목한다.
스탠바이 및 데이터 유지 기간에 있어서는, 도 4에 도시하는 회로 중의 트랜지스터(162)가 오프 상태로 된다는 점에 주목한다.
도 4에 도시하는 회로 구성의 반도체 장치에 있어서는, 메모리 셀(170)의 제2 배선과 제3 배선을 서로 접속하고, 이는 비트선 BL에 대응하지만, 개시하는 발명의 반도체 장치는 이것에 한정되는 것이 아니고, 제2 배선과 제3 배선이 접속되지 않는 회로 구성이 채용될 수 있다는 점에 주목한다.
또한, 도 4에 도시하는 회로 구성의 반도체 장치에 있어서는, 비트선 BL과 소스선 SL 사이의 한 열의 메모리 셀(170)에 포함되는 트랜지스터(160)와 트랜지스터(162)를 병렬로 접속했지만, 개시하는 발명의 반도체 장치는 이것에 한정되는 것이 아니다. 예를 들어, 비트선 BL과 소스선 SL 사이의 한 열의 메모리 셀(170)에 포함되는 트랜지스터(160)를 직렬로 접속하는 회로 구성이 채용될 수 있다. 또한, 비트선 BL과 소스선 SL 사이의 한 열의 메모리 셀(170)에 포함되는 트랜지스터(162)를 직렬로 접속하는 회로 구성이 채용될 수 있다.
도 4에 도시하는 회로 구성의 반도체 장치에 있어서는, 기입용 트랜지스터(트랜지스터(162))에 ｎ채널형 트랜지스터를 사용하고, 판독용 트랜지스터(트랜지스터(160))에 p 채널형 트랜지스터를 사용하였지만, 개시하는 발명의 한 실시 형태에 따른 반도체 장치는 이것에 한정되는 것이 아니라는 점에 주목한다. 기입용 트랜지스터에 p 채널형 트랜지스터를 사용할 수 있고, 판독용 트랜지스터에 ｎ채널형 트랜지스터를 사용할 수 있다.
개시하는 발명의 실시 형태의 반도체 장치에 관한 동작 방법, 동작 전압 등에 대해서는, 상기 설명에 한정되지 않고, 반도체 장치의 동작이 실현되는 실시 형태에 따라 적절히 변경하는 것이 가능하다는 점에 주목한다.
이상과 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터는 적어도 일부가 서로 중첩하고, 특히, 산화물 반도체 이외의 재료를 사용한 트랜지스터의 소스 영역 또는 드레인 영역과 산화물 반도체층의 일부가 서로 중첩하도록 설치되어 있으므로, 반도체 장치의 고집적화를 도모할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 오프 상태로 해야 할 기간에 있어서, 적어도 산화물 반도체를 사용한 트랜지스터의 소스 영역 또는 드레인 영역에 정의 전위를 부여할 때에 산화물 반도체 이외의 재료를 사용한 트랜지스터의 게이트 전극에 부의 전위를 부여하므로, 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다.
이상, 본 실시 형태에서 설명되는 구성들 및 방법들은 다른 실시 형태에서 설명되는 구성들 및 방법들 중 어느 것과 적절히 조합될 수 있다.
(실시 형태 2)
본 실시 형태에 있어서는, 도 1a 및 1b에 도시하는 반도체 장치의 제작 방법에 대해서 도 7의 (a) 내지 (g), 도 8의 (a) 내지 (e), 도 9의 (a) 내지 (d), 도 10의 (a) 내지 (d), 및 도 11의 (a) 내지 (c)를 참조하여 설명한다.
< SOI 기판의 제작 방법>
우선, 상기 실시 형태에서 설명되는 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 대해서 도 7의 (a) 내지 (g)를 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 7의 (a) 참조). 반도체 기판(500)으로서는, 단결정 실리콘 기판 또는 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si) 기판 등을 사용할 수 있다. 다결정 반도체 기판을 사용할 수 있다. SOG-Si 기판이나, 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우보다 제조 비용을 낮게 할 수 있다.
반도체 기판(500) 대신에, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리로 이루어진 기판 등의, 전자 공업용으로 사용되는 각종 유리 기판; 석영 기판; 세라믹 기판, 또는 사파이어 기판을 사용할 수 있다는 점에 주목한다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 함유하고 열팽창 계수가 실리콘에 가까운 세라믹 기판을 사용할 수 있다.
반도체 기판(500)의 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대하여, 염산/과산화수소수 혼합 용액(HPM), 황산/과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불산(DHF), 불산과 과산화수소수와 순수의 혼합 용액(FPM) 등을 사용해서 세정을 행하는 것이 바람직하다.
이어서, 본드 기판을 준비한다. 여기에서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 7의 (b) 참조). 여기에서 본드 기판으로서 결정성이 단결정인 기판을 사용하지만, 본드 기판의 결정성을 단결정에 한정할 필요는 없다는 점에 주목한다.
단결정 반도체 기판(510)으로서, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘 게르마늄 기판 등, 제14족 원소를 사용하여 형성되는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨 비소, 인듐 인 등을 사용하는 화합물 반도체 기판을 사용할 수도 있다. 시판하고 있는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 및 직경 16인치(400mm) 크기의 원형의 실리콘이 대표적인 예이다. 단결정 반도체 기판(510)의 형상은 원형에 한하지 않고, 예를 들어 직사각형 등으로 가공한 것이어도 된다는 점에 주목한다. 또한, 단결정 반도체 기판(510)은 CZ(초크랄스키)법이나 플로팅 존(FZ)법을 사용해서 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 7의 (c) 참조). 오염물 제거의 관점에서, 산화막(512)의 형성 전에, 염산/과산화수소수 혼합 용액(HPM), 황산/과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 사용해서 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 희불산과 오존수를 교대로 토출해서 세정해도 된다.
산화막(512)은, 예를 들어 산화 실리콘막, 산화 질화 실리콘막 등을 단층으로 또는 적층으로 형성할 수 있다. 산화막(512)의 제작 방법으로서는, 열 산화법, CVD법, 스퍼터링법 등이 사용될 수 있다. CVD법에 의해 산화막(512)을 형성하는 경우에, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭: TEOS)(화학식:Si(OC2H5)4) 등의 유기 실란을 사용해서 산화 실리콘막을 형성하는 것이 바람직하다.
본 실시 형태에서는, 단결정 반도체 기판(510)에 열 산화 처리를 행함으로써 산화막(512)(여기에서는, SiOx 막)을 형성한다. 열 산화 처리는 산화성 분위기 중에 할로겐을 첨가해서 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판 (510)에 열 산화 처리를 행함으로써, 염소 산화를 통하여 산화막(512)을 형성할 수 있다. 이 경우에, 산화막(512)은 염소 원자를 함유하는 막이다. 이러한 염소 산화에 의해, 외인성의 불순물인 중금속(예를 들어, Fe, Cr, Ni, 또는 Mo)을 포집해서 금속의 염화물을 형성한 다음에 외측으로 제거하므로, 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
산화막(512)에 함유되는 할로겐 원자는 염소 원자로 한정되지 않는다는 점에주목한다. 산화막(512)에는 불소 원자가 함유될 수 있다. 단결정 반도체 기판(510)의 표면을 불소 산화하는 방법으로서는, 단결정 반도체 기판(510)을 HF 용액에 침지시킨 후에 산화성 분위기 중에서 열 산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가해서 열 산화 처리를 행하는 방법 등이 있다.
이어서, 이온을 전계에 의해 가속해서 단결정 반도체 기판(510)을 이온으로 조사하고, 단결정 반도체 기판(510)에 이온을 첨가함으로써, 단결정 반도체 기판(510)의 소정의 깊이에 결정 구조가 손상된 취화 영역(514)을 형성한다(도 7의 (d) 참조).
취화 영역(514)이 형성되는 영역의 깊이는 이온의 운동 에너지, 이온의 질량과 전하, 또는 이온의 입사각 등에 의해 조절할 수 있다. 취화 영역(514)은 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절할 수 있다.
상기 이온 조사 처리는 이온 도핑 장치나 이온 주입 장치를 사용해서 행할 수 있다. 이온 도핑 장치의 대표 예로서는, 프로세스 가스를 플라즈마 여기해서 생성된 모든 이온 종을 피처리체에 조사하는 비 질량 분리형의 장치가 있다. 이 장치에서는, 플라즈마의 이온 종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이에 반해, 이온 주입 장치는 질량 분리형 장치이다. 이온 주입 장치에서는, 플라즈마의 이온 종을 질량 분리하고 선정된 질량의 이온 종을 피처리체에 조사한다.
본 실시 형태에서는, 이온 도핑 장치를 사용하여 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는 수소를 포함하는 가스를 사용한다. 조사를 위해 사용되는 이온에 대해서는, H3 +의 비율을 높게 하는 것이 바람직하다. 구체적으로는, H+, H2 +, 및 H3 +의 총량에 대하여 H3 +의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 하는 것이 바람직하다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
첨가하는 이온은 수소 이온에 한정되지 않는다는 점에 주목한다. 헬륨 등의 이온을 첨가할 수 있다. 또한, 첨가하는 이온은 한 종류의 이온에 한정되지 않고, 복수 종류의 이온을 첨가할 수 있다. 예를 들어, 이온 도핑 장치를 사용해서 수소와 헬륨을 동시에 조사할 경우에는, 다른 공정에서 수소와 헬륨을 조사할 경우와 비교해서 공정 수를 저감할 수 있고, 후의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
이온 도핑 장치를 사용해서 취화 영역(514)을 형성하는 경우에 중금속도 동시에 첨가될 수 있지만, 할로겐 원자를 함유하는 산화막(512)을 개재해서 이온의 조사를 행함으로써, 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다는 점에 주목한다.
이어서, 반도체 기판(500)과 단결정 반도체 기판(510)을 서로 대향시켜 산화막(512)을 개재해서 서로 밀착시킨다. 이에 의해, 반도체 기판(500)과 단결정 반도체 기판(510)이 서로 접합된다(도 7의 (e) 참조). 단결정 반도체 기판(510)과 접합하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막해도 된다는 점에 주목한다.
접합 시에는, 반도체 기판(500)의 1개소 또는 단결정 반도체 기판(510)의 1개소에 0.001N/cm2 이상 100N/cm2 이하, 예를 들어 1N/cm2 이상 20N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가하고, 접합면을 서로 접근시키고 서로 밀착시키면, 밀착시킨 부분에 반도체 기판(500)과 산화막(512) 사이의 접합이 발생하고, 이 부분을 시점으로 하여 자발적인 접합이 거의 전체 면에 미친다. 이 접합에는, 반데드발스 힘이나 수소 결합이 작용하고 있고, 상온에서 행할 수 있다.
단결정 반도체 기판(510)과 반도체 기판(500)을 서로 접합하기 전에는, 서로 접합되는 표면에 표면 처리를 행하는 것이 바람직하다는 점에 주목한다. 표면 처리를 행함으로써 단결정 반도체 기판(510)과 반도체 기판(500) 간의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 다른 웨트 처리 끼리 조합해서 사용해도 되고, 다른 드라이 처리 끼리 조합해서 사용해도 된다.
접합 후에는 접합 강도를 증가시키기 위한 열 처리를 행할 수 있다는 점에 주목한다. 이 열 처리의 온도는, 취화 영역(514)에 있어서의 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)으로 한다. 이 온도 범위에서 가열하면서 반도체 기판(500)과 산화막(512)을 접합시켜도 된다. 상기 열 처리에는 확산로, 저항 가열로 등의 가열로, 순간 열 어닐(RTA) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 상기 온도 조건은 단지 일례에 불과하고, 개시하는 발명의 한 실시 형태가 이것으로 한정해서 해석되는 것은 아니다.
이어서, 열 처리를 행하여 단결정 반도체 기판(510)을 취화 영역에서 분리함으로써, 반도체 기판(500) 위에 산화막(512)을 개재해서 단결정 반도체층(516)을 형성한다(도 7의 (f) 참조).
분리 시의 열 처리 온도는 가능한 한 낮은 것이 바람직하다는 점에 주목한다. 이것은 분리 시의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 분리 시의 열 처리 온도는 300℃ 이상 600℃ 이하로 하면 되고, 500℃ 이하(400℃ 이상)로 하면, 열 처리는 보다 효과적이다.
단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 500℃ 이상의 온도에서 열 처리를 행하여, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시킨다는 점에 주목한다.
이어서, 단결정 반도체층(516)의 표면에 레이저광을 조사함으로써, 표면의 평탄성을 향상시키고 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 7의 (g) 참조). 레이저 광의 조사 처리 대신에, 열 처리를 행해도 된다는 점에 주목한다.
본 실시 형태에 있어서는 단결정 반도체층(516)의 분리를 위한 열 처리 직후에 레이저광의 조사 처리를 행하지만, 본 발명의 한 실시 형태는 이것으로 한정해서 해석되지 않는다. 단결정 반도체층(516)의 분리를 위한 열 처리와 단결정 반도체층(516)의 표면에 많은 결함을 포함하는 영역을 제거하기 위한 에칭 처리가 이 순서로 행해진 후에 레이저광의 조사 처리를 행해도 된다. 또는, 단결정 반도체층(516)의 표면의 평탄성을 향상시키고 나서 레이저 광의 조사 처리를 행해도 된다. 에칭 처리는 습식 에칭 또는 건식 에칭일 수 있다는 점에 주목한다. 또한, 상술한 바와 같이 레이저광을 조사한 후, 단결정 반도체층(516)의 막 두께를 작게 하는 단계를 행할 수 있다. 단결정 반도체층(516)의 두께를 작게 하기 위해서, 건식 에칭 또는 습식 에칭 중 어느 한쪽 또는 양쪽을 사용할 수 있다.
이상의 공정을 통해, 양호한 특성의 단결정 반도체층(518)을 포함하는 SOI 기판을 얻을 수 있다(도 7의 (g) 참조).
< 반도체 장치의 제작 방법>
이어서, 상기 SOI 기판을 포함하는 반도체 장치의 제작 방법에 대해서 도 8의 (a) 내지 (e), 도 9의 (a) 내지 (d), 도 10의 (a) 내지 (d), 및 도 11의 (a) 내지 (c)를 참조하여 설명한다.
< 하부의 트랜지스터의 제작 방법>
먼저, 하부의 트랜지스터(160)의 제작 방법에 대해서 도 8의 (a) 내지 (e) 및 도 9의 (a) 내지 (d)를 참조하여 설명한다. 도 8의 (a) 내지 (e) 및 도 9의 (a) 내지 (d)는 도 7의 (a) 내지 (g)에 나타내는 방법에 의해 제작한 SOI 기판의 일부이며, 도 1a 및 1b 또는 도 2a 및 2b에 나타내는 하부의 트랜지스터에 상당하는 단면도라는 점에 주목한다.
우선, 단결정 반도체층(518)을 섬 형상을 갖도록 패터닝하여, 반도체층(120)을 형성한다(도 8의 (a) 참조). 이 단계 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해서 n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 된다는 점에 주목한다. 반도체로서 실리콘이 사용되는 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 인이나 비소 등을 사용할 수 있다. 한편, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 붕소, 알루미늄, 또는 갈륨 등을 사용할 수 있다.
이어서, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 8의 (b) 참조). 절연층(122)은 후에 게이트 절연층이 된다. 절연층(122)은, 예를 들어, 반도체층(120) 표면의 열 처리(예를 들어, 열 산화 처리나 열 질화 처리 등)에 의해 형성할 수 있다. 열 처리 대신에, 고밀도 플라즈마 처리를 적용해도 된다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 중 어느 것의 혼합 가스를 사용해서 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용해서 절연층을 형성할 수 있다. 이 절연층(122)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x> 0, y> 0)) 등 중 어느 것을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 절연층(122)의 두께는, 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법을 사용하여 산화 실리콘을 포함하는 절연층을 단층으로 형성한다.
이어서, 절연층(122) 위에 마스크(124)를 형성하고 일 도전형을 부여하는 불순물 원소를 반도체층(120)에 첨가하여, 불순물 영역(126)을 형성한다(도 8의 (c) 참조). 여기에서는, 불순물 원소를 첨가한 후 마스크(124)를 제거한다는 점에 주목한다.
이어서, 절연층(122) 위에 마스크를 형성하고 절연층(122)이 불순물 영역 (126)과 중첩하는 영역의 일부를 제거함으로써, 게이트 절연층(122a)을 형성한다 (도 8의 (d) 참조). 절연층(122)의 일부는 습식 에칭 또는 건식 에칭 등의 에칭 처리에 의해 제거될 수 있다.
이어서, 게이트 절연층(122a) 위에 게이트 전극(게이트 전극과 동일한 층을 사용하여 형성된 배선을 포함한다)을 형성하기 위한 도전층을 형성하고 가공하여, 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 8의 (e) 참조).
게이트 전극(128a) 및 도전층(128b)에 사용하는 도전층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 사용해서 형성할 수 있다. 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 형성할 수 있다. 도전 재료를 포함하는 층의 형성 방법은 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 또는 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 도전층의 가공은 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
이어서, 게이트 전극(128a) 및 도전층(128b)을 마스크로 사용하여 일 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여, 채널 형성 영역(134), 불순물 영역(132), 및 불순물 영역(130)을 형성한다(도 9의 (a) 참조). 여기에서는, p 채널형 트랜지스터를 형성하기 위해서 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가한다. 여기에서는 p 채널형 트랜지스터를 형성하기 위해서 붕소나 알루미늄을 첨가하고 있지만, n 채널형 트랜지스터를 형성하는 경우에는, 인(P)이나 비소(As) 등의 불순물 원소를 첨가할 수 있다는 점에 주목한다. 여기서, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열 처리를 행한다. 여기서, 불순물 영역의 불순물 원소의 농도는 불순물 영역(126), 불순물 영역(132), 및 불순물 영역(130)의 순서대로 높아진다.
이어서, 게이트 절연층(122a), 게이트 전극(128a), 및 도전층(128b)을 덮도록 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 9의 (b) 참조).
절연층(136), 절연층(138), 및 절연층(140)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 특히 절연층(136), 절연층(138), 및 절연층(140)은 유전율이 낮은(low-k) 재료를 사용하여 형성하는 것이 바람직한데, 왜냐하면 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감할 수 있기 때문이다. 절연층(136), 절연층(138), 및 절연층(140)은 이들 재료 중 어느 것을 사용하여 형성된 다공성의 절연층일 수 있다는 점에 주목한다. 다공성의 절연층에서는 밀도가 높은 절연층과 비교해서 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 더 저감하는 것이 가능하다. 또한, 절연층(136), 절연층(138), 및 절연층(140)은 폴리이미드 또는 아크릴 등의 유기 절연 재료를 사용해서 형성하는 것도 가능하다. 본 실시 형태에서는, 절연층(136)으로서 산화 질화 실리콘, 절연층(138)으로서 질화 산화 실리콘, 및 절연층(140)으로서 산화 실리콘을 사용하는 경우에 대해서 설명한다. 여기에서는 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조가 사용되고 있지만, 개시하는 발명의 한 실시 형태는 이것에 한정되지 않는다. 1층 구조, 2층의 적층 구조, 또는 4층 이상의 적층 구조가 또한 사용될 수 있다.
이어서, 절연층(138) 및 절연층(140)에 화학적 기계 연마(CMP) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 9의 (c) 참조). 여기에서는, 절연층(138)이 일부 노출될 때까지 CMP 처리를 행한다. 절연층(138)에 질화 산화 실리콘을 사용하고 절연층(140)에 산화 실리콘을 사용하는 경우에, 절연층 (138)은 에칭 스토퍼로서 기능한다.
이어서, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 9의 (d) 참조). 여기에서는, 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지 에칭 처리를 행한다. 에칭 처리는, 건식 에칭을 행하는 것이 바람직하지만, 습식 에칭을 행할 수 있다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해서, 절연층(136), 절연층(138), 및 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정을 통해, 하부의 트랜지스터(160)를 형성할 수 있다(도 9의 (d) 참조).
상기 공정 전후에는, 추가적인 전극, 배선, 반도체층, 또는 절연층을 형성하는 공정이 행해질 수 있다. 예를 들어, 배선 구조로서 절연층과 도전층의 적층 구조가 사용되는 다층 배선 구조를 사용함으로써, 고도로 집적화한 반도체 장치가 제공될 수 있다.
< 상부의 트랜지스터의 제작 방법>
이어서, 상부의 트랜지스터(162)의 제작 방법에 대해서, 도 10의 (a) 내지 (d) 및 도 11의 (a) 내지 (c)를 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층 (140) 등 위에 산화물 반도체층을 형성하고 가공하여, 산화물 반도체층(144)을 형성한다(도 10의 (a) 참조). 산화물 반도체층을 형성하기 전에 절연층(136), 절연층(138), 및 절연층(140) 위에 하지로서 기능하는 절연층을 설치할 수 있다는 점에 주목한다. 이 절연층은 스퍼터링법 등의 PVD법이나 플라즈마 CVD법 등의 CVD법을 사용해서 형성할 수 있다.
산화물 반도체층에 사용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료; 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, 또는 Sn-Al-Zn-O계의 재료; 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, 또는 In-Ga-O계의 재료; 또는 일원계 금속 산화물인 In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 사용할 수 있다. 또한, 상기 재료에 SiO2을 포함시킬 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계의 재료는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물막을 의미하며, 그 조성비는 특별히 한정되지 않는다. 또한, In-Ga-Zn-O계의 재료는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.
산화물 반도체층으로서, 화학식 InMO3(ZnO)m (m>0)로 표기되는 재료를 포함하는 박막이 사용될 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
산화물 반도체층의 두께는 3nm 이상 30nm 이하로 하는 것이 바람직한데, 그 이유는, 산화물 반도체층을 너무 두껍게 하면(예를 들어, 막 두께를 50nm 이상) 트랜지스터가 노멀리 온이 될 우려가 있기 때문이다.
산화물 반도체층은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들어, 스퍼터링법을 사용할 수 있다.
본 실시 형태에서는, 산화물 반도체층을 In-Ga-Zn-O계의 산화물 타깃을 사용한 스퍼터링법에 의해 형성한다.
In-Ga-Zn-O계의 산화물 타깃으로서, 예를 들어, 조성비가 In2O3:Ga2O3:ZnO=1:1:1 [몰수비]인 산화물 타깃을 사용할 수 있다. 타깃의 재료 및 조성비를 상기에 한정할 필요가 없다는 점에 주목한다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비의 산화물 타깃을 사용할 수도 있다.
또한, ITZO라고 불리는 In-Sn-Zn계 산화물을 형성하는 경우에, 사용하는 타깃의 조성비는 원자수비로 In:Sn:Zn=1:2:2, 2:1:3, 1:1:1 또는 20:45:35이 되는 산화물 타깃을 사용한다.
산화물 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 치밀한 산화물 반도체층을 형성할 수 있다.
성막의 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스와 산소를 포함하는 혼합 분위기일 수 있다. 산화물 반도체층에의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스의 분위기가 바람직하다.
예를 들어, 산화물 반도체층은 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 다음에 기판 온도가 200℃를 초과해서 500℃ 이하, 바람직하게는 300℃를 초과해서 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하로 되도록 가열한다.
이어서, 잔류 수분을 제거하면서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 성막실 내로 도입하고, 상기 타깃을 사용해서 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프 등의 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 설치한 것일 수 있다. 크라이오펌프를 사용해서 배기한 성막실은, 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거됨으로써, 이 성막실에서 성막한 산화물 반도체층 내의 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들어, 100℃ 이하)의 경우에, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입될 우려가 있으므로, 기판을 상술한 범위의온도에서 가열하는 것이 바람직하다. 기판을 상술한 온도에서 가열하면서 산화물 반도체층의 성막을 행할 때, 기판 온도는 상승하여, 수소 결합은 열에 의해 절단되고 산화물 반도체층에 도입되기 어렵게 된다. 따라서, 기판이 상술한 온도에서 가열된 상태에서 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층 내의 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소 분위기(산소 유량 비율은 100%)로 한다. 펄스 직류 전원을 사용하면, 성막 시에 발생하는 분말 물질(파티클 또는 먼지라고도 한다)을 경감할 수 있고 막 두께 분포도 균일해지기 때문에 바람직하다는 점에 주목한다.
산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링에 의해 산화물 반도체층의 형성 표면에 부착되어 있는 분말 물질(파티클 또는 먼지라고도 한다)을 제거하는 것이 바람직하다는 점에 주목한다. 역스퍼터링은 기판 측에 전압을 인가하여 기판 근방에 플라즈마를 형성하고 표면을 개질하는 방법을 말한다. 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 사용할 수 있다는 점에 주목한다.
산화물 반도체층의 가공은 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 산화물 반도체층을 에칭함으로써 행할 수 있다. 마스크는 포토리소그래피 또는 잉크젯법 등의 방법을 사용해서 마스크를 형성할 수 있다. 금속 산화막 등은 또한 산화물 반도체막이 처리되는 동안 처리될 수 있다. 산화물 반도체층의 에칭은 건식 에칭 또는 습식 에칭일 수 있다는 점에 주목한다. 물론, 이 둘을 조합해서 사용할 수 있다. 여기서, 가공된 산화물 반도체층(144)은 적어도 트랜지스터(160)의 소스 영역 또는 드레인 영역의 일부와 중첩하도록 설치된다. 이렇게 산화물 반도체층(144)을 설치함으로써, 반도체 장치의 고집적화를 도모할 수 있다.
그 후, 산화물 반도체층(144)에 열 처리를 행할 수 있다. 열 처리를 행함으로써, 산화물 반도체층(144)으로부터 수소 원자를 포함하는 물질 등의 불순물을 또한 제거하므로, 산화물 반도체층(144)의 구조를 정렬하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 열 처리는 불활성 가스 분위기 하에서, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하 또는 기판의 왜곡점 미만의 온도에서 행한다. 불활성 가스 분위기는, 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 주성분으로 포함하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기가 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 또는 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N (99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)로 한다.
열 처리는, 예를 들어, 저항 발열체 등을 사용하고 가열하는 전기로에 피가열물을 도입하고, 질소 분위기 하에서, 450℃, 1시간의 조건에서 행할 수 있다. 열 처리 중에 산화물 반도체층(144)은 대기에 노출되지 않으므로, 물 및 수소의 혼입이 방지될 수 있다.
상술한 열 처리에는 수소, 물 등을 제거하는 효과가 있고, 이 열 처리를 탈수화 처리, 탈수소화 처리 등이라고 할 수 있다. 이 열 처리는, 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전, 또는 게이트 절연막의 형성 후의 타이밍에서 행할 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 복수회 행할 수 있다.
이어서, 산화물 반도체층(144) 등 위에 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에서 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고 가공하여, 소스 전극(142a) 및 드레인 전극(142b)을 형성한다(도 10의 (b) 참조).
도전층은 PVD법 또는 CVD법을 사용해서 형성할 수 있다. 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소를 성분으로 포함하는 합금 등을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 재료를 사용할 수 있다.
도전층은 단층 구조 또는 2층 이상의 층을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 도전층은 티타늄막이나 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄 막 위에 티타늄막이 적층된 2층 구조, 또는 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층된 3층 구조 등을 가질 수 있다. 도전층을 티타늄막이나 질화 티타늄막의 단층 구조로 하는 경우에는 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로의 가공이 용이하다는 장점이 있다는 점에 주목한다.
도전층은 도전성의 금속 산화물을 사용해서 형성할 수 있다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO로 약기하는 경우가 있다), 인듐 아연 산화물(In2O3-ZnO), 또는, 실리콘 또는 산화 실리콘이 함유된 이들 금속 산화물 재료 중 어느 것을 사용할 수 있다.
도전층의 에칭은 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가 테이퍼 형상으로 되게 행하는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어 30° 이상 60° 이하인 것이 바람직하다. 소스 전극(142a) 및 드레인 전극 (142b)의 단부를 테이퍼 형상으로 되도록 에칭함으로써, 후에 형성되는 게이트 절연층(146)의 피복성을 향상하고 절단을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는 소스 전극(142a) 및 드레인 전극(142b)의 하단부 간의 간격에 의해 결정된다. 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때에는, 수nm 내지 수 10nm만큼 파장이 짧은 초 자외선을 사용하는 것이 바람직하다. 초 자외선에 의한 노광에서, 해상도가 높고 초점 심도가 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하의 범위로 하는 것이 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해 반도체 장치의 소비 전력을 저감하는 것이 가능하다.
도 10의 (b)와는 다른 일례로서, 산화물 반도체층(144)과 소스 전극 및 드레인 전극 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 설치할 수 있다. 산화물 도전층의 재료로서는 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것이 바람직하다. 이러한 산화물 도전층으로서, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 아연 갈륨 등이 사용될 수 있다.
예를 들어, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 산화물 도전막 위에 도전층을 형성하고, 산화물 도전막 및 도전층을 하나의 포토리소그래피 공정에 의해 가공함으로써, 소스 영역 및 드레인 영역이 되는 산화물 도전층, 소스 전극(142a), 및 드레인 전극(142b)을 형성할 수 있다.
또한, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 이 적층을 하나의 포토리소그래피 공정에 의해 가공하여, 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성할 수 있다. 소스 전극(142a) 및 드레인 전극(142b)을 형성한 후, 소스 전극(142a) 및 드레인 전극(142b)을 마스크로 사용하여 섬 형상의 산화물 도전막을 에칭함으로써, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수 있다.
산화물 도전층을 가공하기 위한 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되는 것을 방지하지 위해 에칭 조건(예를 들어, 에칭제의 종류, 농도, 및 에칭 시간)을 적절히 조정한다는 점에 주목한다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 설치할 때, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고 트랜지스터가 고속 동작할 수 있다. 또한, 산화물 반도체층(144), 산화물 도전층, 및 금속 재료를 사용하여 형성되는 드레인 전극을 포함하는 구성에 의해, 트랜지스터의 내압을 더 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은, 다음의 이유로, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해서 유효하다. 금속 전극(예를 들어, 몰리브덴 또는 텅스텐)과 산화물 반도체층의 접촉의 경우에 비해, 금속 전극(예를 들어, 몰리브덴 또는 텅스텐)과 산화물 도전층의 접촉의 경우에 접촉 저항을 내릴 수 있다. 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있으므로, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
이어서, 소스 전극(142a) 및 드레인 전극(142b)을 덮고, 산화물 반도체층(144)의 일부와 접하도록 게이트 절연층(146)을 형성한다(도 10의 (c) 참조).
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 산화 갈륨, 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x> 0, y> 0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 이들 원소가 조합된 적층 구조를 가질 수 있다. 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화할 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화 실리콘을 사용하는 경우에는, 그 두께를 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설의 문제가 생긴다. 게이트 누설의 문제를 해결하기 위해서는, 게이트 절연층(146)에, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x> 0, y> 0)) 등의 고유전율(high-k) 재료를 사용하는 것이 바람직하다. high-k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 누설을 억제하기 위해서 막 두께를 크게 하는 것이 가능하게 된다. high-k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 어느 하나를 포함하는 막의 적층 구조가 채용될 수 있다는 점에 주목한다.
또한, 산화물 반도체층(144)에 접하는 절연층(본 실시 형태에서는, 게이트 절연층(146))은 제13족 원소 및 산소를 포함하는 절연 재료일 수 있다. 많은 산화물 반도체 재료는 제13족 원소를 포함하고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와 호환가능하다. 이러한 절연 재료를 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료는 절연 재료에 하나 이상의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은 원자%로 갈륨의 함유량보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화 갈륨 알루미늄은 원자%로 갈륨의 함유량이 알루미늄의 함유량 이상의 것을 나타낸다.
예를 들어, 갈륨을 포함하는 산화물 반도체층에 접해서 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화 갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화 갈륨을 포함하는 절연층을 서로 접해서 설치할 때, 산화물 반도체층과 절연층 간의 계면에서의 수소의 파일업(pileup)을 저감할 수 있다. 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에 마찬가지의 효과를 얻을 수 있다는 점에 주목한다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용해서 절연층을 형성하는 것이 유효하다. 산화 알루미늄은 물을 투과시키기 어렵다. 그러므로, 산화 알루미늄을 포함하는 재료를 사용하는 것은 산화물 반도체층에의 물의 침입을 방지한다는 점에 있어서 바람직하다.
산화물 반도체층(144)에 접하는 절연층은 산소 분위기 하에서의 열 처리 또는 산소 도핑에 의해, 절연 재료를 화학양론적 조성비보다 산소를 많이 포함하는 것이 바람직하다. "산소 도핑"은 산소를 벌크에 첨가하는 것을 말한다. "벌크"라는 용어는 산소를 박층 표면뿐만 아니라 박층 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다는 점에 주목한다. 또한, "산소 도핑"에는 플라즈마화한 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"이 포함된다. 산소 도핑은 이온 주입법 또는 이온 도핑법을 사용해서 행할 수 있다.
예를 들어, 산화물 반도체층(144)에 접하는 절연층이 산화 갈륨을 사용하여 형성하는 경우에, 산소 분위기 하에서의 열 처리 또는 산소 도핑을 행함으로써, 산화 갈륨의 조성을 Ga2Ox(x=3+α, 0 <α <1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층이 산화 알루미늄으로 형성되는 경우에, 산소 분위기 하에서의 열 처리 또는 산소 도핑을 행함으로써, 산화 알루미늄의 조성을 Al2Ox(x=3+α, 0 <α <1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층이 산화 갈륨 알루미늄(산화 알루미늄 갈륨)으로 형성되는 경우에, 산소 분위기 하에서의 열 처리 또는 산소 도핑을 행함으로써, 산화 갈륨 알루미늄(또는 산화 알루미늄 갈륨)의 조성을 GaxAl2 - xO3 +α (0 <x <2, 0 <α <1)로 할 수 있다.
산소 도핑 등에 의해, 화학양론적 조성비보다 산소의 비율이 많은 영역을 포함하는 절연층을 형성할 수 있다. 이러한 영역을 갖는 절연층과 산화물 반도체층이 접할 때, 절연층 중에 과도하게 존재하는 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 중 또는 산화물 반도체층과 절연층 간의 계면에서의 산소 결핍을을 저감할 수 있다.
화학양론적 조성비보다 산소의 비율이 많은 영역을 갖는 절연층은 게이트 절연층(146) 대신에 산화물 반도체층(144)의 하지막으로 되는 절연층, 또는 게이트 절연층(146) 및 하지 절연층의 양쪽에 적용할 수 있다는 점에 주목한다.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기 또는 산소 분위기 에서 열 처리를 행하는 것이 바람직하다. 열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 열 처리는 질소 분위기에서 1시간 동안 250℃에서 행할 수 있다. 이 열 처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 게이트 절연층(146)이 산소를 포함하는 경우에, 산화물 반도체층(144)에 산소를 공급하여 산화물 반도체층(144)의 산소 결손을 보충할 수 있다. 이런 의미에서, 열 처리는 산소의 공급이라고 할 수도 있다.
본 실시 형태에서는, 게이트 절연층(146)의 형성 후에 산소의 공급 처리를 행하고 있지만, 산소의 공급 처리의 타이밍은 이것에 한정되지 않는다는 점에 주목한다. 예를 들어, 게이트 전극의 형성 후에 산소의 공급 처리를 위한 열 처리를 행할 수 있다. 탈수화 처리 또는 탈수소화 처리에 이어서 산소의 공급 처리를 위한 열 처리를 행할 수 있다.
상술한 바와 같이, 탈수화 또는 탈수소화를 위한 열 처리, 및 산소 도핑 처리 또는 산소의 공급을 위한 열 처리 처리를 행하여, 산화물 반도체층(144) 중의 수소 원자를 포함하는 물질 등의 불순물을 저감하고, 산소 결손을 보충함으로써, 산화물 반도체층(144)을 고순도화할 수 있다.
이렇게 고순도화된, i형(진성) 또는 실질적으로 i형인 산화물 반도체층을 형성한다. 결과적으로, 매우 우수한 특성의 트랜지스터를 실현할 수 있다.
이어서, 게이트 전극(게이트 전극과 동일한 층을 사용하여 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고 가공하여, 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 10의 (d) 참조).
게이트 전극(148a) 및 도전층(148b)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 재료 중 어느 것을 주성분으로 포함하는 합금 재료를 사용해서 형성할 수 있다. 게이트 전극(148a) 및 도전층(148b)은 단층 구조 또는 적층 구조를 가질 수 있다는 점에 주목한다.
이어서, 게이트 절연층(146), 게이트 전극(148a), 및 도전층(148b) 위에 절연층(150)을 형성한다(도 11의 (a) 참조). 절연층(150)은 PVD법이나 CVD법 등을 사용해서 형성할 수 있다. 절연층(150)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 절연층(150)에는, 유전율이 낮은 재료가 사용되는 것이 바람직하거나, 또는 유전율이 낮은 구조(예를 들어, 다공성의 구조)를 사용하는 것이 바람직한데, 절연층(150)의 유전율을 낮게 함으로써, 배선, 전극 등의 사이에 발생하는 용량을 저감하고 동작의 고속화를 도모할 수 있기 때문이다. 본 실시 형태에서는, 절연층(150)이 단층 구조를 갖고 있지만, 개시하는 발명의 한 실시 형태는 이것에 한정되지 않는다는 점에 주목한다. 절연층(150)은 2층 이상의 층을 포함하는 적층 구조를 가질 수 있다.
이어서, 게이트 절연층(146) 및 절연층(150)에 소스 전극(142a)에 도달하는 개구를 형성한다. 그 후, 절연층(150) 위에 소스 전극(142a)과 접속하는 배선(154)을 형성한다(도 11의 (b) 참조). 이 개구는 마스크 등을 사용한 선택적인 에칭에 의해 형성된다.
PVD법 또는 CVD법을 사용해서 도전층을 형성한 다음 패터닝함으로써, 배선(154)이 형성된다. 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소 중 어느 것을 성분으로 포함하는 합금 등을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 재료를 사용할 수 있다. 여기서, 배선(154)은 적어도 산화물 반도체층(144)의 일부와 중첩하도록 설치된다. 이렇게 배선(154)을 설치함으로써, 반도체 장치의 고집적화를 도모할 수 있다.
구체적으로는, 예를 들어, 절연층(150)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성한 후에, 개구에 매립되도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은 티타늄막이 형성될 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기서는, 소스 전극(142a))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 티타늄, 질화 티타늄 등의 배리어막을 형성한 후에 도금법에 의해 구리막을 형성할 수 있다.
절연층(150)에 형성하는 개구는 도전층(128b)과 중첩하는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구를 형성함으로써, 전극의 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 사용하지 않고, 불순물 영역(126)과 소스 전극(142a)이 접속되는 위치와 소스 전극(142a)과 배선(154)이 접속되는 위치가 서로 중첩하는 경우에 대해서 설명한다. 이 경우에, 불순물 영역(126) 위에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부의 콘택트라고도 한다)를 형성하고, 하부의 콘택트에 소스 전극(142a)을 형성하고, 그 후, 게이트 절연층(146) 및 절연층(150)에서 하부의 콘택트와 중첩하는 영역에 개구(상부의 콘택트라고도 한다)를 형성한 다음, 배선(154)을 형성한다. 하부의 콘택트와 중첩하는 영역에 상부의 콘택트를 형성할 때에, 에칭에 의해 하부의 콘택트에 형성된 소스 전극(142a)이 단선될 수 있다. 이 단선을 피하기 위해서 하부의 콘택트와 상부의 콘택트가 중첩하지 않도록 형성할 때, 소자 면적이 증대한다는 문제가 발생한다.
본 실시 형태에서 설명한 바와 같이, 도전층(128b)을 사용함으로써, 소스 전극(142a)을 단선시키지 않고, 상부의 콘택트의 형성이 가능하게 된다. 이에 의해, 하부의 콘택트와 상부의 콘택트를 중첩시켜서 설치할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
이어서, 배선(154)을 덮도록 절연층(156)을 형성한다(도 11의 (c) 참조).
상기 공정을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 11의 (c) 참조).
트랜지스터(162)에서 산화물 반도체층(144)과 소스 전극(142a) 및 드레인 전극(142b) 사이에 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 설치할 수 있다. 도 1a 및 1b에 도시하는 트랜지스터(162)에 산화물 도전층을 설치한 트랜지스터(162A) 및 트랜지스터(162B)를 각각 도 12a 및 12b에 나타낸다.
도 12a 및 12b에 도시된 트랜지스터(162a 및 162b)에서, 산화물 반도체층(144)과 소스 전극(142a) 및 드레인 전극(142b) 사이에 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a 및 404b)이 형성되어 있다. 산화물 도전층(404a 및 404b)의 형상은 제작 공정에 의해 도 12a 및 12b의 트랜지스터들(162a)와 (162b) 간에 다르다.
도 12a의 트랜지스터(162a)에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 이 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공해서 섬 형상의 산화물 반도체층(144)과 섬 형상의 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 위에 소스 전극(142a) 및 드레인 전극(142b)을 형성한다. 그 후, 소스 전극(142a) 및 드레인 전극(142b)을 마스크로 사용하여 섬 형상의 산화물 도전막을 에칭하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a 및 404b)을 형성한다.
도 12b의 트랜지스터(162b)에서는, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성한다. 그 다음에, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a 및 404b), 소스 전극(142a), 및 드레인 전극(142b)을 형성한다.
산화물 도전층을 가공하기 위한 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되는 것을 방지하기 위해서 에칭 조건(예를 들어, 에칭제의 종류, 에칭제의 농도, 및 에칭 시간)을 적절히 조정한다는 점에 주목한다.
산화물 도전층(404a 및 404b)의 성막 방법으로서, 스퍼터링법, 진공 증착법(전자 빔 증착법 등), 아크 방전 이온 플레이팅법, 또는 스프레이법을 사용할 수 있다. 산화물 도전층의 재료로서는, 산화 아연, 산화 실리콘과 인듐 주석 산화물의 화합물, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 아연 갈륨 등을 사용할 수 있다. 또한, 상기 재료에 산화 실리콘을 포함시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a) 및 드레인 전극(142b) 사이에 설치할 때, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터(162a 및 162b)가 고속 동작을 할 수 있다.
산화물 반도체층(144), 산화물 도전층(404a 및 404b) 및 드레인 전극(142b)을 포함하는 구성으로 함으로써, 트랜지스터(162a 및 162b)의 내압을 향상시킬 수 있다.
본 실시 형태에서 설명되는 트랜지스터(162)에서 산화물 반도체층(144)이 고순도화되기 때문에, 그 수소 농도는 5×1019원자/cm3 이하, 바람직하게는 5×1018원자/cm3 이하, 보다 바람직하게는 5×1017원자/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 보다 바람직하게는, 1.45×1010/cm3 미만)을 취한다. 따라서, 오프 전류도 충분히 작아진다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm) 당의 전류)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이렇게, 고순도화된 진성 산화물 반도체층(144)을 사용함으로써, 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 또한, 이러한 트랜지스터를 사용함으로써, 극히 장기간에 걸쳐 기억된 데이터를 유지하는 것이 가능한 반도체 장치가 얻어질 수 있다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터의 일부가 적어도 서로 중첩하고, 특히, 산화물 반도체 이외의 재료를 사용한 트랜지스터의 소스 영역 또는 드레인 영역과 산화물 반도체층의 일부가 서로 중첩하므로, 반도체 장치의 고집적화를 도모할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 오프 상태로 해야 할 기간에 있어서, 적어도 산화물 반도체를 사용한 트랜지스터의 소스 영역 또는 드레인 영역에 정의 전위를 부여할 때에 산화물 반도체 이외의 재료를 사용한 트랜지스터의 게이트 전극에 부의 전위를 부여하는 것에 의해, 반도체 장치의 메모리 리텐션 특성을 향상시킬 수 있다.
본 실시 형태에서 설명된 방법들 및 구성들은 다른 실시 형태들에서 설명된 방법들 및 구성들 중 어느 하나와 적절히 조합할 수 있다.
(실시 형태 3)
상술한 실시 형태들에 있어서 트랜지스터(162)의 반도체층에 사용할 수 있는 산화물 반도체층의 한 실시 형태를 도 13a 내지 도 13c를 사용해서 설명한다.
본 실시 형태의 산화물 반도체층은 제1 결정성 산화물 반도체층 위에 제1 결정성 산화물 반도체층보다도 두꺼운 제2 결정성 산화물 반도체층을 포함하는 적층 구조를 갖는다.
절연층(400) 위에 절연층(437)을 형성한다. 본 실시 형태에서는, 절연층 (437)으로서 PCVD법 또는 스퍼터링법을 사용하여 50nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화 질화 실리콘막, 산화 질화 알루미늄막 및 질화 산화 실리콘막으로부터 선택된 단층 또는 이들 막들 중 어느 것의 적층을 사용할 수 있다.
이어서, 절연층(437) 위에 막 두께 1nm 이상 10nm 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은 스퍼터링법을 사용하고, 스퍼터링법에 의한 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시 형태에서는, 산화물 반도체의 성막을 위한 타깃(In2O3, Ga2O3, 및 ZnO을 1:1:2[몰수비]로 포함하는 In-Ga-Zn-O계 산화물 반도체의 성막을 위한 타깃)이 사용되고, 기판과 타깃 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 및 직류(DC) 전원 0.5kW인 조건하에서 산소 분위기, 아르곤 분위기, 또는 아르곤과 산소를 포함하는 분위기에서 막 두께 5nm의 제1 산화물 반도체막을 성막한다.
ITZO라고 하는 In-Sn-Zn계 산화물을 형성하는 경우에, 예를 들어, 타깃의 조성비가 원자수비로 In:Sn:Zn=1:2:2, 2:1:3, 1:1:1 또는 20:45:35이 되는 산화물 타깃을 사용한다.
다음에, 기판이 배치되는 챔버 분위기를 질소 또는 건조 공기로 하는 제1 열 처리를 행한다. 제1 열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제1 열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 형성한다(도 13a 참조).
제1 열 처리의 온도에 따라, 제1 열 처리에 의해 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 막의 내부를 향해서 결정이 성장하므로, c축 배향한 결정이 얻어진다. 제1 열 처리에 의해, 아연과 산소가 막 표면에 많이 모이고, 상부면이 육각형을 이루는 아연과 산소를 포함하는 그래핀 타입의 이차원 결정이 최외곽면에 1층 이상 형성되고, 최외곽면에서의 층(들)이 막 두께 방향으로 성장하여 층의 적층이 형성된다. 열 처리의 온도를 올림으로써, 표면으로부터 내부, 그리고 내부로부터 저부로 결정 성장이 더 진행한다.
제1 열 처리에 의해, 산화물 절연층인 절연층(437) 중의 산소를 절연층(437)과 제1 결정성 산화물 반도체층(450a) 간의 계면 또는 그 계면의 근방(계면으로부터 ±5nm 내)으로 확산시켜서, 제1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 사용되는 절연층(437)(의 벌크 중)에 또는 제1 결정성 산화물 반도체층(450a)과 절연층(437)의 계면에는 적어도 화학양론비를 초과하는 양의 산소가 포함되는 것이 바람직하다.
다음에, 제1 결정성 산화물 반도체층(450a) 위에 10nm보다 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막은 스퍼터링법을 사용하여 형성되고, 그 성막 시의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막 시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 위에 접해서 성막하는 산화물 반도체층에 전구체가 정렬될 수 있고, 소위, 질서성을 갖게 할 수 있다.
본 실시 형태에서는, 산화물 반도체의 성막을 위한 타깃(In2O3, Ga2O3, 및 ZnO를 1:1:2 [몰수비]로 포함하는 In-Ga-Zn-O계 산화물 반도체의 성막을 위한 타깃)이 사용되고, 기판과 타깃 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW으로 하는 조건하에서 산소 분위기, 아르곤 분위기, 또는 아르곤과 산소를 포함하는 분위기에서 막 두께 25nm의 제2 산화물 반도체막을 성막한다.
ITZO라고 불리는 In-Sn-Zn계 산화물을 형성하는 경우에, 예를 들어, 타깃의 조성비가 원자수비로 In:Sn:Zn=1:2:2, 2:1:3, 1:1:1 또는 20:45:35이 되는 산화물 타깃을 사용한다.
다음에, 기판이 배치되는 챔버 분위기를 질소 또는 건조 공기로 하는 조건하에서 제2 열 처리를 행한다. 제2 열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제2 열 처리에 의해, 제2 결정성 산화물 반도체층(450b)을 형성한다(도 13b 참조). 제2 열 처리는, 질소 분위기, 산소 분위기, 또는 질소와 산소의 혼합 분위기에서 행함으로써, 제2 결정성 산화물 반도체층의 고밀도화 및 그 안의 결함 수의 감소를 도모한다. 제2 열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로서 사용하여 막 두께 방향으로 진행하고, 즉 저부로부터 내부로 결정 성장이 진행하므로, 제2 결정성 산화물 반도체층(450b)이 형성된다.
절연층(437)의 형성으로부터 제2 열 처리까지의 공정을 대기에 노출하지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제2 열 처리까지의 공정은 수소 및 수분을 거의 포함하지 않도록 제어된 분위기(불활성 분위기, 감압 분위기, 또는 건조 공기 분위기 등)에서 행하는 것이 바람직하고, 예를 들어, 수분에 대해서는, 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기가 적용될 수 있다.
다음에, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층 (450b)으로 이루어지는 산화물 반도체층의 적층을 섬 형상의 산화물 반도체층의 적층을 포함하는 산화물 반도체층(453)으로 가공한다(도 13c 참조). 도면에서는, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b) 간의 계면을 점선으로 나타내고, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)은 산화물 반도체의 적층으로 도시되지만, 명확한 계면이 실제로 존재하고 있는 것이 아니고, 이해하기 쉽게 도시하기 위한 것이다.
산화물 반도체층의 적층의 가공은 원하는 형상의 마스크를 산화물 반도체층의 적층 위에 형성한 후, 에칭함으로써 행할 수 있다. 이 마스크는 포토리소그래피 등의 방법을 사용해서 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용해서 마스크를 형성할 수 있다.
산화물 반도체층의 적층의 에칭에 대해서는, 건식 에칭 또는 습식 에칭이 사용될 수 있다는 점에 주목한다. 물론, 이 둘을 조합해서 사용할 수 있다.
상기 제작 방법에 의해 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 c축 배향을 갖는 것을 특징으로 하고 있다. 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 단결정 구조나 비정질 구조가 아닌 구조이며, c축 배향을 갖은 결정(C-Axis Aligned Crystal(CAAC)라고도 한다)을 포함하는 산화물을 포함한다는 점에 주목한다. 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 부분적으로 결정립계를 포함한다.
제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 각각 적어도 Zn을 포함하는 산화물 재료를 사용하여 형성된다는 점에 주목한다. 예를 들어, 4원계 금속 산화물인 In-Al-Ga-Zn-O계의 재료, 또는 In-Sn-Ga-Zn-O계의 재료; 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Al-Zn-O계의 재료, In-Sn-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, 또는 Sn-Al-Zn-O계의 재료; 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, 또는 Zn-Mg-O계의 재료; Zn-O계의 재료 등이 사용될 수 있다. 또한, In-Si-Ga-Zn-O계의 재료, In-Ga-B-Zn-O계의 재료, 또는 In-B-Zn-O계의 재료를 사용할 수 있다. 또한, 상기의 재료에 SiO2을 포함시킬 수 있다. 여기서, 예를 들어 In-Ga-Zn-O계의 재료는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물막을 의미하며, 그 조성비는 특별히 한정되지 않는다. 또한, In-Ga-Zn-O계의 재료는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.
제1 결정성 산화물 반도체층 위에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 열 처리의 프로세스를 반복적으로 행함으로써 3층 이상의 층을 포함하는 적층 구조를 형성할 수 있다.
상기 제작 방법으로 형성된 산화물 반도체층의 적층을 포함하는 산화물 반도체층(453)을 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(162)에 적절히 사용할 수 있다.
산화물 반도체층으로서 본 실시 형태의 산화물 반도체층을 사용한 본 실시 형태 3의 트랜지스터에서, 산화물 반도체층의 한쪽 면으로부터 다른 쪽의 면에 전계가 인가되지 않고, 전류가 산화물 반도체 적층의 두께 방향(즉, 한쪽 면으로부터 다른 쪽의 면에 흐르는 방향, 구체적으로 도 1a 및 1b에서 상하 방향)으로 흐르지 않는다. 트랜지스터는 전류가 주로 산화물 반도체층의 적층의 계면을 따라 흐르는 구조를 갖기 때문에, 트랜지스터에 광조사가 행해지거나 또는 심지어 BT 스트레스가 가해져도, 트랜지스터 특성의 열화는 억제되거나 또는 저감된다.
산화물 반도체층(453)과 같이, 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 사용하여 트랜지스터를 형성함으로써, 안정한 전기적 특성을 갖고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시 형태에서 설명된 방법들 및 구성들은 다른 실시 형태들에서 설명된 방법들 및 구성들 중 어느 하나와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상술한 실시 형태들 중 어느 것에서 설명된 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 14a 내지 14d를 사용해서 설명한다. 본 실시 형태에서는, 상술한 실시 형태들 중 어느 하나에서 설명된 상기 반도체 장치가 적용된 전자 기기의 예는 컴퓨터, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 한다), 휴대 데이터 단말기(휴대형 게임기, 음향 재생 장치 등을 포함한다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다)를 포함한다.
도 14a는 노트북형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함한다. 하우징(701)과 하우징(702) 중 적어도 하나에는 상술한 실시 형태들 중 어느 하나에서 설명된 반도체 장치가 설치되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현될 수 있다.
도 14b는 휴대 데이터 단말기(PDA)이다. 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 휴대 데이터 단말기가 실현될 수 있다.
도 14c는 전자 페이퍼를 실장한 전자 서적(720)이다. 전자 서적(720)은 하우징(721)과 하우징(723)의 2개의 하우징을 갖고 있다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고 상기 축부(737)를 축으로서 개폐 동작을 행할 수 있다. 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721 및 723) 중 적어도 하나에는 상술한 실시 형태들 중 어느 하나에서 설명된 반도체 장치가 설치되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 전자 서적이 실현될 수 있다.
도 14d는 휴대 전화기이며 하우징(740)과 하우징(741)의 2개의 하우징을 포함한다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 14d에 도시된 바와 같이 전개하고 있는 상태로부터 중첩된 상태로 할 수 있고, 휴대 전화기가 휴대에 적합한 소형화가 가능하다. 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740 및 741) 중 적어도 하나에는 상술한 실시 형태들 중 어느 하나에서 설명된 반도체 장치가 설치되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 휴대 전화기가 실현될 수 있다.
도 14e는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함한다. 본체(761) 내에는, 상술한 실시 형태들 중 어느 하나에서 설명된 반도체 장치가 설치되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 디지털 카메라가 실현될 수 있다.
도 14f는 텔레비전 장치이며, 하우징(771), 표시부(773), 스탠드(775) 등을 포함한다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 상술한 실시 형태들 중 어느 하나에서 설명된 반도체 장치가 탑재되어 있다. 그러므로, 데이터의 기입 및 판독이 고속으로 행해지고, 데이터가 장기간에 걸쳐서 기억되고, 소비 전력이 충분히 저감된 텔레비전 장치가 실현될 수 있다.
이상과 같이, 본 실시 형태들에서 설명되는 전자 기기에는 상술한 실시 형태에 따른 반도체 장치를 각각 포함한다. 그러므로, 소비 전력을 저감한 전자 기기가 실현될 수 있다.
(실시 형태 5)
실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 이동도보다도 낮아지는데, 이 현상은 산화물 반도체를 사용하는 경우에만 생기는 것은 아니다. 이동도를 저하시키는 요인들 중 하나는 반도체 내부의 결함이나 반도체와 절연막 간의 계면의 결함이다. 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 계산할 수 있다. 본 실시 형태에서는, 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 전계 효과 이동도를 이론적으로 계산하고, 이러한 산화물 반도체를 사용해서 미세한 트랜지스터를 제작했을 경우의 특성의 계산 결과를 나타낸다.
반도체의 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정된 전계 효과 이동도는 이하의 수학식으로 표현할 수 있다.
Figure 112013028561561-pct00006
여기서, E는 포텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대 온도이다. 포텐셜 장벽이 결함에 기인하는 것으로 가정하면, 포텐셜 장벽의 높이는 Levinson 모델에 따라 이하의 수학식으로 표현할 수 있다.
Figure 112013028561561-pct00007
여기서, e는 기본 전하, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어 수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 반도체층의 두께가 30nm 이하이면, 채널의 두께는 반도체층의 두께와 동일한 것으로 간주될 수 있다. 선형 영역에서의 드레인 전류 Id는 이하의 수학식으로 표현할 수 있다.
Figure 112013028561561-pct00008
여기서, L은 채널 길이, W는 채널 폭이며, L과 W는 각각 10μm이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나눈 다음 양변의 대수를 취하면, 이하와 같은 수학식이 된다.
Figure 112013028561561-pct00009
수학식 9의 우변은 Vg의 함수이다. 이 수학식으로부터, 종축을 ln(Id/Vg), 횡축을 1/Vg으로서 실측값을 플롯해서 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해질 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 인듐(In), 주석(Sn), 및 아연(Zn)의 비율이 1:1:1인 산화물 반도체의 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구해진 결함 밀도 등을 기초로 하여 수학식 6 및 수학식 7로부터 μ0는 120cm2/Vs로 계산될 수 있다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막 간의 계면에 결함이 없다고 가정하면, 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예상할 수 있다.
반도체 내부에 결함이 없어도, 채널과 게이트 절연체 간의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다는 점에 주목한다. 즉, 채널과 게이트 절연체 간의 계면으로부터 거리 x만큼 이격된 위치에서의 이동도 μ1은 이하의 수학식으로 표현할 수 있다.
Figure 112013028561561-pct00010
여기서, D는 게이트 방향의 전계이고, B 및 G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B는 4.75×107cm/s, G는10nm(계면 산란 영향이 미치는 깊이)이다. D가 증가할 때(즉, 게이트 전압이 높아질 때), 수학식 10의 제2항이 증가함에 따라 이동도 μ1이 저하한다.
채널이 반도체 내부의 결함이 없는 이상적인 산화물 반도체를 포함하는 트랜지스터의 이동도 μ2를 계산한 결과를 도 18에 나타낸다. 계산에는, 시놉시스사(Synopsys, Inc.)제 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device를 사용하였고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 및 두께를 각각, 2.8eV, 4.7eV, 15, 및 15nm로 했다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정해서 얻어졌다.
또한, 게이트, 소스, 및 드레인의 일함수를 각각, 5.5eV, 4.6eV, 및 4.6eV로 했다. 게이트 절연체의 두께는 100nm, 그 비유전율은 4.1로 했다. 채널 길이 및 채널 폭은 함께 10μm로 했고, 드레인 전압 Vd는 0.1V로 했다.
도 18에 나타낸 바와 같이, 게이트 전압 1V보다 약간 높은 게이트 전압에서 이동도는 100cm2/Vs 보다 큰 피크를 갖고 게이트 전압이 더욱 높아지면, 계면 산란이 커지기 때문에, 이동도가 저하한다. 계면 산란을 저감하기 위해서는, 반도체층의 표면을 원자 레벨에서 평탄하게 하는 것(atomic layer flatness)이 바람직하다는 점에 주목한다.
이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산한 결과를 도 19a 내지 19c, 도 20a 내지 20c, 및 도 21a 내지 21c에 나타낸다. 계산에 사용한 트랜지스터의 단면 구조를 도 22a 및 22b에 나타낸다. 도 22a 및 22b에 나타내는 트랜지스터는 각각 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)을 포함한다. 반도체 영역(8103a) 및 반도체 영역(8103c)의 저항률은 2×10-3Ωcm이다.
도 22a에 나타내는 트랜지스터는 하지 절연층(8101)과 하지 절연층(8101)에 매립되고 산화 알루미늄으로 이루어진 매립 절연체(8102) 위에 형성된다. 트랜지스터는 반도체 영역(8103a), 반도체 영역(8103c), 이들 사이에 끼워져 채널 형성 영역이 되는 진성 반도체 영역(8103b), 및 게이트(8105)를 포함한다. 게이트(8105)의 폭은 33nm이다.
게이트(8105)와 반도체 영역(8103b) 사이에는 게이트 절연체(8104)가 형성된다. 또한, 게이트(8105)의 양측면에는 측벽 절연체(8106a) 및 측벽 절연체(8106b)가 형성되고, 게이트(8105) 위에는 게이트(8105)와 다른 배선 간의 단락을 방지하기 위한 절연체(8107)가 형성된다. 측벽 절연체의 폭은 5nm이다. 반도체 영역(8103a) 및 반도체 영역(8103c)에 접하여 소스(8108a) 및 드레인(8108b)이 설치된다. 이 트랜지스터의 채널 폭은 40nm이라는 점에 주목한다.
도 22b의 트랜지스터는 하지 절연층(8101)과 산화 알루미늄으로 이루어진 매립 절연체(8102) 위에 형성되고, 반도체 영역(8103a), 반도체 영역(8103c), 이들 사이에 끼워져 설치된 진성 반도체 영역(8103b), 폭 33nm의 게이트(8105), 게이트 절연체(8104), 측벽 절연체(8106a), 측벽 절연체(8106b), 절연체(8107), 소스(8108a), 및 드레인(8108b)을 포함한다는 점에서 도 22a의 트랜지스터와 동일하다.
도 22a에 나타내는 트랜지스터와 도 22b에 나타내는 트랜지스터의 상위점은 측벽 절연체(8106a) 및 측벽 절연체(8106b) 아래의 반도체 영역의 도전형이다. 도 22a에 나타내는 트랜지스터에서는, 측벽 절연체(8106a) 및 측벽 절연체(8106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(8103a)의 일부 및 n+의 도전형을 나타내는 반도체 영역(8103c)의 일부이지만, 도 22b에 나타내는 트랜지스터에서는, 측벽 절연체(8106a) 및 측벽 절연체(8106b) 아래의 반도체 영역은 진성 반도체 영역(8103b)의 일부이다. 즉, 도 22b의 반도체층에 있어서, 반도체 영역(8103a)(반도체 영역(8103c))이나 게이트(8105)와 겹치지 않는 Loff의 폭을 갖는 영역이 설치된다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는 측벽 절연체(8106a)(측벽 절연체(8106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device를 사용했다. 도 19a 내지 19c는 도 22a에 나타나는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg: 게이트와 소스 간의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스 간의 전위차)을 +1V로 하고, 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 19a는 게이트 절연층의 두께를 15nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 19b는 게이트 절연층의 두께를 10nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내고, 도 19c는 게이트 절연층의 두께를 5nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)는 현저하게 저하한다. 반면, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 초과하는 것을 그래프는 보여 준다.
도 20a 내지 20c는 도 22b에 나타나는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5nm로 했을 때 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 20a는 게이트 절연층의 두께를 15nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 20b는 게이트 절연층의 두께를 10nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내고, 도 20c는 게이트 절연층의 두께를 5nm으로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.
또한, 도 21a 내지 21c는 도 22b에 나타나는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15nm로 했을 때 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 21a는 게이트 절연층의 두께를 15nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 21b는 게이트 절연층의 두께를 10nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내고, 도 21c는 게이트 절연층의 두께를 5nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.
어느 구조의 경우에나, 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하하는 반면, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
이동도 μ의 피크는 도 19a 내지 19c에서는 80cm2/Vs 정도이지만, 도 20a 내지 20c에서는 60cm2/Vs 정도, 도 21a 내지 21c에서는 40cm2/Vs 정도이므로, 오프셋 길이 Loff가 증가할수록 이동도 μ의 피크는 저하한다는 점에 주목한다. 또한, 오프 전류도 마찬가지인 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 어느 구조에서나, 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 초과하는 것을 그래프는 보여 준다.
(실시 형태 6)
In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체를 채널 형성 영역으로 사용하는 트랜지스터는 상기 산화물 반도체를 형성할 때에 기판을 가열해서 성막하거나 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 주성분은 조성비로 5 원자% 이상 포함되는 원소를 말한다는 점에 주목한다. 본 실시 형태에서는, 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시켰을 경우에 대해서 도 23a 내지 23c, 제24a 및 24b, 제25a 및 25b, 도 26, 도 27a 및 27b, 도 28, 및 도 29를 사용해서 설명한다.
In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 정으로 시프트시켜, 트랜지스터를노멀리 오프화시키는 것이 가능하게 된다.
예를 들어, 도 23a 내지 23c는 In, Sn, 및 Zn을 주성분으로 포함하고, 채널 길이 L이 3μm, 채널 폭 W가 10μm인 산화물 반도체막과, 두께 100nm의 게이트 절연층을 사용한 트랜지스터의 특성을 각각 도시한다. Vd는 10V로 했다는 점에 주목한다.
도 23a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 트랜지스터의 전계 효과 이동도는 18.8cm2/Vsec이다. 한편, 기판을 의도적으로 가열하면서 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 형성하면, 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 23b는 기판을 200℃로 가열해서 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타낸다. 트랜지스터의 전계 효과 이동도는 32.2cm2/Vsec이다.
전계 효과 이동도는 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더 높일 수 있다. 도 23c는 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃에서 열 처리했을 때의 트랜지스터 특성을 나타낸다. 트랜지스터의 전계 효과 이동도는 34.5cm2/Vsec이다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중에 수분이 산화물 반도체막 중에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열 처리를 함으로써 산화물 반도체막으로부터 수소, 수산기 또는 수분을 방출시켜 제거할 수 있다. 이 방식으로, 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화 또는 탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지는 것에 의해 이루어지는 것으로 추정된다. 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 산화물 반도체를 결정화할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체를 사용하는 경우에, 이상적으로는 100cm2/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능한 것으로 추정된다.
In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 포함되는 수소, 수산기 또는 수분을 방출시켜, 그 열 처리를 통해 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시킬 수 있다. 이러한 결정화 처리 또는 재결정화의 처리에 의해, 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
성막 중에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열 처리하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체막을 채널 형성 영역으로 사용한 트랜지스터에서, 임계값 전압이 부로 시프트되는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 사용한 경우에, 이 임계값 전압의 부로의 시프트화는 해결될 수 있다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되도록 하는 방향으로 시프프되고, 이러한 경향은 도 23a와 도 23b의 대비로부터도 확인할 수 있다.
임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하고, In, Sn, 및 Zn의 조성비를 2:1:3로 할 때, 트랜지스터의 노멀리 오프화를 기대할 수 있다는 점에 주목한다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 보다 고온에서 성막하거나 또는 열 처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
성막 중에 의도적으로 기판을 가열하는 것 및／또는 성막 후에 열 처리를 함으로써, 게이트 바이어스-스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 게이트 바이어스가 1시간 동안 150℃에서 2MV/cm의 강도로 인가될 때, 임계값 전압의 드리프트가 각각 ± 1.5V 미만, 바람직하게는 ±1.0V 미만일 수 있다.
실제로, 산화물 반도체막의 성막 후에 열 처리를 행하지 않은 시료 1과, 산화물 반도체막의 성막 후에 650℃의 열 처리를 행한 시료 2의 2개의 트랜지스터에 대하여 BT 시험을 행했다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하여, 트랜지스터의 Vg-Id 특성의 측정을 행했다. Vd는 드레인 전압(드레인과 소스 간의 전위차)을 나타낸다는 점에 주목한다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 그 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm로 되도록 Vg에 20V를 인가하고, 이 조건을 1시간 유지했다. 다음에, Vg를 0V로 했다. 이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하여, 트랜지스터의 Vg-Id 특성을 측정했다. 이 과정은 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하여, 트랜지스터의 Vg-Id 특성을 측정했다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 그 다음, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm로 되도록 Vg에 -20V를 인가하고, 이 조건을 1시간 유지했다. 다음에, Vg을 0V로 했다. 이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하여, 트랜지스터의 Vg-Id 특성을 측정했다. 이 과정을 마이너스 BT 시험이라고 부른다.
도 24a 및 도 24b에 시료 1의 플러스 BT 시험의 결과 및 시료 1의 마이너스 BT 시험의 결과를 각각 나타낸다. 도 25a 및 도 25b에 시료 2의 플러스 BT 시험의 결과 및 시료 2의 마이너스 BT 시험의 결과를 각각 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 시프트량은 각각 1.80V 및 -0.42V이었다. 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 시프트량은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 각각에서, BT 시험 전후에 있어서의 임계값 전압의 시프트량이 작고, 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있고, 또는, 우선 질소 또는 불활성 가스 분위기에서 또는 감압 하에서 열 처리를 행하고 나서, 산소를 포함하는 분위기 중에서 열 처리를 행해도 된다. 최초에 탈수화 또는 탈수소화를 행하고 나서 산소를 산화물 반도체에 가함으로써, 열 처리의 효과를 보다 높일 수 있다. 탈수화 또는 탈수소화 후에 산소를 첨가하는 방법으로서는, 산소 이온을 전계에 의해 가속해서 산화물 반도체막에 주입하는 방법을 적용할 수 있다.
산화물 반도체 중 또는 상기 산화물 반도체와 접하는 산화물 반도체와 막 사이의 계면에는 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 과잉 산소를 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소로 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자 간에 존재하는 산소이다. 과잉 산소의 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정 왜곡 등을 발생하지 않고서 과잉 산소를 산화물 반도체 중에 포함시킬 수 있다.
열 처리에 의해 산화물 반도체의 적어도 일부가 적어도 결정을 포함하도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비가In:Sn:Zn=1:1:1의 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD)에 의해 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 적절히 설정될 수 있고, 예를 들어 650℃의 열 처리를 행할 때, X선 회절 분석에 의해 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석을 했다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정했다.
시료 A 및 시료 B을 준비하여 그에 XRD 분석을 행하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여, 산소 분위기에서 전력을 100W (DC)로 하여 성막했다. 타깃으로서 In:Sn:Zn=1:1:1의 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용했다. 성막 시의 기판 가열 온도는 200℃로 했다는 점에 주목한다. 이와 같이 하여 제작한 시료를 시료 A로서 사용했다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 열 처리를 650℃의 온도에서 행했다. 열 처리로서, 처음에 질소 분위기로 1시간의 열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 또한 1시간의 열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로서 사용했다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정으로부터 유래된 피크가 관측되지 않았지만, 시료 B에서는, 2θ이 35deg. 근방 및 37deg. 내지 38deg.일 때 결정으로부터 유래된 피크가 관측되었다.
상술한 바와 같이, In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체는 성막 시에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열 처리함으로써, 트랜지스터의 특성을 향상시킬 수 있다.
이들 기판 가열 및 열 처리는 산화물 반도체에 있어서 악성인 불순물인 수소 및 수산기를 막 중에 포함시키지 않도록 하는 것 또는 막으로부터 수소 및 수산기를 제거하는 작용을 갖고 있다. 즉, 산화물 반도체로부터 도너 불순물이 되는 수소를 제거함으로써 산화물 반도체의 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리 오프화를 도모할 수 있다. 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류의 단위는 채널 폭 1μm 당의 전류를 나타내는데 사용된다.
도 29에, 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수 간의 관계를 나타낸다. 여기에서는, 간단화를 위하여, 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)을 횡축으로 하고 있다.
구체적으로는, 도 29에 도시한 바와 같이, 기판 온도가 125℃, 85℃, 및 실온(27℃)의 경우에, 각각 1aA/μm (1×10-18A/μm) 이하, 100zA/μm (1×10-19A/μm) 이하, 및 1zA/μm (1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 125℃, 85℃, 및 실온의 경우에, 각각 0.1aA/μm (1×10-19A/μm) 이하, 10zA/μm (1×10-20A/μm) 이하, 및 0.1zA/μm (1×10-22A/μm) 이하로 할 수 있다. 상기 오프 전류 값들은 Si를 반도체막으로서 사용한 트랜지스터에 비하여, 훨씬 낮은 것이 명확하다.
산화물 반도체막의 성막 시에 수소 및 수분이 막 중에 혼입하는 것을 방지하기 위해서, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제함으로써, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 중에 포함되는 것을 방지하기 위해서 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 수소나 수분 등의 불순물이 포함하지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체는 열 처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 주성분으로 포함하는 산화물 반도체와 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
산화물 반도체막의 성막 후에 650℃의 열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성 간의 관계에 대해서 평가했다.
측정에 사용한 트랜지스터는, 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm이다. Vd는 10V로 했다는 점에 주목한다. 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃, 및 150 ℃에서 행했다. 여기서, 트랜지스터에 있어서, 게이트 전극이 한 쌍의 전극 중 하나와 중첩하는 폭을 Lov라고 하고, 산화물 반도체막과 중첩하지 않는, 한 쌍의 전극의 폭을 dW라고 한다.
도 26에 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 도 27a에 기판 온도와 임계값 전압 간의 관계를 나타내고, 도 27b에 기판 온도와 전계 효과 이동도 간의 관계를 나타낸다.
도 27a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 임계값 전압은 -40℃ 내지 150℃의 범위에서 1.09V로부터 -0.23V로 낮아졌다는 점에 주목한다.
도 27b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알수 있다. 전계 효과 이동도는 -40℃ 내지 150℃의 범위에서 36cm2/Vs로부터 32cm2/Vs로 낮아졌다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, 및 Zn을 주성분으로 포함하는 산화물 반도체를 채널 형성 영역으로 사용하는 트랜지스터에서, 오프 전류를 1aA/μm 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 보다 바람직하게는 60cm2/Vsec 이상으로 하여, LSI에 요구되는 온 전류를 달성할 수 있다. 예를 들어, L/W는 33nm/40nm의 FET에서, 게이트 전압이 2.7V이고 드레인 전압이 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작을 위해 필요한 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성에 의해, Si 반도체를 사용하여 형성된 집적 회로 중에 산화물 반도체를 포함하는 트랜지스터를 혼재해도, 동작 속도를 낮추지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
[실시예 1]
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대해서 도 30a 및 30b 등을 사용해서 설명한다.
도 30a 및 30b는 코플래너형인 톱 게이트 톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 30a에 트랜지스터의 상면도를 나타낸다. 도 30b에 도 30a의 일점쇄선 A-B에 따르는 단면 A-B을 나타낸다.
도 30b에 나타내는 트랜지스터는 기판(100)과, 기판(100) 위에 설치된 하지 절연층(102)과, 하지 절연층(102)의 주변에 설치된 보호 절연막(104)과, 하지 절연층(102) 및 보호 절연막(104) 위에 설치되고 고저항 영역(106a) 및 저저항 영역(106b)을 포함하는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 설치된 게이트 절연층(108)과, 게이트 절연층(108)을 개재해서 산화물 반도체막(106)과 중첩하도록 설치된 게이트 전극(110)과, 게이트 전극(110)의 측면과 접해서 설치된 측벽 절연막(112)과, 적어도 저저항 영역(106b)과 접해서 설치된 한 쌍의 전극(114)과, 적어도 산화물 반도체막(106), 게이트 전극(110) 및 한 쌍의 전극(114)을 덮도록 설치된 층간 절연막(116)과, 층간 절연막(116)에 형성된 개구부를 개재해서 한 쌍의 전극(114) 중 적어도 하나과 접속해서 설치된 배선(118)을 포함한다.
도시하지 않지만, 층간 절연막(116) 및 배선(118)을 덮도록 설치된 보호막을 설치할 수 있다. 이 보호막을 설치함으로써, 층간 절연막(116)의 표면 전도에 의해 발생하는 미소 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
[실시예 2]
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대해서 나타낸다.
도 31a 및 31b는 본 실시 형태에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 31a는 트랜지스터의 상면도이다. 도 31b는 도 31a의 일점쇄선 A-B에 따른 단면도이다.
도 31b에 나타내는 트랜지스터는 기판(600)과, 기판(600) 위에 설치된 하지 절연층(602)과, 하지 절연층(602) 위에 설치된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접해서 설치된 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 설치된 게이트 절연층(608)과, 게이트 절연층(608)을 개재해서 산화물 반도체막(606)과 중첩하도록 설치된 게이트 전극(610)과, 게이트 절연층(608) 및 게이트 전극(610)을 덮도록 설치된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 개재해서 한 쌍의 전극(614)과 접속된 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮도록 설치된 보호막(620)을 포함한다.
기판(600)으로서는, 유리 기판을 사용할 수 있다. 하지 절연층(602)로서는 산화 실리콘막을 사용할 수 있다. 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을 사용할 수 있다. 한 쌍의 전극(614)으로서는 텅스텐막을 사용할 수 있다. 게이트 절연층(608)으로서는 산화 실리콘막을 사용할 수 있다. 게이트 전극(610)은 질화 탄탈막과 텅스텐막의 적층 구조를 가질 수 있다. 층간 절연막(616)은 산화 질화 실리콘막과 폴리이미드막의 적층 구조를 가질 수 있다. 배선(618)은 각각 티타늄막, 알루미늄막, 및 티타늄막이 이 순서로 형성된 적층 구조를 가질 수 있다. 보호막(620)으로서는 폴리이미드막을 사용할 수 있다.
도 31a에 나타내는 구조의 트랜지스터에 있어서, 게이트 전극(610)이 한 쌍의 전극(614) 중 하나와 중첩하는 부분의 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(606)과 중첩하지 않은 한 쌍의 전극(614)의 부분의 폭을 dW라고 한다.
본 출원은 그 전체 내용이 본 명세서에 참고로 활용되는, 2010년 9월 3일자 일본 특허청에 출원된 일본 특허 출원 번호 제2010-197404호 및 2011년 5월 12일자 일본 특허청에 출원된 일본 특허 출원 번호 제2011-107642호에 기초한 것이다.
100: 기판, 102: 하지 절연층, 104: 보호 절연막, 106a: 고저항 영역, 106b: 저저항 영역, 106: 산화물 반도체막, 108: 게이트 절연층, 110: 게이트 전극, 112 측벽 절연막, 114: 한 쌍의 전극, 116: 층간 절연막, 118: 배선, 120: 반도체층, 122: 절연층, 124: 마스크, 126: 불순물 영역, 130: 불순물 영역, 132: 불순물 영역, 134: 채널 형성 영역, 136: 절연층, 138: 절연층, 140: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 150: 절연층, 154: 배선, 156: 절연층, 157: 절연층, 158: 도전층, 160: 트랜지스터, 162: 트랜지스터, 162a: 트랜지스터, 162b: 트랜지스터, 164: 용량 소자, 170: 메모리 셀, 400: 절연층, 437: 절연층, 453: 산화물 반도체층, 500: 반도체 기판, 510: 단결정 반도체 기판, 512: 산화막, 514: 취화 영역, 516: 단결정 반도체층, 518: 단결정 반도체층, 600: 기판, 602: 하지 절연층, 604: 한 쌍의 전극, 606: 산화물 반도체막, 608: 게이트 절연층, 610: 게이트 전극, 614: 한 쌍의 전극, 616: 층간 절연막, 618: 배선, 620: 보호막, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자 서적, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원, 733: 조작 키, 735: 스피커, 737: 축부, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 745: 조작 키, 746: 포인팅 디바이스, 747: 카메라용 렌즈, 748: 외부 접속 단자, 749: 태양 전지 셀, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 리모콘 조작기, 122a: 게이트 절연층, 128a: 게이트 전극, 128b: 도전층, 142a: 소스 전극, 142b: 드레인 전극, 148a: 게이트 전극, 148b: 도전층, 404a: 산화물 도전층, 404b: 산화물 도전층, 450a: 결정성 산화물 반도체층, 450b: 결정성 산화물 반도체층, 8101: 하지 절연층, 8102: 매립 절연체, 8103a: 반도체 영역, 8103b: 반도체 영역, 8103c: 반도체 영역, 8104: 게이트 절연체, 8105: 게이트, 8106a: 측벽 절연체, 8106b: 측벽 절연체, 8107: 절연체, 8108a: 소스, 8108b: 드레인

Claims (15)

  1. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    제1 게이트 전극을 포함하는 제1 트랜지스터;
    절연층을 사이에 개재하여 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽의 적어도 일부와 중첩하는 제2 채널 형성 영역; 및
    상기 제2 채널 형성 영역 위의 제2 게이트 전극
    을 포함하는 제2 트랜지스터; 및
    제2 절연층을 사이에 개재하여 상기 제2 트랜지스터 위에 있는 배선을 포함하는 메모리 셀을 포함하고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 게이트 전극과 전기적으로 접속되어서 노드를 형성하고,
    상기 구동 방법은,
    전하가 상기 노드에 공급되도록 상기 제2 트랜지스터를 온 상태로 하는 단계;
    전하가 상기 노드에 유지되도록 상기 제2 트랜지스터를 오프 상태로 하는 단계; 및
    전하가 상기 노드에 유지될 필요가 있는 기간에 적어도 제1 전위가 상기 배선에 공급될 때 제2 전위를 상기 제2 게이트 전극에 공급하는 단계
    를 포함하고,
    상기 제2 전위는 상기 제1 전위와 반대인 극성을 갖는, 반도체 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 제2 채널 형성 영역 사이에 제2 게이트 절연층을 더 포함하고,
    상기 제2 전위는 하기 수학식 (1)
    Figure 112016069080150-pct00011

    을 만족하고, Va는 상기 제2 전위를 나타내고, Vb는 상기 제1 전위를 나타내고, ta는 상기 제2 게이트 절연층의 두께를 나타내고, εra는 상기 제2 게이트 절연층의 비유전율을 나타내고, tb는 상기 절연층의 두께를 나타내고, εrb은 상기 절연층의 비유전율을 나타내는, 반도체 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 제2 채널 형성 영역 사이에 제2 게이트 절연층을 더 포함하고,
    상기 반도체 장치는 상기 제2 트랜지스터의 소스 및 드레인 전극 중 한쪽, 상기 제2 게이트 절연층, 및 도전층을 포함하는 용량 소자를 더 포함하는, 반도체 장치의 구동 방법.
  4. 제3항에 있어서,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 전기적으로 접속되는, 반도체 장치의 구동 방법.
  5. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    제1 게이트 전극을 포함하는 제1 트랜지스터;
    제1 절연층을 사이에 개재하여 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽의 적어도 일부와 중첩하는 제2 게이트 전극; 및
    상기 제2 게이트 전극 위의 제2 채널 형성 영역
    을 포함하는 제2 트랜지스터; 및
    제2 절연층을 사이에 개재하여 상기 제2 트랜지스터 위에 있는 배선을 포함하는 메모리 셀을 포함하고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 게이트 전극과 전기적으로 접속되어서 노드를 형성하고,
    상기 구동 방법은,
    전하가 상기 노드에 공급되도록 상기 제2 트랜지스터를 온 상태로 하는 단계;
    전하가 상기 노드에 유지되도록 상기 제2 트랜지스터를 오프 상태로 하는 단계; 및
    전하가 상기 노드에 유지될 필요가 있는 기간에 적어도 제1 전위가 상기 배선에 공급될 때 제2 전위를 상기 제2 게이트 전극에 공급하는 단계
    를 포함하고,
    상기 제2 전위는 상기 제1 전위와 반대인 극성을 갖는, 반도체 장치의 구동 방법.
  6. 제5항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 제2 채널 형성 영역 사이에 제2 게이트 절연층을 더 포함하고,
    상기 제2 전위는 하기 수학식 (2)
    Figure 112016069080150-pct00012

    를 만족하고, Va는 상기 제2 전위를 나타내고, Vc는 상기 제1 전위를 나타내고, ta는 상기 제2 게이트 절연층의 두께를 나타내고, εra는 상기 제2 게이트 절연층의 비유전율을 나타내고, tc는 상기 제2 절연층의 두께를 나타내고, εrc는 상기 제2 절연층의 비유전율을 나타내는, 반도체 장치의 구동 방법.
  7. 제5항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 제2 채널 형성 영역 사이에 제2 게이트 절연층을 더 포함하고,
    상기 반도체 장치는 상기 제1 트랜지스터의 소스 및 드레인 전극 중 한쪽, 상기 제2 게이트 절연층, 및 도전층을 포함하는 용량 소자를 더 포함하는, 반도체 장치의 구동 방법.
  8. 제7항에 있어서,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 전기적으로 접속되는, 반도체 장치의 구동 방법.
  9. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    복수의 비트선;
    복수의 소스선;
    복수의 기입 워드선;
    복수의 기입-판독 워드선; 및
    복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
    상기 복수의 메모리 셀 중 하나는,
    제1 게이트 전극, 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 상기 제1 소스 영역 및 상기 제1 드레인 영역 중 한쪽의 적어도 일부와 중첩하도록 제공된 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 복수의 소스선 중 하나는 상기 제1 소스 영역과 전기적으로 접속되고,
    상기 복수의 비트선 중 하나는 상기 제1 드레인 영역 및 상기 제2 소스 전극과 전기적으로 접속되고,
    상기 복수의 기입-판독 워드선 중 하나는 상기 용량 소자의 한쪽의 전극과 전기적으로 접속되고,
    상기 복수의 기입 워드선 중 하나는 상기 제2 게이트 전극과 전기적으로 접속되고,
    상기 제1 게이트 전극, 상기 제2 드레인 전극, 및 상기 용량 소자의 다른 쪽 전극은 서로 전기적으로 접속되어서 전하가 유지되는 노드를 형성하고,
    상기 구동 방법은,
    상기 복수의 메모리 셀 중 상기 하나의 기입 기간에 적어도 제3 전위가 상기 복수의 비트선에 공급될 때 제1 전위를 상기 복수의 기입 워드선 중 하나에 공급하고 제2 전위를 비선택된 행에 있는 상기 복수의 기입 워드선 중 다른 기입 워드선에 공급하는 단계; 및
    상기 복수의 메모리 셀 중 상기 하나의 판독 기간에 적어도 제5 전위가 상기 복수의 비트선에 공급될 때 제4 전위를 상기 복수의 기입 워드선에 공급하는 단계
    를 포함하고,
    상기 제1 전위, 상기 제3 전위 및 상기 제5 전위는 동일한 극성을 갖고,
    상기 제2 전위 및 상기 제4 전위는 상기 제1 전위의 극성과 상반되는 동일한 극성을 갖는, 반도체 장치의 구동 방법.
  10. 제1항 또는 제5항에 있어서,
    상기 제1 트랜지스터의 채널 형성 영역과 상기 제2 채널 형성 영역은 상이한 반도체 재료를 포함하는, 반도체 장치의 구동 방법.
  11. 제1항, 제5항 및 제9항 중 어느 한 항에 있어서,
    상기 제2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  12. 제9항에 있어서,
    상기 제1 트랜지스터의 상기 제1 채널 형성 영역과 상기 제2 채널 형성 영역은 상이한 반도체 재료를 포함하는, 반도체 장치의 구동 방법.
  13. 삭제
  14. 삭제
  15. 삭제
KR1020137008419A 2010-09-03 2011-08-19 반도체 장치 및 그 구동 방법 Expired - Fee Related KR101851817B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010197404 2010-09-03
JPJP-P-2010-197404 2010-09-03
JP2011107642 2011-05-12
JPJP-P-2011-107642 2011-05-12
PCT/JP2011/069239 WO2012029637A1 (en) 2010-09-03 2011-08-19 Semiconductor device and driving method thereof

Publications (2)

Publication Number Publication Date
KR20130107292A KR20130107292A (ko) 2013-10-01
KR101851817B1 true KR101851817B1 (ko) 2018-04-24

Family

ID=45770245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137008419A Expired - Fee Related KR101851817B1 (ko) 2010-09-03 2011-08-19 반도체 장치 및 그 구동 방법

Country Status (5)

Country Link
US (1) US8654566B2 (ko)
JP (1) JP5781865B2 (ko)
KR (1) KR101851817B1 (ko)
TW (1) TWI528359B (ko)
WO (1) WO2012029637A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
WO2011114905A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9571103B2 (en) 2012-05-25 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103996717B (zh) 2014-05-07 2015-08-26 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
US9705004B2 (en) 2014-08-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107004722A (zh) 2014-12-10 2017-08-01 株式会社半导体能源研究所 半导体装置及其制造方法
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10943045B2 (en) * 2018-01-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including standard-cell-adapted power grid arrangement and method for generating layout diagram of same
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
CN109037389B (zh) * 2018-08-22 2024-04-30 东莞理工学院 一种氧化物基薄膜晶体管型紫外探测器及其制备方法
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002269979A (ja) * 2001-03-07 2002-09-20 Hitachi Ltd 半導体装置
JP2002269976A (ja) * 2001-03-09 2002-09-20 Hitachi Ltd 半導体記憶装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS6260191A (ja) * 1985-09-11 1987-03-16 Nec Corp 半導体メモリセル
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH02168494A (ja) * 1988-12-21 1990-06-28 Nec Corp 半導体記憶回路
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JPH1140772A (ja) * 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4246400B2 (ja) * 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001168198A (ja) 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
DE10125800B4 (de) * 2001-05-26 2006-11-02 Infineon Technologies Ag Speicherbaustein mit einer Speicherzelle und Verfahren zur Herstellung eines Speicherbausteins
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20240042556A (ko) 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062075A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101859361B1 (ko) 2010-07-16 2018-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012008304A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002269979A (ja) * 2001-03-07 2002-09-20 Hitachi Ltd 半導体装置
JP2002269976A (ja) * 2001-03-09 2002-09-20 Hitachi Ltd 半導体記憶装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法

Also Published As

Publication number Publication date
TW201232536A (en) 2012-08-01
JP5781865B2 (ja) 2015-09-24
US8654566B2 (en) 2014-02-18
JP2012253312A (ja) 2012-12-20
US20120056647A1 (en) 2012-03-08
WO2012029637A1 (en) 2012-03-08
KR20130107292A (ko) 2013-10-01
TWI528359B (zh) 2016-04-01

Similar Documents

Publication Publication Date Title
KR101851817B1 (ko) 반도체 장치 및 그 구동 방법
KR101960221B1 (ko) 반도체 장치 및 반도체 장치의 구동방법
JP6248166B2 (ja) 半導体装置及び半導体装置の作製方法
KR101783051B1 (ko) 반도체 장치
KR102006586B1 (ko) 반도체 장치
KR101840474B1 (ko) 반도체 장치 및 반도체 장치의 구동방법
EP2428959B1 (en) Semiconductor device
KR20130119421A (ko) 기억 장치

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20130402

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160718

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170710

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180124

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180418

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180418

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20220129