JPH05198169A - ダイナミックランダムアクセスメモリ及びその作動方 法 - Google Patents
ダイナミックランダムアクセスメモリ及びその作動方 法Info
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- JPH05198169A JPH05198169A JP3352993A JP35299391A JPH05198169A JP H05198169 A JPH05198169 A JP H05198169A JP 3352993 A JP3352993 A JP 3352993A JP 35299391 A JP35299391 A JP 35299391A JP H05198169 A JPH05198169 A JP H05198169A
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- 239000003990 capacitor Substances 0.000 claims abstract description 57
- 230000003321 amplification Effects 0.000 claims description 19
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
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Abstract
(57)【要約】 （修正有）
【目的】 従来のディラムセルコンデンサより小さい容
量で情報貯蔵が可能になるようなＤＲＡＭセルを提供す
る。 【構成】 一つの情報記憶用コンデンサＣ１と、ビット
線ＢＬの情報を記録用ワード線ＷＬの制御信号によって
コンデンサに連結或いは遮断する一つのスイッチング素
子ＳＷと、コンデンサに記憶された電圧と所定の基準電
圧とを増幅してビット線に印加する一つの増幅／スイッ
チング素子Ｓ／Ａを包んでなり、情報記録の際は、記録
用ワード線ＷＷに連結された制御端子３を通してスイッ
チを閉じるようにしてビット線の電圧を情報記憶用コン
デンサＣ１に記憶させ、情報判読の際は、判読用ワード
線ＷＲに制御電圧を印加し、この電圧にコンデンサに貯
蔵された電圧が加えられた電圧と所定の基準電圧が共に
増幅／スイッチング素子の入力電圧になるようにし、増
幅／スイッチング素子の出力電圧を感知して記憶された
情報を判読する。
量で情報貯蔵が可能になるようなＤＲＡＭセルを提供す
る。 【構成】 一つの情報記憶用コンデンサＣ１と、ビット
線ＢＬの情報を記録用ワード線ＷＬの制御信号によって
コンデンサに連結或いは遮断する一つのスイッチング素
子ＳＷと、コンデンサに記憶された電圧と所定の基準電
圧とを増幅してビット線に印加する一つの増幅／スイッ
チング素子Ｓ／Ａを包んでなり、情報記録の際は、記録
用ワード線ＷＷに連結された制御端子３を通してスイッ
チを閉じるようにしてビット線の電圧を情報記憶用コン
デンサＣ１に記憶させ、情報判読の際は、判読用ワード
線ＷＲに制御電圧を印加し、この電圧にコンデンサに貯
蔵された電圧が加えられた電圧と所定の基準電圧が共に
増幅／スイッチング素子の入力電圧になるようにし、増
幅／スイッチング素子の出力電圧を感知して記憶された
情報を判読する。
Description
【０００１】
【産業上の利用分野】本発明は、２進数及びそれ以上の
多進数を記憶出来るダイナミックランダムアクセスメモ
リーセル〔ディラム（ＤＲＡＭ）セル〕及びその作動方
法に関するものであり、特に情報を記憶しているコンデ
ンサの電荷充電状態を破壊しないで記憶された情報を判
読出来るように構成されたディラムセルとその作動方法
に関するものである。
多進数を記憶出来るダイナミックランダムアクセスメモ
リーセル〔ディラム（ＤＲＡＭ）セル〕及びその作動方
法に関するものであり、特に情報を記憶しているコンデ
ンサの電荷充電状態を破壊しないで記憶された情報を判
読出来るように構成されたディラムセルとその作動方法
に関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置として広く使用さ
れているダイナミックランダムアクセスメモリー（ＤＲ
ＡＭ）セルは第１図に図示したような同価回路を持つも
のであって、記録時には、ビット線ＢＬにある情報
（“１”又は“０”）がワードラインＷＬによって指定
（Ｍ１に導通によりＢＬとＣ１が連結される）されるコ
ンデンサＣ１に電荷量として記録され、判読時には、ワ
ードラインＷＬによって指定されるコンデンサＣ１に貯
蔵された情報（“１”又は“０”に対応する電荷量）が
スイッチング素子Ｍ１の導通によりビット線ＢＬに伝達
されて判読される。
れているダイナミックランダムアクセスメモリー（ＤＲ
ＡＭ）セルは第１図に図示したような同価回路を持つも
のであって、記録時には、ビット線ＢＬにある情報
（“１”又は“０”）がワードラインＷＬによって指定
（Ｍ１に導通によりＢＬとＣ１が連結される）されるコ
ンデンサＣ１に電荷量として記録され、判読時には、ワ
ードラインＷＬによって指定されるコンデンサＣ１に貯
蔵された情報（“１”又は“０”に対応する電荷量）が
スイッチング素子Ｍ１の導通によりビット線ＢＬに伝達
されて判読される。
【０００３】
【発明が解決しようとする課題】然しながら、このよう
な構造の記憶素子においては、記憶されている論理値の
情報を読みだす際にコンデンサＣ１に貯蔵された電荷が
スイッチング素子Ｍ１を通してビット線ＢＬの持ってい
るコンデンサＣ２に移動されてコンデンサＣ１とＣ２に
再分配されるので、Ｃ２に比してＣ１が遥かに小さい状
態においてはビット線に非常に微細な程度の電圧変化だ
けしか起こせない。
な構造の記憶素子においては、記憶されている論理値の
情報を読みだす際にコンデンサＣ１に貯蔵された電荷が
スイッチング素子Ｍ１を通してビット線ＢＬの持ってい
るコンデンサＣ２に移動されてコンデンサＣ１とＣ２に
再分配されるので、Ｃ２に比してＣ１が遥かに小さい状
態においてはビット線に非常に微細な程度の電圧変化だ
けしか起こせない。
【０００４】即ち、コンデンサＣ１に論理値“１”（高
電圧）が貯蔵された場合、ビット線の電位が若干上がる
ようになり、論理値“０”（零電圧）が貯蔵された場合
にはビット線の電圧が若干下がるようになる。すると、
ビット線に連結された感知増幅器は微細な電圧変化を感
知して“１”又は“０”の情報値を判読する。
電圧）が貯蔵された場合、ビット線の電位が若干上がる
ようになり、論理値“０”（零電圧）が貯蔵された場合
にはビット線の電圧が若干下がるようになる。すると、
ビット線に連結された感知増幅器は微細な電圧変化を感
知して“１”又は“０”の情報値を判読する。
【０００５】このような従来の記憶素子においては、感
知増幅器が区分判別出来る電圧には限界がある反面に、
限定された半導体面積に多くの個数の情報記憶素子を入
れるには小さくしなければないので、この２つの相反す
る要求条件を満足させることは実質的に殆ど不可能であ
った。
知増幅器が区分判別出来る電圧には限界がある反面に、
限定された半導体面積に多くの個数の情報記憶素子を入
れるには小さくしなければないので、この２つの相反す
る要求条件を満足させることは実質的に殆ど不可能であ
った。
【０００６】
【課題を解決するための手段】本発明の目的は、ビット
線の情報をコンデンサＣ１に貯蔵させ、この貯蔵された
情報を消滅しないのでこのＣ１に貯蔵された電圧を増幅
／スイッチング素子の駆動電圧として使用してビット線
の電圧を変えるようにして情報を判読出来るようにする
構造のＤＲＡＭセルを提供しようとすることであり、従
って、従来のディラムセルコンデンサより小さい容量で
情報貯蔵が可能になるようなディラムセルを提供しよう
とするものである。
線の情報をコンデンサＣ１に貯蔵させ、この貯蔵された
情報を消滅しないのでこのＣ１に貯蔵された電圧を増幅
／スイッチング素子の駆動電圧として使用してビット線
の電圧を変えるようにして情報を判読出来るようにする
構造のＤＲＡＭセルを提供しようとすることであり、従
って、従来のディラムセルコンデンサより小さい容量で
情報貯蔵が可能になるようなディラムセルを提供しよう
とするものである。
【０００７】本発明で使用する増幅／スイッチング素子
は作動モードに従って増幅器の役割をするか、或いはス
イッチングの役割をし、また増幅器とスイッチングの役
割を同時にもすることが出来るものである。
は作動モードに従って増幅器の役割をするか、或いはス
イッチングの役割をし、また増幅器とスイッチングの役
割を同時にもすることが出来るものである。
【０００８】本発明は、一つの情報記憶用コンデンサ
と、ビット線の情報を記録用ワード線の制御信号により
コンデンサに連結及び遮断する一つのスイッチング素子
と、コンデンサに貯蔵されている電圧と所定の基準電圧
を増幅してビット線に印加するか、或いは所定の基準電
圧をコンデンサに貯蔵されている電圧により変化させて
ビット線に印加する一つの増幅／スイッチング素子とを
包んでなるディラムセルである。
と、ビット線の情報を記録用ワード線の制御信号により
コンデンサに連結及び遮断する一つのスイッチング素子
と、コンデンサに貯蔵されている電圧と所定の基準電圧
を増幅してビット線に印加するか、或いは所定の基準電
圧をコンデンサに貯蔵されている電圧により変化させて
ビット線に印加する一つの増幅／スイッチング素子とを
包んでなるディラムセルである。
【０００９】
【作用】情報記録時には、記録用ワード線に連結された
スイッチング素子の制御端子を通してスイッチング素子
を閉じるようにしてビット線の電圧を情報記憶用コンデ
ンサに記憶させ、情報判読時には、判読用ワード線に制
御電圧を印加し、この電圧にコンデンサに貯蔵された電
圧の加えられた電圧が共に増幅／スイッチング素子の入
力電圧になるようにして増幅／スイッチング素子の出力
電圧をビット線に連結して感知するので、記憶された情
報を判読するように動作させるか、或いは基準電圧をコ
ンデンサに貯蔵された電圧で変化させながらビット線に
連結して情報を判読するように動作させる。
スイッチング素子の制御端子を通してスイッチング素子
を閉じるようにしてビット線の電圧を情報記憶用コンデ
ンサに記憶させ、情報判読時には、判読用ワード線に制
御電圧を印加し、この電圧にコンデンサに貯蔵された電
圧の加えられた電圧が共に増幅／スイッチング素子の入
力電圧になるようにして増幅／スイッチング素子の出力
電圧をビット線に連結して感知するので、記憶された情
報を判読するように動作させるか、或いは基準電圧をコ
ンデンサに貯蔵された電圧で変化させながらビット線に
連結して情報を判読するように動作させる。
【００１０】また、記録時には、ビット線の電圧を
“０”と“１”の２段階に区分して記憶された情報を判
断するようになすことも出来るし、また、記録の際ビッ
ト線の電圧を３段階以上の電圧区分に区分し、判読の際
ビット線に表れる電圧を記録時の電圧区分段階と対応す
る段階数に区分して記憶情報を判断する多値ＤＲＡＭ回
路も動作させることが出来る。
“０”と“１”の２段階に区分して記憶された情報を判
断するようになすことも出来るし、また、記録の際ビッ
ト線の電圧を３段階以上の電圧区分に区分し、判読の際
ビット線に表れる電圧を記録時の電圧区分段階と対応す
る段階数に区分して記憶情報を判断する多値ＤＲＡＭ回
路も動作させることが出来る。
【００１１】
【実施例】次に第２、第３、第４図を参照しながら本発
明の実施例を詳細に説明する。
明の実施例を詳細に説明する。
【００１２】第２図は本発明の記憶素子の基本回路図で
ある。
ある。
【００１３】図中、Ｃ１は情報記憶用コンデンサであっ
て、２個の電極（第１電極１、第２電極２）を持ってい
る。
て、２個の電極（第１電極１、第２電極２）を持ってい
る。
【００１４】ＳＷはスイッチング素子であって制御素子
３と入力端子４及び出力端子５を持っており、制御端子
３に入力される電圧に従って入力端子と出力端子が電気
的に連結されるか、或いは遮断される特性を持ってい
る。
３と入力端子４及び出力端子５を持っており、制御端子
３に入力される電圧に従って入力端子と出力端子が電気
的に連結されるか、或いは遮断される特性を持ってい
る。
【００１５】Ｓ／Ａは増幅／スイッチング素子であっ
て、入力端子６と基準端子７及び出力端子８を持ってお
り、入力インピーダンスが非常に高いし、入力端子６と
基準端子の持つ電圧の大きさに従って出力端子８電圧が
変化する特性がある。
て、入力端子６と基準端子７及び出力端子８を持ってお
り、入力インピーダンスが非常に高いし、入力端子６と
基準端子の持つ電圧の大きさに従って出力端子８電圧が
変化する特性がある。
【００１６】スイッチング素子ＳＷの制御端子３は記録
用ワード線ＷＷに接続され、スイッチング素子の入力端
子４はビット線ＢＬに接続され、スイッチング素子ＳＷ
の出力端子５はコンデンサＣ１の第２電極２に連結され
る。
用ワード線ＷＷに接続され、スイッチング素子の入力端
子４はビット線ＢＬに接続され、スイッチング素子ＳＷ
の出力端子５はコンデンサＣ１の第２電極２に連結され
る。
【００１７】増幅／スイッチング素子の入力端子６はコ
ンデンサの第２電極に接続され、基準端子７は基準電圧
に連結されるし、出力端子８はビット線ＢＬに接続され
る。増幅／スイッチング素子の基準端子は記録用ワード
線に連結して判読用ワード線の電圧を基準電圧として使
用することも出来る。
ンデンサの第２電極に接続され、基準端子７は基準電圧
に連結されるし、出力端子８はビット線ＢＬに接続され
る。増幅／スイッチング素子の基準端子は記録用ワード
線に連結して判読用ワード線の電圧を基準電圧として使
用することも出来る。
【００１８】コンデンサＣ１の第１電極１は、判読用ワ
ード線ＷＲに接続され、コンデンサＣ１の第２電極２は
スイッチング素子ＳＷの出力端子５と増幅／スイッチン
グ素子の入力端子６の連結線に接続される。
ード線ＷＲに接続され、コンデンサＣ１の第２電極２は
スイッチング素子ＳＷの出力端子５と増幅／スイッチン
グ素子の入力端子６の連結線に接続される。
【００１９】このように連結構成された本発明のＤＲＡ
Ｍセルの動作は次のようである。
Ｍセルの動作は次のようである。
【００２０】記録する場合は、記録用ワード線ＷＷに記
録指示信号（例えば“１”）が印加されると、スイッチ
ング素子ＳＷがオンされて入力端子４と出力端子５が電
気的に連結され、ビットＢＬ線に有る記録すべき情報
（例えば“１”）がスイッチング素子ＳＷを通してコン
デンサＣ１に記録（電気量として充電）され、記録用ワ
ード線ＷＷに記録指示信号を解除させて記録サイクルが
終了される。このような記録サイクル中には、増幅／ス
イッチング素子の基準電圧が“０”、“１”又はそれ以
外のどの電圧を持ってもよい。
録指示信号（例えば“１”）が印加されると、スイッチ
ング素子ＳＷがオンされて入力端子４と出力端子５が電
気的に連結され、ビットＢＬ線に有る記録すべき情報
（例えば“１”）がスイッチング素子ＳＷを通してコン
デンサＣ１に記録（電気量として充電）され、記録用ワ
ード線ＷＷに記録指示信号を解除させて記録サイクルが
終了される。このような記録サイクル中には、増幅／ス
イッチング素子の基準電圧が“０”、“１”又はそれ以
外のどの電圧を持ってもよい。
【００２１】判読する場合は、判読用ワード線ＷＲに判
読指示信号（例えば“１”又は一定の大きさの電圧）が
印加されると、この信号電圧とコンデンサの充電電圧が
加えられて増幅／スイッチング素子の入力端子６に印加
され、この増幅／スイッチング素子の入力端子に印加さ
れた電圧が同じ位相又は反対の位相に出力されて出力端
子８側に表れるビット線に伝えられるし、この出力端子
に表れるビット線の電圧の大きさを感知して情報を判断
することによって判読サイクルが終了する。
読指示信号（例えば“１”又は一定の大きさの電圧）が
印加されると、この信号電圧とコンデンサの充電電圧が
加えられて増幅／スイッチング素子の入力端子６に印加
され、この増幅／スイッチング素子の入力端子に印加さ
れた電圧が同じ位相又は反対の位相に出力されて出力端
子８側に表れるビット線に伝えられるし、この出力端子
に表れるビット線の電圧の大きさを感知して情報を判断
することによって判読サイクルが終了する。
【００２２】このような判読サイクル中には、増幅／ス
イッチング素子の基準電圧が“０”、“１”又はそれ以
外の電圧を持ってもよい。
イッチング素子の基準電圧が“０”、“１”又はそれ以
外の電圧を持ってもよい。
【００２３】第３図は、本発明の一実施例であるＭＯＳ
−ＦＥＴを利用して構成させたＤＲＡＭセルの回路図で
ある。第２図の回路図と同じ機能を持つ端子には同一の
番号を付けている。
−ＦＥＴを利用して構成させたＤＲＡＭセルの回路図で
ある。第２図の回路図と同じ機能を持つ端子には同一の
番号を付けている。
【００２４】Ｃ１は情報記憶用コンデンサであって、２
個の電極（第１電極１、第２電極２）を持っている。
個の電極（第１電極１、第２電極２）を持っている。
【００２５】Ｍ２はスイッチング作用をするトランジス
ターであって、制御端子（ゲート）３は入力端子（ソー
ス）４及び出力端子（ドレイン）５を持ち、ＮＭＯＳ或
いはＰＭＯＳ等ＭＩＳトランジスタに構成させることが
出来るし、制御端子３の印加電圧に従って入力端末と出
力端末が電気的に連結されるか或いは遮断される動作を
する。
ターであって、制御端子（ゲート）３は入力端子（ソー
ス）４及び出力端子（ドレイン）５を持ち、ＮＭＯＳ或
いはＰＭＯＳ等ＭＩＳトランジスタに構成させることが
出来るし、制御端子３の印加電圧に従って入力端末と出
力端末が電気的に連結されるか或いは遮断される動作を
する。
【００２６】Ｍ３は増幅／スイッチング素子用トランジ
スタであって、入力端子（ゲート）６と基準端子（ソー
ス又はドレイン）７及び出力端子（ドレイン又はソー
ス）８を持っており、ＮＭＯＳ或いはＰＭＯＳ等ＭＩＳ
トランジスタに構成出来るし、入力端子６の持つ電圧の
大きさに従って基準端子７から出力端子８に伝達される
電圧・電流の変化する特性を持つ素子である。
スタであって、入力端子（ゲート）６と基準端子（ソー
ス又はドレイン）７及び出力端子（ドレイン又はソー
ス）８を持っており、ＮＭＯＳ或いはＰＭＯＳ等ＭＩＳ
トランジスタに構成出来るし、入力端子６の持つ電圧の
大きさに従って基準端子７から出力端子８に伝達される
電圧・電流の変化する特性を持つ素子である。
【００２７】Ｍ２の制御端子３は記録用ワード線ＷＷに
接続され、Ｍ２の入力端子４はビット線ＢＬに接続さ
れ、Ｍ２の出力端子５はコンデンサＣ１の第２電極２に
連結されると共にＭ３の入力端子６に接続されるが、こ
の接続点はＰとして表示されている。
接続され、Ｍ２の入力端子４はビット線ＢＬに接続さ
れ、Ｍ２の出力端子５はコンデンサＣ１の第２電極２に
連結されると共にＭ３の入力端子６に接続されるが、こ
の接続点はＰとして表示されている。
【００２８】Ｍ３の基準端子７は基準電圧Ｖｒｅｆに接
続され、Ｍ３の出力端子８はビット線ＢＬに接続され
る。
続され、Ｍ３の出力端子８はビット線ＢＬに接続され
る。
【００２９】コンデンサーＣ１の第１電極１は判読用ワ
ード線ＷＲに接続される。
ード線ＷＲに接続される。
【００３０】このように連結構成された回路の動作は次
のようである。
のようである。
【００３１】記録する場合は、記録用ワード線ＷＷに記
録指示信号を解除させることにより記録サイクルが終了
される。
録指示信号を解除させることにより記録サイクルが終了
される。
【００３２】判読する場合は、判読用ワード線ＷＲに判
読指示信号（例えば“１”又は一定な大きさの電圧）が
印加されると、この信号電圧とコンデンサの充電電圧が
加えられてＭ３の入力端子６に印加された、このＭ３の
入力端子６に印加された電圧の大きさに従ってお互いに
異なる大きさの電圧が出力端子８側にあらわれるように
なり、この出力端子に表れているビット線の電圧の大き
さを感知して情報を判断することによって判読サイクル
が終了される。
読指示信号（例えば“１”又は一定な大きさの電圧）が
印加されると、この信号電圧とコンデンサの充電電圧が
加えられてＭ３の入力端子６に印加された、このＭ３の
入力端子６に印加された電圧の大きさに従ってお互いに
異なる大きさの電圧が出力端子８側にあらわれるように
なり、この出力端子に表れているビット線の電圧の大き
さを感知して情報を判断することによって判読サイクル
が終了される。
【００３３】情報貯蔵コンデンサＣ１に貯蔵された情報
はスイッチとして動作する入力トランジスタＭ２がオフ
になった後はビット線から電気的に遮断されているの
で、トランジスタＭ３が貯蔵された情報を判読する間に
おいてもコンデンサＣ１に入れている情報が破壊されな
い状態で残っているようになる。
はスイッチとして動作する入力トランジスタＭ２がオフ
になった後はビット線から電気的に遮断されているの
で、トランジスタＭ３が貯蔵された情報を判読する間に
おいてもコンデンサＣ１に入れている情報が破壊されな
い状態で残っているようになる。
【００３４】このように貯蔵された情報が破壊されない
ので、この情報貯蔵コンデンサＣ１に多くの値の電圧を
持つ、即ち大きさを異にする多値情報を貯蔵するなら
ば、コンデンサＣ１にどういう電圧値が貯蔵されている
かに従ってビット線電位を異なるように作ることが出来
る。
ので、この情報貯蔵コンデンサＣ１に多くの値の電圧を
持つ、即ち大きさを異にする多値情報を貯蔵するなら
ば、コンデンサＣ１にどういう電圧値が貯蔵されている
かに従ってビット線電位を異なるように作ることが出来
る。
【００３５】Ｍ２及びＭ３の閾電圧（ｔｈｒｅｓｈｏｌ
ｄ ｖｏｌｔａｇｅ）は、お互いに同じものを使用して
もよいが、以上のような動作の最適化の為にはトランジ
スタＭ２とＭ３の閾電圧をお互いに異なる値に設定して
もよい。
ｄ ｖｏｌｔａｇｅ）は、お互いに同じものを使用して
もよいが、以上のような動作の最適化の為にはトランジ
スタＭ２とＭ３の閾電圧をお互いに異なる値に設定して
もよい。
【００３６】ビット線ＢＬに“０”と“１”の２段階の
電圧ばかりでなく多くの段階の電圧、例えば４段階或い
は８段階の電圧を印加出来るようにし、またＶｒｅｆの
大きさを記録時と判読時に適合する値に変化させると、
判読の際ビット線ＢＬに再生される電圧も“０”と
“１”を代表する２段階の電圧ばかりでなく、多くの段
階の電圧が表れるようになるので、この電圧の大きさを
Ａ／Ｄコンバータを通してデジタル信号化すると、一つ
のセルに２ビット以上のビット数を持つ情報量も記憶さ
せ得るようになり、単位記憶装置に記憶出来る情報量を
画期的に増加させることも出来る。
電圧ばかりでなく多くの段階の電圧、例えば４段階或い
は８段階の電圧を印加出来るようにし、またＶｒｅｆの
大きさを記録時と判読時に適合する値に変化させると、
判読の際ビット線ＢＬに再生される電圧も“０”と
“１”を代表する２段階の電圧ばかりでなく、多くの段
階の電圧が表れるようになるので、この電圧の大きさを
Ａ／Ｄコンバータを通してデジタル信号化すると、一つ
のセルに２ビット以上のビット数を持つ情報量も記憶さ
せ得るようになり、単位記憶装置に記憶出来る情報量を
画期的に増加させることも出来る。
【００３７】本実施例で把握されるように、ＭＯＳトラ
ンジスばかりで無くインピーダンスが大変大きくてスイ
ッチング機能と増幅作用をする素子ならばどのような形
態或いはどのような種類のものであっても使用出来るこ
とは勿論である。
ンジスばかりで無くインピーダンスが大変大きくてスイ
ッチング機能と増幅作用をする素子ならばどのような形
態或いはどのような種類のものであっても使用出来るこ
とは勿論である。
【００３８】もう一つの本発明の実施例として、第４図
の基本回路図を考慮することが出来る。即ち、記録及び
判読動作において、同じビット線を使用しないで、これ
を分離するものである。第４図の回路は第２図の本発明
の基本回路においてビット線ＢＬを記録用ビット線ＢＷ
と判読用ビット線ＢＲとに分離された実施例であり、そ
の動作の基本は上記したのと同じであり、ただ記録の際
はビット線ＢＷを利用して記録し、判読の際はビット線
ＢＲを使用して判読する点だけが違っている。
の基本回路図を考慮することが出来る。即ち、記録及び
判読動作において、同じビット線を使用しないで、これ
を分離するものである。第４図の回路は第２図の本発明
の基本回路においてビット線ＢＬを記録用ビット線ＢＷ
と判読用ビット線ＢＲとに分離された実施例であり、そ
の動作の基本は上記したのと同じであり、ただ記録の際
はビット線ＢＷを利用して記録し、判読の際はビット線
ＢＲを使用して判読する点だけが違っている。
【００３９】
【発明の効果】以上説明したような本発明のディラムセ
ルを使用すると、コンデンサの大きさを大幅に減らすこ
とが出来るので、記憶容量を大きくすることが出来る
し、増幅作用による判読をするので、判読サイクルに要
する時間を大幅に減らし得るばかりでなく、２値（２種
の値）情報ばかりでなく多値情報も記憶させ得るので、
記憶容量の面で画期的な発展をもたらすことが出来る効
果がある。
ルを使用すると、コンデンサの大きさを大幅に減らすこ
とが出来るので、記憶容量を大きくすることが出来る
し、増幅作用による判読をするので、判読サイクルに要
する時間を大幅に減らし得るばかりでなく、２値（２種
の値）情報ばかりでなく多値情報も記憶させ得るので、
記憶容量の面で画期的な発展をもたらすことが出来る効
果がある。
【図１】従来技術による１個のトランジスタと１個のコ
ンデンサとで構成されたＤＲＡＭセルの回路図
ンデンサとで構成されたＤＲＡＭセルの回路図
【図２】本発明のＤＲＡＭセルの基本回路図
【図３】本発明の一実施例であるＭＯＳ−ＦＥＴを利用
して構成したＤＲＡＭセルの回路図
して構成したＤＲＡＭセルの回路図
【図４】本発明の他の実施例を示す回路図である
Ｓ／Ａ：増幅／スイッチング素子 ＳＷ：スイッチング素子 Ｍ１、Ｍ２、Ｍ３：ＭＯＳトランジスタ Ｃ１、Ｃ２：コンデンサ ＢＬ：ビット線 ＢＷ：記録用ビット線 ＷＷ：記録用ワード線 ＢＲ：判読用ビット線 ＷＲ：判読用ワード線 Ｖｒｅｆ：基準電圧線
Claims (9)
- 【請求項１】 情報が貯蔵され情報が判読されるディラ
ム（ＤＲＡＭ）セルであって、一つの情報記憶用コンデ
ンサと、前記コンデンサとビット線との間に連結されビ
ット線上の情報を記録用ワード線の制御信号によって前
記コンデンサに連結し遮断する一つのスイッチング素子
と、前記コンデンサとビット線との間に連結され前記コ
ンデンサに貯蔵された電圧と所定の基準電圧を増幅／ス
イッチングして前記ビット線に印加する一つの増幅／ス
イッチング素子とを包んで成る多値ＤＲＡＭセル。 - 【請求項２】 第１項において、前記コンデンサは２つ
の電極を持ち、前記スイッチング素子は入力・出力及び
制御端子を持ち、前記増幅／スイッチング素子は入力・
出力及び基準端子を持ち、前記コンデンサの第１電極は
判読用ワード線に連結され第２電極は前記増幅／スイッ
チング素子入力端子に連結され、前記増幅／スイッチン
グ素子の出力端子はビット線に連結され、前記増幅／ス
イッチング素子の基準端子は基準電圧に連結され、前記
スイッチング素子の入力端子はビット線に連結され、そ
の出力端子は前記コンデンサの第２電極と前記増幅／ス
イッチング素子の入力端子との連結線に接続され、その
制御端子は記録用ワード線に連結され、前記ビット線の
電圧がコンデンサに充電されて貯蔵され、前記コンデン
サに貯蔵されている電圧を所定の基準電圧と共に増幅／
スイッチングを通して増幅／スイッチングさせて記憶さ
れた情報を判読することを特徴とする多値ＤＲＡＭセ
ル。 - 【請求項３】 第２項において、判読の際、前記所定の
基準電圧は前記判読用ワード線の電圧と同じ電圧を使用
することを特徴とする多値ＤＲＡＭセル。 - 【請求項４】 第２項或は第３項において、前記スイッ
チング素子と前記増幅／スイッチング素子はＭＩＳトラ
ンジスタであることを特徴とする多値ＤＲＡＭセル。 - 【請求項５】 第４項において、前記スイッチング素子
と前記増幅／スイッチング素子のＭＩＳトランジスタは
ＭＯＳトランジスタであって、その閾電圧がお互いに異
なる値を持つことを特徴とする多値ＤＲＡＭセル。 - 【請求項６】 第２項のディラムセルを作動させる方法
において、情報記録時には、記録用ワード線に連結され
たスイッチング素子をオンさせて２以上の電圧レベルを
持つビット線の電圧を情報記憶用コンデンサに記憶さ
せ、情報判読時には、判読用ワード線に制御電圧を印加
して前記コンデンサに記憶された電圧の大きさに従って
ビット線に伝達される電圧の大きさを２以上の電圧レベ
ルに感知して記憶された情報を判読するように動作させ
ることを特徴とするディラムセル作動方法。 - 【請求項７】 第６項において、記録の際、前記ビット
線の電圧を“０”と“１”の２段階電圧とし、判読の
際、前記ビット線に表れる電圧を２段階に区分して記憶
情報を判断することを特徴とするディラムセル作動方
法。 - 【請求項８】 第１項において、前記ビット線を記憶用
ビット線と判読用ビット線に分離し、記録用ビット線を
スイッチング素子の入力に連結し、判読用ビット線を増
幅／スイッチング素子の出力に連結してなるディラムセ
ル。 - 【請求項９】 ディラムセルの情報貯蔵用コンデンサに
ビットラインの情報を記録された情報を判読する方法に
おいて、ビットラインと貯蔵用コンデンサとを連結する
スイッチング手段をターンオン及びターンオフさせてビ
ットラインの電圧を前記コンデンサに貯蔵する段階と、
前記コンデンサの一つの電極に所定の電圧を印加する段
階と、前記コンデンサに貯蔵されている電圧と所定の電
圧が直列に加えられて増幅／スイッチング素子を駆動さ
せて、増幅／スイッチング素子の出力電圧がビットライ
ンに印加される段階と、ビットラインに表れた電圧レベ
ルを区分して情報値を判読する段階とで成り、判読過程
において前記コンデンサに貯蔵された電荷を消滅させな
いことを特徴とするディラムセルへの情報貯蔵及び判読
方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910008694A KR920022294A (ko) | 1991-05-28 | 1991-05-28 | 비파괴 판독형 기억소자 |
| KR1019910009614A KR930001225A (ko) | 1991-06-12 | 1991-06-12 | 다치 기억소자 |
| KR91-8694 | 1991-06-12 | ||
| KR91-9614 | 1991-06-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198169A true JPH05198169A (ja) | 1993-08-06 |
Family
ID=26628623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352993A Pending JPH05198169A (ja) | 1991-05-28 | 1991-12-17 | ダイナミックランダムアクセスメモリ及びその作動方 法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0516548A2 (ja) |
| JP (1) | JPH05198169A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019625A1 (fr) * | 1994-01-18 | 1995-07-20 | Tadashi Shibata | Dispositif a semi-conducteurs |
| JP2011181167A (ja) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| JP2011227981A (ja) * | 2010-03-19 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
| US8837232B2 (en) | 2010-08-06 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017017357A (ja) * | 2009-11-06 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017062866A (ja) * | 2010-08-31 | 2017-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239994A (ja) * | 1984-05-15 | 1985-11-28 | Seiko Epson Corp | 多値ダイナミツクランダムアクセスメモリ |
-
1991
- 1991-12-17 JP JP3352993A patent/JPH05198169A/ja active Pending
-
1992
- 1992-05-27 EP EP92401467A patent/EP0516548A2/en not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019625A1 (fr) * | 1994-01-18 | 1995-07-20 | Tadashi Shibata | Dispositif a semi-conducteurs |
| JPH07211084A (ja) * | 1994-01-18 | 1995-08-11 | Sunao Shibata | 半導体装置 |
| JP2017017357A (ja) * | 2009-11-06 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011181167A (ja) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| KR20120124471A (ko) * | 2010-02-05 | 2012-11-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| JP2011227981A (ja) * | 2010-03-19 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
| JP2013211090A (ja) * | 2010-03-19 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015038997A (ja) * | 2010-03-19 | 2015-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9142549B2 (en) | 2010-03-19 | 2015-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP2016225635A (ja) * | 2010-03-19 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8837232B2 (en) | 2010-08-06 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017062866A (ja) * | 2010-08-31 | 2017-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0516548A2 (en) | 1992-12-02 |
| EP0516548A3 (ja) | 1994-04-13 |
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