[go: up one dir, main page]

TWI843990B - 半導體積體電路、記憶體控制器及記憶體系統 - Google Patents

半導體積體電路、記憶體控制器及記憶體系統 Download PDF

Info

Publication number
TWI843990B
TWI843990B TW111107121A TW111107121A TWI843990B TW I843990 B TWI843990 B TW I843990B TW 111107121 A TW111107121 A TW 111107121A TW 111107121 A TW111107121 A TW 111107121A TW I843990 B TWI843990 B TW I843990B
Authority
TW
Taiwan
Prior art keywords
circuit
signal
input
output
multiplexer
Prior art date
Application number
TW111107121A
Other languages
English (en)
Other versions
TW202223889A (zh
Inventor
飯島浩晃
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202223889A publication Critical patent/TW202223889A/zh
Application granted granted Critical
Publication of TWI843990B publication Critical patent/TWI843990B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本發明之實施方式提供一種可謀求小型化之半導體積體電路、記憶體控制器及記憶體系統。 實施方式之半導體積體電路具有第1電路、第2電路、第3電路、及切換電路。上述第2電路與上述第1電路不同。上述第3電路能夠調整信號之邊緣之時序。上述切換電路於自上述第1電路對外部輸出第1信號之情形時，將上述第3電路連接於上述第1電路。上述切換電路於自上述第2電路對上述外部輸出與上述第1信號不同之第2信號之情形時，將上述第3電路連接於上述第2電路。

Description

半導體積體電路、記憶體控制器及記憶體系統
本發明之實施方式係關於一種半導體積體電路、記憶體控制器及記憶體系統。
已知一種能夠對要發送之選通信號之工作比進行調整之半導體積體電路。工作比係第1信號位準連續期間與第2信號位準連續期間之比。然而，對於半導體積體電路，期待進一步之小型化。
本發明之實施方式提供一種可謀求小型化之半導體積體電路、記憶體控制器及記憶體系統。
實施方式之半導體積體電路具有第1電路、第2電路、第3電路、及切換電路。上述第2電路與上述第1電路不同。上述第3電路能夠調整信號之邊緣之時序。上述切換電路於自第1電路輸出第1信號之情形時，將上述第3電路連接於上述第1電路。上述切換電路於自上述第2電路對上述外部輸出與上述第1信號不同之第2信號之情形時，將上述第3電路連接於上述第2電路。
1:記憶體系統
2:主機裝置
10:記憶體控制器
11:主機介面電路(主機I/F)
12:RAM(Random Access Memory，隨機存取記憶體)
13:ROM(Read Only Memory，唯讀記憶體)
14:CPU(Central Processing Unit，中央處理單元)
15:ECC(Error Correcting Code，糾錯碼)電路
16:NAND介面電路(NANDI/F)
17:匯流排
20:NAND裝置(半導體記憶裝置)
21:記憶胞陣列
22:邏輯控制電路
23:輸入輸出電路
24:暫存器
25:定序器
26:電壓產生電路
27:驅動器組
28:列解碼器
29:感測放大器
30:NANDPhy(半導體積體電路)
30a:第1信號路徑
30b:第2信號路徑
30c:第1旁路信號路徑
30d:第2旁路信號路徑
30x:NANDPhy(半導體積體電路)
30y:NANDPhy(半導體積體電路)
30z:NANDPhy(半導體積體電路)
31:PLL(Phase Locked Loop，鎖相迴路)電路
32:第1多工器
33:第1時序邏輯電路
33a:第1正反器電路(第1FF電路)
33b:第2正反器電路(第2FF電路)
33c:多工器
34:第1延遲電路
35:第1工作調整電路
35a:延遲電路
35b:AND元件
35c:OR元件
35d:多工器
36:第2多工器
37:第3多工器
41:第1輸入輸出電路(第1電路)
41a:驅動器
41b:接收器
41p:第1端子
42:第2輸入輸出電路(第2電路)
42a:驅動器
42p:第2端子
51:第2時序邏輯電路
52:第2延遲電路
53:第2工作調整電路
54:第3輸入輸出電路
54a:驅動器
54b:接收器
54p:第3端子
A:點
B:點
C:點
C1:信號產生電路
C2:信號接收電路
C3:定序器
C4:電壓輸出電路
Ch:通道
D:點
L:傳輸線路
S1:控制信號
S2:控制信號
S3:控制信號
SW1:第1切換電路
SW2:第2切換電路
圖1係表示實施方式之記憶體系統之構成之方塊圖。
圖2係表示實施方式之NANDPhy之構成之方塊圖。
圖3係表示實施方式之時序邏輯電路之內部構成之一部分的方塊圖。
圖4係表示實施方式之DCA(duty cycle adjustor，工作比調節器)電路之內部構成之方塊圖。
圖5(A)~(D)係表示實施方式之DCA電路之各點處之信號之時序圖。
圖6係表示實施方式之記憶體系統之動作之一例的時序圖。
圖7係表示實施方式之第1變化例之NANDPhy之構成的方塊圖。
圖8係表示實施方式之第2變化例之NANDPhy之構成的方塊圖。
圖9係表示實施方式之第3變化例之NANDPhy之構成的方塊圖。
以下，參照圖式對實施方式之半導體積體電路、記憶體控制器及記憶體系統進行說明。於以下說明中，對具有相同或類似功能之構成標註相同符號。並且，有時省略該等構成之重複說明。於本實施方式中，所謂「基於XX」意指「至少基於XX」，亦包含除XX以外還基於其他要素之情況。所謂「基於XX」，不限於直接使用XX之情況，亦可能包含基於對XX進行運算或加工而成者之情況。「XX」為任意要素(例如任意資訊)。即便於僅記載為「連接」之情形時，亦不限於機械連接，亦可能包含為電性連接之情況。即，所謂「連接」，並不限於與對象物直接連接之情況，亦可能包含使其他要素介存於中間而連接之情況。所謂「連接」例如意指處於信號能夠流動之關係。
記憶體系統具有半導體記憶裝置、及控制半導體記憶裝置之記憶體控制器。記憶體控制器中所含之半導體積體電路有如下情況：具有輸出作為寫入資料選通信號之DQS信號之電路(DQS輸出電路)、及輸出作為讀取資料選通信號之振盪源信號之REB信號之電路(REB輸出電路)。 DQS輸出電路及REB輸出電路均包含安裝面積較大之電路。因此，半導體積體電路可能有難以小型化及降低耗電之情況。
因此，於實施方式之半導體積體電路中，將DQS輸出電路之構成之一部分與REB輸出電路之構成之一部分共用化。藉此，可謀求半導體積體電路之小型化及耗電之降低。以下，對此種半導體積體電路進行說明。然而，本發明並不受以下所說明之實施方式限定。
(實施方式)
<1.記憶體系統之整體構成>
圖1係表示實施方式之記憶體系統1之構成之方塊圖。記憶體系統1例如為1個儲存裝置，且與主機裝置2連接。記憶體系統1作為主機裝置2之外部記憶裝置發揮功能。主機裝置2例如為伺服器裝置、個人電腦、或移動型之資訊處理裝置等中之控制記憶體系統1之裝置。主機裝置2可發行對記憶體系統1之存取請求(讀取請求及/或寫入請求)。
記憶體系統1例如具備記憶體控制器10、及複數個NAND裝置20(於圖1中僅示出1個)。記憶體控制器10為「控制器」之一例。各NAND裝置20為「半導體記憶裝置」之一例。
<1.1 記憶體控制器之構成>
記憶體控制器10例如包含：主機介面電路(主機I/F)11、RAM(Random Access Memory，隨機存取記憶體)12、ROM(Read Only Memory，唯讀記憶體)13、CPU(Central Processing Unit，中央處理單元)14、ECC(Error Correcting Code，糾錯碼)電路15、及NAND介面電路(NANDI/F)16。該等構成藉由匯流排17相互連接。例如，記憶體控制器10由將該等構成集成於1個晶片而成之SoC(System on a Chip，片上系統) 所構成。然而，該等構成之一部分亦可設置於記憶體控制器10之外部。亦可將RAM12、ROM13、CPU14、及ECC電路15中之1個以上設置於NANDI/F16之內部。
主機I/F11於CPU14之控制下，執行主機裝置2與記憶體系統1之間之通信介面之控制、及主機裝置2與RAM12之間之資料傳輸之控制。
RAM12例如為SDRAM(Synchronous Dynamic Random Access Memory，同步動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等，但不限於該等。RAM12作為用於主機裝置2與NAND裝置20之間之資料傳輸之緩衝器發揮功能。RAM12為CPU14提供工作區。於記憶體系統1之動作時，將ROM13中所記憶之韌體(程式)載入至RAM12中。
CPU14為硬體處理器之一例。CPU14例如藉由執行被載入至RAM12中之韌體來控制記憶體控制器10之動作。例如，CPU14控制與對NAND裝置20之資料之寫入、讀出、及抹除相關之動作。
ECC電路15對於對NAND裝置20之寫入對象之資料進行用以糾錯之編碼。ECC電路15於自NAND裝置20讀出之資料中包含錯誤之情形時，基於在寫入動作時所賦予之糾錯碼對所讀出之資料執行糾錯。
NANDI/F16於CPU14之控制下執行RAM12與NAND裝置20之間之資料傳輸之控制。於本實施方式中，NANDI/F16具有複數個通道Ch(於圖1中僅示出1個)。NANDI/F16例如包括與通道Ch之數量對應之複數個NANDPhy30。
NANDPhy30係作為NANDI/F16之接收發送電路之一部分 之物理層。NANDPhy30將自記憶體控制器10對NAND裝置20發送之數位信號轉換為電氣信號。NANDPhy30經由記憶體控制器10與NAND裝置20之間之傳輸線路L(於圖2中僅示出一部分傳輸線路L)將所轉換之電氣信號發送至NAND裝置20。NANDPhy30經由傳輸線路L接收自NAND裝置20發送之電氣信號。傳輸線路L可設為差動傳輸線路。NANDPhy30將接收到之電氣信號轉換為數位信號。NANDPhy30之內部構成將於後文詳細敍述。NANDPhy30為「半導體積體電路」之一例。
如圖1所示，於NANDPhy30與NAND裝置20之間接收發送之信號包含資料信號(DQ)、資料選通信號(DQS)、晶片賦能信號(CEB)、指令閂鎖賦能信號(CLE)、位址閂鎖賦能信號(ALE)、寫入賦能信號(WEB)、讀取賦能信號(REB)、及未圖示之寫入保護信號(WP)等。該等信號經由個別之傳輸線路L接收發送。資料信號(DQ)可設為並行地發送之信號。資料選通信號(DQS)、寫入賦能信號(WEB)、及讀取賦能信號(REB)分別亦可為差動信號。
資料信號(DQ)包含表示向NAND裝置20之寫入對象之資料(以下稱為「寫入資料」)之內容的信號、表示自NAND裝置20之讀出對象之資料(以下稱為「讀取資料」)之內容的信號、表示各種指令之信號、表示資料之寫入目的地或讀出目的地之位址的信號等。資料信號(DQ)例如以8位元為單位，經由彼此獨立之8條傳輸線路L接收發送。於本實施方式中，存在將作為資料信號(DQ)之寫入資料及讀取資料分別稱為「寫入DQ」及「讀取DQ」之情況。寫入DQ為「第1資料」之一例。讀取DQ為「第2資料」之一例。
資料選通信號(DQS)係與資料信號(DQ)對應之選通信號。 作為資料選通信號(DQS)，有與寫入DQ對應之寫入資料選通信號(以下稱為「寫入DQS」)、及與讀取DQ對應之讀取資料選通信號(以下稱為「讀取DQS」)。
寫入DQS係與寫入DQ一起被自NANDPhy30輸出至NAND裝置20，於NAND裝置20內用於寫入資料之讀取。寫入DQS係根據寫入DQ之輸出而輸出之信號，包含觸發信號(「L」(「低」)位準與「H」(「高」)位準之信號交替地重複之信號)。寫入DQS為「第1信號」之一例，且為「第1選通信號」之一例。
讀取DQS係與讀取DQ一起被自NAND裝置20輸出至NANDPhy30，於NANDPhy30內用於讀取資料之讀取。讀取DQS係根據讀取DQ之輸出而輸出之信號，包含觸發信號。讀取DQS為「第2選通信號」之一例，且為「第5信號」之一例。於本實施方式中，讀取DQS係基於被自NANDPhy30輸出至NAND裝置20之振盪源信號(讀取資料選通信號)於NAND裝置20內產生，且被自NAND裝置20輸出至NANDPhy30。關於該內容，將於下文敍述。
晶片賦能信號(CEB)能夠自複數個NAND裝置20中選擇存取對象之NAND裝置20，於選擇NAND裝置20時被斷定。晶片賦能信號(CEB)係有效「L」之信號，例如以「L」位準進行斷定。指令閂鎖賦能信號(CLE)能夠將自NANDPhy30輸出至NAND裝置20之指令閂鎖至NAND裝置20內之指令暫存器中。位址賦能信號(ALE)能夠將自NANDPhy30輸出至NAND裝置20之位址閂鎖至NAND裝置20內之位址暫存器中。指令閂鎖賦能信號(CLE)及位址閂鎖賦能信號(ALE)係有效「H」之信號，例如以「H」位準進行斷定。
寫入賦能信號(WEB)能夠對NAND裝置20傳送資料(例如指令或位址)。寫入賦能信號(WEB)係有效「L」之信號，例如以「L」位準進行斷定。讀取賦能信號(REB)能夠自NAND裝置20讀出資料。讀取賦能信號(REB)係有效「L」信號，例如以「L」位準進行斷定。於本實施方式中，讀取賦能信號(REB)可包含作為成為讀取DQS之來源之觸發信號的讀取資料選通振盪源信號。關於該內容，將於下文敍述。讀取賦能信號REB係為了接收讀取DQ而輸出之信號，為「第2信號」之一例。寫入保護信號WP係禁止寫入及抹除時所斷定之信號。
於本實施方式中，「L」位準為「第1電壓位準」之一例，「H」位準為「第2電壓位準」之一例。然而，「第1電壓位準」及「第2電壓位準」之定義不限於上述示例。亦可「H」位準為「第1電壓位準」之一例，「L」位準為「第2電壓位準」之一例。
<1.2 NAND裝置之構成>
NAND裝置20例如具有：記憶胞陣列21、邏輯控制電路22、輸入輸出電路23、暫存器24、定序器25、電壓產生電路26、驅動器組27、列解碼器28、及感測放大器29。
記憶胞陣列21包含與字元線及位元線建立關聯之複數個非揮發性記憶胞電晶體(未圖示)，而非揮發地記憶資料。
邏輯控制電路22自NANDPhy30接收晶片賦能信號(CEB)、指令閂鎖賦能信號(CLE)、位址閂鎖賦能信號(ALE)、寫入賦能信號(WEB)、讀取賦能信號(REB)、及寫入保護信號(WP)等。
於本實施方式中，自NANDPhy30輸出至邏輯控制電路22之讀取賦能信號(REB)包含作為成為讀取DQS之來源之觸發信號的讀取資 料選通振盪源信號(RESS)(參照圖6，以下稱為「振盪源信號RESS」)。邏輯控制電路22將接收到之振盪源信號RESS輸出至輸入輸出電路23。
輸入輸出電路23於輸入輸出電路23與NANDPhy30之間接收發送資料信號(DQ)及資料選通信號(DQS)。例如，輸入輸出電路23基於寫入賦能信號(WEB)確定資料信號(DQ)內之指令及位址，並將所確定之指令及位址傳輸至暫存器24。輸入輸出電路23自NANDPhy30接收寫入DQ及寫入DQS，使用寫入DQS讀取寫入資料，並將所讀取之寫入資料輸出至感測放大器29。
輸入輸出電路23自感測放大器29接收讀取資料。輸入輸出電路23使用自邏輯控制電路22接收之振盪源信號RESS作為動作時脈，自所接收之讀取資料產生讀取DQ。進而，輸入輸出電路23使用振盪源信號RESS作為動作時脈而產生讀取DQS。輸入輸出電路23將所產生之讀取DQ及讀取DQS輸出至NANDPhy30。
暫存器24保持指令及位址。暫存器24將位址傳輸至列解碼器28及感測放大器29。暫存器24將指令傳輸至定序器25。定序器25接收指令，並依據基於接收到之指令之序列來控制整個NAND裝置20。
電壓產生電路26基於來自定序器25之指示產生資料之寫入、讀出、及抹除等動作所需之電壓。電壓產生電路26將所產生之電壓供給至驅動器組27。驅動器組27包含複數個驅動器，基於自暫存器24接收之位址將來自電壓產生電路26之各種電壓供給至列解碼器28及感測放大器29。驅動器組27例如基於位址中之列位址，對列解碼器28供給各種電壓。
列解碼器28自暫存器24接收位址中之列位址，而選擇基於 該列位址之列之記憶胞。然後，經由列解碼器28對所選擇之列之記憶胞傳輸來自驅動器組27之電壓。
感測放大器29於資料之讀出時，感測被自記憶胞電晶體讀出至位元線之讀取資料，並將所感測到之讀取資料傳輸至輸入輸出電路23。感測放大器29於資料之寫入時，將經由位元線而寫入之寫入資料傳輸至記憶胞電晶體。感測放大器29自暫存器24接收位址中之行位址，並輸出基於該行位址之行之資料。
<2.NANDPhy之構成>
圖2係表示NANDPhy30之構成之方塊圖。圖2中，抽選NANDPhy30中與信號之接收發送相關之電路之一部分而示出。於NANDPhy30連接有信號產生電路C1及信號接收電路C2。信號產生電路C1及信號接收電路C2例如為分別被包含於NANDI/F16中之電路。然而，信號產生電路C1及信號接收電路C2各自之一部分或全部亦可藉由使CPU14執行韌體來實現。信號產生電路C1及信號接收電路C2各自之一部分或全部亦可作為NANDPhy30之一部分而設置。信號接收電路C2為「接收電路」之一例。
NANDPhy30例如具有：PLL(Phase Locked Loop，鎖相迴路)電路31、第1多工器32、第1時序邏輯電路33、第1延遲電路34、第1工作調整電路35、第2多工器36、第3多工器37、第1輸入輸出電路41、第2輸入輸出電路42、第2時序邏輯電路51、第2延遲電路52、第2工作調整電路53、第3輸入輸出電路54、及定序器C3。於本實施方式中，為了便於說明，而將具有信號之輸入功能或輸出功能中之至少一者之電路稱為「輸入輸出電路」。例如，第2輸入輸出電路42僅具有信號之輸出功能，不具有信號之輸入功能。
PLL(Phase Locked Loop)電路31係相位同步電路，包含動作時脈CLK之振盪器。PLL電路31分別連接於第1時序邏輯電路33之第2輸入端子及第2時序邏輯電路51之第2輸入端子。PLL電路31將所產生之動作時脈CLK分別供給至第1時序邏輯電路33及第2時序邏輯電路51。
第1多工器32之第1輸入端子經由第1信號路徑30a連接於信號產生電路C1。自信號產生電路C1對第1信號路徑30a輸出表示寫入DQS之輸出模式之信號(以下稱為「寫入DQS資料(或寫入DQS資料信號)」)。寫入DQS資料為「第3信號」之一例。
第1多工器32之第2輸入端子經由第2信號路徑30b連接於信號產生電路C1。自信號產生電路C1對第2信號路徑30b輸出表示讀取賦能信號(REB)之輸出模式之信號(以下稱為「REB資料(或REB資料信號)」)。REB資料為「第4信號」之一例。
第1多工器32之輸出端子連接於第1時序邏輯電路33之第1輸入端子。自信號產生電路C1對第1多工器32之控制端子輸入DQS/REB選擇信號(以下稱為「控制信號S1」)。控制信號S1係藉由信號產生電路C1於進行針對NAND裝置20之資料寫入動作(第1動作)之情形時被切換成「L」位準，於進行針對NAND裝置20之資料讀出動作(第2動作)之情形時被切換成「H」位準。
第1多工器32於被輸入「L」位準之控制信號S1之情形時，將第1多工器32之第1輸入端子連接於第1多工器32之輸出端子。藉此，於針對NAND裝置20之資料寫入動作時，自信號產生電路C1輸出至第1信號路徑30a之寫入DQS資料通過第1多工器32被輸入至第1時序邏輯電路33。
另一方面，第1多工器32於被輸入「H」位準之控制信號 S1之情形時，將第1多工器32之第2輸入端子連接於第1多工器32之輸出端子。藉此，於針對NAND裝置20之資料讀出動作時，自信號產生電路C1輸出至第2信號路徑30b之REB資料通過第1多工器32被輸入至第1時序邏輯電路33。於本實施方式中，藉由第1多工器32構成將第1信號路徑30a與第2信號路徑30b選擇性地連接於第1時序邏輯電路33之切換電路SW2。切換電路SW2為「第2切換電路」之一例。
切換電路SW2能夠擇一地選擇將第1信號路徑30a連接於下述第3電路之第1連接狀態(第3連接狀態)、與將第2信號路徑30b連接於下述第3電路之第2連接狀態(第4連接狀態)。切換電路SW2於對NAND裝置20進行資料之寫入動作(第1動作)之情形時選擇上述第1連接狀態，於對NAND裝置20進行資料之讀出動作(第2動作)之情形時選擇上述第2連接狀態。於本實施方式中，切換電路SW2包含多工器32，該多工器32於上述第1連接狀態下將第1信號路徑30a連接於下述第3電路，於上述第2連接狀態下將第2信號路徑30b連接於下述第3電路。
第1時序邏輯電路33基於自第1多工器32輸入之信號、及自PLL電路31輸入之動作時脈CLK產生被調整了時序之信號。第1時序邏輯電路33為「信號產生電路」之一例。
此處，使用圖3對第1時序邏輯電路33之構成進行說明。圖3係表示第1時序邏輯電路33之內部構成之一部分的方塊圖。第1時序邏輯電路33例如包含DDR(Double Data Rate，雙資料速率)正反器電路(以下稱為「DDR_FF電路」)。DDR_FF電路係以所輸入之動作時脈CLK之倍數之速度(1/2週期)輸出所輸入之信號DATA之邏輯值的電路。DDR_FF電路例如具有：第1正反器電路33a(以下稱為「第1FF電路33a」)、第2正反器 電路33b(以下稱為「第2FF電路33b」)、及多工器33c。
第1FF電路33a之信號輸入端子連接於第1多工器32之輸出端子。第1FF電路33a之時脈輸入端子連接於PLL電路31之輸出端子。第2FF電路33b之信號輸入端子連接於第1多工器32之輸出端子。第2FF電路33b之時脈輸入端子經由邏輯反轉電路連接於PLL電路31之輸出端子。
多工器33c之第1輸入端子連接於第1FF電路33a之輸出端子。多工器33c之第2輸入端子連接於第2FF電路33b之輸出端子。多工器33c之控制端子連接於PLL電路31之輸出端子。多工器33c之輸出端子係第1時序邏輯電路33之輸出端子。多工器33c能夠基於輸入至控制端子之動作時脈CLK在將第1FF電路33a之輸出端子連接於多工器33c之輸出端子之第1狀態、與將第2FF電路33b之輸出端子連接於多工器33c之輸出端子之第2狀態之間進行切換。
第1時序邏輯電路33例如分別於動作時脈CLK之各週期之上升邊緣與下降邊緣更新自第1時序邏輯電路33之輸出端子輸出之值。藉此，第1時序邏輯電路33產生基於動作時脈CLK而調整了時序之信號。然而，第1時序邏輯電路33之構成不限於上述，可採用發揮相同或類似功能之各種構成。
返回至圖2繼續說明。第1時序邏輯電路33於自第1多工器32輸入有寫入DQS資料之情形時，基於寫入DQS資料與動作時脈CLK產生寫入DQS。所產生之寫入DQS被輸出至第1延遲電路34。另一方面，第1時序邏輯電路33於自第1多工器32輸入REB資料之情形時，基於REB資料與動作時脈CLK產生包含振盪源信號RESS之讀取賦能信號(REB)。所產生之讀取賦能信號(REB)被輸出至第1延遲電路34。
第1延遲電路34使輸入至第1延遲電路34之信號延遲。第1延遲電路34例如包含串聯連接之複數個延遲元件，能夠基於來自外部之信號(例如來自NANDPhy30內之定序器C3之控制信號)變更延遲元件之數量。第1延遲電路34能夠藉由變更延遲元件之數量來調整所輸入之信號之延遲量。例如，第1延遲電路34能夠藉由使寫入DQS延遲來調整寫入DQS相對於寫入DQ之偏斜。第1延遲電路34之輸出端子連接於第1工作調整電路35之輸入端子。
第1工作調整電路35(Duty Cycle Adjuster：DCA，以下稱為「第1DCA電路35」)係對由第1時序邏輯電路33產生之信號(寫入DQS或讀取賦能信號(REB))之工作比進行調整之電路。第1工作調整電路35能夠對輸入至第1工作調整電路35之信號之邊緣之時序進行調整，為「調整電路」之一例。第1DCA電路35之輸出端子連接於第2多工器36之第1輸入端子及第3多工器37之第2輸入端子。於本實施方式中，藉由第1時序邏輯電路33、第1延遲電路34、及第1DCA電路35中之任一者或組合而構成「第3電路」之一例。
此處，使用圖4對第1DCA電路35之構成進行說明。圖4係表示第1DCA電路35之內部構成之方塊圖。第1DCA電路35例如具有延遲電路35a、AND元件35b、OR元件35c、及多工器35d。
延遲電路35a使輸入至第1DCA電路35之信號(寫入DQS或讀取賦能信號(REB))延遲。延遲電路35a例如包含串聯連接之複數個延遲元件，能夠基於來自外部之信號(例如來自NANDPhy30內之定序器C3之控制信號)變更延遲元件之數量。延遲電路35a能夠藉由變更延遲元件之數量來調整所輸入之信號之延遲量。延遲電路35a之構成亦可與第1延遲電路 34之構成相同。
對AND元件35b之第1輸入端子供給經延遲電路35a延遲之信號。對AND元件35b之第2輸入端子直接供給輸入至第1DCA電路35之信號。同樣地，對OR元件35c之第1輸入端子供給經延遲電路35a延遲之信號。對OR元件35c之第2輸入端子直接供給輸入至第1DCA電路35之信號。
多工器35d之第1輸入端子連接於AND元件35b之輸出端子。多工器35d之第2輸入端子連接於OR元件35c之輸出端子。多工器35d之輸出端子係第1DCA電路35之輸出端子。多工器35d能夠基於來自外部之信號(例如來自NANDPhy30內之定序器C3之控制信號)，於將AND元件35b之輸出端子連接於多工器35d之輸出端子之第1狀態、與將OR元件35c之輸出端子連接於多工器35d之輸出端子之第2狀態之間進行切換。
圖5係表示第1DCA電路35之內部之各點處之信號之時序圖。圖5(A)表示剛輸入至第1DCA電路35後之信號(圖4中之A點處之信號)之波形。圖5(B)表示經延遲電路35a延遲之信號(圖4中之B點處之信號)之波形。圖5(C)表示輸入至多工器35d之第1輸入端子之信號(圖4中之C點處之信號)之波形。圖5(D)表示輸入至多工器35d之第2輸入端子之信號(圖4中之D點處之信號)之波形。
如圖5所示，定序器C3能夠基於根據延遲電路35a之信號之延遲量、與多工器35d之狀態來變更通過第1DCA電路35之信號之工作比。例如，定序器C3藉由使多工器35d成為上述第1狀態而使信號之工作比小於原本之信號。定序器C3藉由使多工器35d成為上述第2狀態而使信號之工作比大於原本之信號。例如，藉由延遲電路35a使輸入至第1DCA 電路35之信號(參照圖5(A))延遲1/4週期(參照圖5(B))，選擇輸入至多工器35d之第2輸入端子之信號(參照圖5(D))，藉此工作比變大(「H」位準之期間變長)，使工作一致。
返回至圖2繼續說明。對第2多工器36之第1輸入端子輸入已通過第1DCA35之信號。第2多工器36之第2輸入端子經由第1旁路信號路徑30c連接於第1信號路徑30a。因此，對第2多工器36之第2輸入端子輸入自信號產生電路C1輸出至第1信號路徑30a之寫入DQS資料。第2多工器36之輸出端子連接於第1輸入輸出電路41之驅動器41a。與第1多工器32同樣地，自信號產生電路C1對第2多工器36之控制端子輸入控制信號S1。
第2多工器36於被輸入「L」位準之控制信號S1之情形時，將第2多工器36之第1輸入端子連接於第2多工器36之輸出端子。換言之，第2多工器36將第1DCA電路35連接於第1輸入輸出電路41。藉此，於針對NAND裝置20之資料寫入動作時，自第1DCA電路35輸出之寫入DQS通過第2多工器36被輸入至第1輸入輸出電路41。於該情形時，第1輸入輸出電路41將寫入DQS輸出至NAND裝置20。
另一方面，第2多工器36於被輸入「H」位準之控制信號S1之情形時，將第2多工器36之第2輸入端子連接於第2多工器36之輸出端子。換言之，第2多工器36於阻斷了第1DCA電路35與第1輸入輸出電路41之連接之狀態下，經由第1旁路信號路徑30c將第1信號路徑30a與第1輸入輸出電路41連接。藉此，於針對NAND裝置20之資料讀出動作時，自信號產生電路C1輸入至第1信號路徑30a之寫入DQS資料通過第2多工器36被輸入至第1輸入輸出電路41。於該情形時，第1輸入輸出電路41將由信號產生電路C1保持於「H」位準之寫入DQS資料輸出至NAND裝置20。處於 「H」位準之寫入DQS資料係對於NAND裝置20而言表示相對於資料之寫入之否定狀態之信號。
第3多工器37之第1輸入端子經由第2旁路信號路徑30d連接於第2信號路徑30b。因此，對第3多工器37之第1輸入端子輸入自信號產生電路C1輸出至第2信號路徑30b之REB資料。對第3多工器37之第2輸入端子輸入通過了第1DCA電路35之信號。第3多工器37之輸出端子連接於第2輸入輸出電路42之驅動器42a。與第1多工器32及第2多工器36同樣地，自信號產生電路C1對第3多工器37之控制端子輸入控制信號S1。
第3多工器37於被輸入「L」位準之控制信號S1之情形時，將第3多工器37之第1輸入端子連接於第3多工器37之輸出端子。換言之，第3多工器37於阻斷第1DCA電路35與第2輸入輸出電路42之連接之狀態下，經由第2旁路信號路徑30d將第2信號路徑30b與第2輸入輸出電路42連接。藉此，於針對NAND裝置20之資料寫入動作時，自信號產生電路C1輸入至第2信號路徑30b之REB資料通過第3多工器37被輸入至第2輸入輸出電路42。於該情形時，第2輸入輸出電路42將由信號產生電路C1保持於「H」位準之REB資料輸出至NAND裝置20。處於「H」位準之REB資料係對於NAND裝置20而言表示相對於資料之讀出之否定狀態之信號。
另一方面，第3多工器37於被輸入「H」位準之控制信號S1之情形時，將第3多工器37之第2輸入端子連接於第3多工器37之輸出端子。換言之，第3多工器37將第1DCA電路35連接於第2輸入輸出電路42。藉此，於針對NAND裝置20之資料讀出動作時，自第1DCA電路35輸出之讀取賦能信號(REB)通過第3多工器37被輸入至第2輸入輸出電路42。於該情形時，第2輸入輸出電路42將讀取賦能信號(REB)輸出至NAND裝置 20。
於本實施方式中，藉由第2多工器36及第3多工器37構成將第1DCA電路35選擇性地連接於第1輸入輸出電路41或第2輸入輸出電路42之切換電路SW1。切換電路SW1為「第1切換電路」之一例。第2多工器36為「第1連接電路」之一例。第3多工器37為「第2連接電路」之一例。
切換電路SW1於與自下述第3輸入輸出電路54對NAND裝置20發送寫入DQ相關聯地自第1輸入輸出電路41對NAND裝置20輸出寫入DQS之情形時，將上述第3電路連接於第1輸入輸出電路41。另一方面，切換電路SW1於與第3輸入輸出電路54自NAND裝置20接收讀取DQ相關聯地自第2輸入輸出電路42對NAND裝置20輸出振盪源信號RESS之情形時，將上述第3電路連接於第2輸入輸出電路42。所謂「相關聯地」意指為了實現某種處理(資料之寫入或讀取等)而有關聯，不限於兩個動作同步之情況，亦包含兩個動作不同步之情況。
於本實施方式中，切換電路SW1於在至少一部分與自第3輸入輸出電路54對NAND裝置20發送寫入DQ之期間A(於下述圖6之例中為時間點t5至時間點t6之期間)重複之週期B(於圖6之例中為時間點t5至時間點t6之週期)內，自第1輸入輸出電路41對NAND裝置20輸出寫入DQS之情形時，將上述第3電路連接於第1輸入輸出電路41。時間點t5例如為寫入DQS之最初之上升邊緣自第1輸入輸出電路41被輸出之時間點。時間點t6例如為寫入DQS之最後之下降邊緣自第1輸入輸出電路41被輸出之時間點。期間B可先於期間A開始，亦可於期間A後結束。
另一方面，切換電路SW1於在至少一部分相對於第3輸入輸出電路54自NAND裝置20接收讀取DQ之期間C(於圖6之例中為時間點 t13'至時間點t14'之期間)先行之期間D(於圖6之例中為時間點t13至時間點t14之期間)內，自第2輸入輸出電路42對NAND裝置20輸出振盪源信號RESS之情形時，將上述第3電路連接於第2輸入輸出電路42。時間點t13'例如為第1輸入輸出電路41接收讀取DQS之最初之上升邊緣之時間點。時間點t14'例如為第1輸入輸出電路41接收讀取DQS之最後之下降邊緣之時間點。時間點t13例如為振盪源信號RESS之最初之上升邊緣自第2輸入輸出電路42被輸出之時間點。時間點t14例如為振盪源信號RESS之最後之下降邊緣自第2輸入輸出電路42被輸出之時間點。期間D係先於期間C開始，並且一部分與期間C重複之期間。期間D亦可於期間C開始之前結束。
切換電路SW1能夠擇一地選擇第1連接狀態與第2連接狀態，上述第1連接狀態係將上述第3電路連接於第1輸入輸出電路41並且將第2信號路徑30b連接於第2輸入輸出電路42，上述第2連接狀態係阻斷第2信號路徑30b與第2輸入輸出電路42之電性連接並將上述第3電路連接於第2輸入輸出電路42。切換電路SW1於對NAND裝置20進行資料之寫入動作(第1動作)之情形時選擇上述第1連接狀態，於對NAND裝置20進行資料之讀出動作(第2動作)之情形時選擇上述第2連接狀態。於本實施方式中，切換電路SW1包含多工器37，該多工器37於上述第1連接狀態下將第2信號路徑30b連接於第2輸入輸出電路42，於上述第2連接狀態下將上述第3電路連接於第2輸入輸出電路42。
第1輸入輸出電路41例如包含第1端子41p、驅動器41a、及接收器41b。第1端子41p例如為用以將NANDPhy30與外部連接之端子，經由傳輸線路L連接於NAND裝置20。驅動器41a及接收器41b共有第1端子41p。
驅動器41a將輸入至第1輸入輸出電路41之信號(寫入DQS或寫入DQS資料)經由第1端子41p及傳輸線L輸出至NAND裝置20。例如，自信號產生電路C1對驅動器41a之控制端子輸入寫入DQS輸出賦能信號(以下稱為「控制信號S2」)。驅動器41a於控制信號S2處於「L」位準之情形時，能夠將自第2多工器36輸入至第1輸入輸出電路41之信號輸出至NAND裝置20。另一方面，驅動器41a於控制信號S2處於「H」位準之情形時，抑制自第2多工器36輸入至第1輸入輸出電路41之信號之輸出。驅動器41a為「發送緩衝電路」之一例。
接收器41b接收自NAND裝置20經由傳輸線路L及第1端子41p輸入至第1輸入輸出電路41之信號(讀取DQS)。即，寫入DQS及讀取DQS經由同一傳輸線路L及同一端子41p接收發送。接收器41b將接收到之讀取DQS輸出至信號接收電路C2。第1輸入輸出電路41為「第1電路」之一例。接收器41b為「接收緩衝電路」之一例。
第2輸入輸出電路42例如具有第2端子42p及驅動器42a。第2端子42p例如為用以將NANDPhy30與外部連接之端子，經由傳輸線路L連接於NAND裝置20。驅動器42a將輸入至第2輸入輸出電路42之信號(讀取賦能信號(REB)或REB資料)經由第2端子42p及傳輸線路L輸出至NAND裝置20。第2輸入輸出電路42為「第2電路」之一例。驅動器42a為「發送緩衝電路」之一例。
第2時序邏輯電路51之第1輸入端子連接於信號產生電路C1。自信號產生電路C1對第2時序邏輯電路51輸出表示寫入資料之內容之信號(以下稱為「寫入DQ資料」)。第2時序邏輯電路51基於自信號產生電路C1輸入之寫入DQ資料、與自PLL電路31輸入之動作時脈CLK產生寫入 DQ。所產生之寫入DQ被輸出至第2延遲電路52。第2時序邏輯電路51例如具有與第1時序邏輯電路33相同之構成，但亦可具有不同之構成。
第2延遲電路52視需要使輸入至第2延遲電路52之寫入DQ延遲。第2延遲電路52例如具有與第1延遲電路34相同之構成，但亦可具有不同之構成。
第2工作調整電路53(以下稱為「第2DCA電路53」)係對由第2時序邏輯電路51產生並由第2延遲電路52延遲之寫入DQ之工作比進行調整之電路。第2DCA電路53之輸出端子連接於第3輸入輸出電路54之驅動器54a。然而，第2DCA電路53可省略，亦可設置等效之延遲電路。
第3輸入輸出電路54例如具有：第3端子54p、驅動器54a、及接收器54b。第3端子54p係用以將NANDPhy30與外部連接之端子，經由傳輸線路L連接於NAND裝置20。驅動器54a及接收器54b共有第3端子54p。第3輸入輸出電路54為「第4電路」之一例。
驅動器54a將輸入至第3輸入輸出電路54之信號(寫入DQ)經由第3端子53p及傳輸線路L輸出至NAND裝置20。例如，自信號產生電路C1對驅動器54a之控制端子輸入寫入DQ輸出賦能信號(以下稱為「控制信號S3」)。驅動器54a於控制信號S3處於「L」位準之情形時，能夠將自第2DCA電路53輸入至第3輸入輸出電路54之信號輸出至NAND裝置20。另一方面，驅動器54a於控制信號S3處於「H」位準之情形時，抑制自第2DCA電路53輸入至第3輸入輸出電路54之信號之輸出。驅動器54a為「發送緩衝電路」之一例。
接收器54b接收自NAND裝置20經由傳輸線路L及第3端子54p輸入至第3輸入輸出電路54之信號(讀取DQ)。即，寫入DQ及讀取DQ 經由同一傳輸線路L及同一端子54p接收發送。接收器54b將接收到之讀取DQ輸出至信號接收電路C2。接收器54b為「接收緩衝電路」之一例。
信號接收電路C2自第1輸入輸出電路41接收讀取DQS。信號接收電路C2自第3輸入輸出電路54接收讀取DQ。信號接收電路C2基於讀取DQS自讀取DQ讀出讀取資料。
<3.動作>
圖6係表示記憶體系統1之動作之時序圖。首先，對針對NAND裝置20之資料寫入進行說明。伴隨於資料寫入之動作為「第1動作」之一例。於以下說明中，設為時間按照時間點t1、t2、…、tN(N為任意自然數)之順序經過。
於本實施方式中，於進行資料之寫入動作之情形時，信號產生電路C1將輸入至第1至第3多工器32、36、37之控制信號S1保持於「L」位準。其結果為，第1信號路徑30a連接於第1時序邏輯電路33，第1DCA電路35連接於第1輸入輸出電路41。進而，第2信號路徑30b經由第2旁路信號路徑30d連接於第2輸入輸出電路42。
信號產生電路C1於時間點t1使與存取對象之NAND裝置20相關之晶片賦能信號(CEB)自「H」位準轉變為「L」位準。藉此，斷定晶片賦能信號(CEB)，存取對象之NAND裝置20成為已選擇之狀態。
繼而，信號產生電路C1於時間點t2使指令閂鎖賦能信號(CLE)自「L」位準轉變為「H」位準，並且使寫入賦能信號(WEB)自「H」位準轉變為「L」位準。藉此，斷定指令閂鎖賦能信號(CLE)及寫入賦能信號(WEB)。然後，信號產生電路C1使寫入賦能信號(WEB)自「L」位準轉變為「H」位準。與該動作並行地，信號產生電路C1經由 NANDPhy30將指示資料之寫入的寫入指令藉由寫入DQ對NAND裝置20發送。信號產生電路C1於發送寫入指令後，使指令閂鎖賦能信號(CLE)恢復至「L」位準。
繼而，信號產生電路C1於時間點t3使位址賦能信號(ALE)自「L」位準轉變為「H」位準，並且使寫入賦能信號(WEB)自「H」位準轉變為「L」位準。藉此，斷定位址賦能信號(ALE)及寫入賦能信號(WEB)。然後，信號產生電路C1使寫入賦能信號(WEB)自「L」位準轉變為「H」位準。與該動作並行地，信號產生電路C1經由NANDPhy30將資料之寫入目的地位址藉由寫入DQ對NAND裝置20發送。信號產生電路C1於發送寫入目的地位址後，使位址賦能信號(ALE)恢復至「L」位準。
繼而，信號產生電路C1於時間點t4使對第1信號路徑30a輸入之寫入DQS資料自「H」位準轉變為「L」位準。於進行資料之寫入動作之情形時，第1多工器32將第1信號路徑30a連接於第1時序邏輯電路33。藉此，輸入至第1信號路徑30a之寫入DQS資料通過第1多工器32被輸入至第1時序邏輯電路33。第1時序邏輯電路33於時間點t5至時間點t6之期間內，基於所輸入之寫入DQS資料與動作時脈CLK產生作為觸發信號之寫入DQS，並將所產生之寫入DQS輸入至第1延遲電路34。
來自第1時序邏輯電路33之寫入DQS經第1延遲電路34調整延遲量，經第1DCA電路35調整工作比。於進行資料之寫入動作之情形時，第2多工器36將第1DCA電路35連接於第1輸入輸出電路41。藉此，通過了第1DCA電路35之寫入DQS經由第2多工器36被輸入至第1輸入輸出電路41。自信號產生電路C1對第1輸入輸出電路41之驅動器41a供給允許信號之輸出的「L」位準之寫入DQS輸出賦能信號(控制信號S2)。藉此，輸 入至第1輸入輸出電路41之寫入DQS被自第1端子41p對NAND裝置20輸出。
另一方面，信號產生電路C1將寫入資料輸入至第2時序邏輯電路51。第2時序邏輯電路51基於所輸入之寫入資料與動作時脈CLK產生寫入DQ，並將所產生之寫入DQ輸入至第2延遲電路52。來自第2時序邏輯電路51之寫入DQ經由第2延遲電路52及第2DCA電路53被輸入至第3輸入輸出電路54。自信號產生電路C1對第3輸入輸出電路54之驅動器54a供給允許信號之輸出的「L」位準之寫入DQ輸出賦能信號(控制信號S3)。藉此，輸入至第3輸入輸出電路54之寫入DQ被自第3端子54p對NAND裝置20輸出。
然後，信號產生電路C1於時間點t7使對第1信號路徑30a輸入之寫入DQS資料自「L」位準轉變為「H」位準。藉此，與資料之寫入相關之一連串動作結束。
於進行上述資料之寫入動作之情形時，信號產生電路C1將對第2信號路徑30b輸入之REB資料保持於「H」位準。即，信號產生電路C1將讀取賦能信號(REB)維持於否定狀態(無效狀態)。於進行資料之寫入動作之情形時，如上所述，第2信號路徑30b藉由第1多工器32被自第1時序邏輯電路33切離。因此，輸入至第2信號路徑30b之REB資料不被輸入至第1時序邏輯電路33。
於進行資料之寫入動作之情形時，第3多工器37將第2旁路信號路徑30d連接於第2輸入輸出電路42。即，自第2信號路徑30b輸入至第2旁路信號路徑30d之REB資料經由第3多工器37被輸入至第2輸入輸出電路42。然後，輸入至第2輸入輸出電路42之被保持於「H」位準之REB資料 自第2端子42p被輸出至NAND裝置20。藉此，將讀取賦能信號(REB)為否定狀態、即為寫入動作之準備狀態輸出至NAND裝置20。
繼而，對針對NAND裝置20之資料讀出進行說明。伴隨於資料之讀出之動作為「第2動作」之一例。圖6所示之例表示資料之寫入動作中所選擇之NAND裝置20接著成為資料之讀出對象之情形。圖6所示之例係關於與資料之讀出動作相關之指令及位址之發送亦兼用寫入賦能信號(WEB)之例。圖6中之箭頭表示於時間點t10、t17藉由控制信號S1切換多工器32、36、37之狀態，且於時間點t11、t16藉由控制信號S2切換第1輸入輸出電路41之驅動器41a之狀態。
信號產生電路C1於時間點t8使指令閂鎖賦能信號(CLE)自「L」位準轉變為「H」位準，並且使寫入賦能信號(WEB)自「H」位準轉變為「L」位準。藉此，斷定指令閂鎖賦能信號(CLE)及寫入賦能信號(WEB)。然後，信號產生電路C1使寫入賦能信號(WEB)自「L」位準轉變為「H」位準。與該動作並行地，信號產生電路C1經由NANDPhy30藉由寫入DQ對NAND裝置20發送指示資料之讀出之讀取指令。信號產生電路C1於發送讀取指令後，使指令閂鎖賦能信號(CLE)恢復至「L」位準。
繼而，信號產生電路C1於時間點t9使位址賦能信號(ALE)自「L」位準轉變為「H」位準，並且使寫入賦能信號(WEB)自「H」位準轉變為「L」位準。藉此，斷定位址賦能信號(ALE)及寫入賦能信號(WEB)。然後，信號產生電路C1使寫入賦能信號(WEB)自「L」位準轉變為「H」位準。與該動作並行地，信號產生電路C1經由NANDPhy30藉由寫入DQ對NAND裝置20發送資料之讀出目的地位址。信號產生電路C1於發送讀出目的地位址後，使位址賦能信號(ALE)恢復至「L」位準。
於進行資料之讀出動作時，信號產生電路C1使輸入至第1至第3多工器32、36、37之控制信號S1自「L」位準轉變為「H」位準。其結果為，第2信號路徑30b連接於第1時序邏輯電路33，第1DCA電路35連接於第2輸入輸出電路42。進而，第1信號路徑30a經由第1旁路信號路徑30c連接於第1輸入輸出電路41。此處，控制信號S1自「L」位準向「H」位準之轉變例如於時間點t10進行，但不限於此。若控制信號S1自「L」位準向「H」位準之轉變在時間點t7之後，則可在時間點t9之前，亦可在時間點t8之前。於本實施方式中，信號產生電路C1於時間點t17之前將控制信號S1保持於「H」位準。
繼而，信號產生電路C1於時間點t11，使寫入DQS輸出賦能信號(控制信號S2)自「L」位準轉變為「H」位準，並於時間點t16之前之期間內維持「H」位準。即，藉由使控制信號S2成為否定狀態，抑制自第1輸入輸出電路41輸出信號。藉此，能夠利用第1輸入輸出電路41接收讀取DQS。
繼而，信號產生電路C1於時間點t12使對第2信號路徑30b輸入之REB資料自「H」位準轉變為「L」位準。藉此，對NAND裝置20通知為讀出動作之準備狀態。於進行資料之讀出動作之情形時，第1多工器32將第2信號路徑30b連接於第1時序邏輯電路33。藉此，輸入至第2信號路徑30b之REB資料通過第1多工器32被輸入至第1時序邏輯電路33。第1時序邏輯電路33於時間點t13至時間點t14之期間內，基於所輸入之REB資料與動作時脈CLK產生作為觸發信號之振盪源信號RESS，並將所產生之振盪源信號RESS輸入至第1延遲電路34。
來自第1時序邏輯電路33之振盪源信號RESS經第1延遲電 路34調整延遲量，經第1DCA電路35調整工作比。於進行資料之讀出動作之情形時，第3多工器37將第1DCA電路35連接於第2輸入輸出電路42。藉此，通過了第1DCA電路35之振盪源信號RESS經由第3多工器37被輸入至第2輸入輸出電路42。藉此，輸入至第2輸入輸出電路42之振盪源信號RESS被自第2端子42p對NAND裝置20輸出。
根據該動作，NAND裝置20對NANDPhy30之第1端子41p輸出讀取DQS，並且對NANDPhy30之第3端子54p輸出讀取DQ。如圖6所示，讀取DQS成為相對於振盪源信號RESS稍微延遲之信號。第1輸入輸出電路41將輸入至第1端子41p之讀取DQS輸出至信號接收電路C2。第3輸入輸出電路54將輸入至第3端子54p之讀取DQ輸出至信號接收電路C2。信號接收電路C2基於所輸入之讀取DQ與讀取DQS讀出讀取資料。
然後，信號產生電路C1於時間點t15使對第2信號路徑30b輸入之REB資料自「L」位準轉變為「H」位準。據此，讀取DQS自「L」位準轉變為「H」位準。藉此，與資料之讀出相關之來自NANDPhy30之信號之輸出動作結束。
於進行上述資料之讀出動作之情形時，信號產生電路C1將對第1信號路徑30a輸入之寫入DQS資料保持於「H」位準。於本實施方式中，於進行資料之讀出動作之情形時，第1信號路徑30a藉由第1多工器32被自第1時序邏輯電路33切離。因此，輸入至第1信號路徑30a之寫入DQS資料不被輸入至第1時序邏輯電路33。
<4.優點>
根據此種構成，可提供一種可謀求小型化及耗電之降低之半導體積體電路。此處，作為比較例，考慮如下半導體積體電路，其係獨立地設置 有基於寫入DQS資料產生並輸出寫入DQS之DQS輸出電路、及產生並輸出包含振盪源信號RESS之讀取賦能信號(REB)之REB輸出電路。於該情形時，儘管DQS輸出電路及REB輸出電路被排他性地使用，但DQS輸出電路及REB輸出電路分別具有時序邏輯電路及/或DCA電路。此處，時序邏輯電路及DCA電路分別包含複數個元件，與其他電路相比，所需之電路面積相對較大，漏電流亦相對較多。因此，於對DQS輸出電路及REB輸出電路分別設置時序邏輯電路及/或DCA電路之情形時，半導體積體電路容易大型化，耗電亦容易變大。
另一方面，於本實施方式中，藉由設置切換電路，DQS輸出電路及REB輸出電路可共有1個以上之電路。例如，於本實施方式中，DQS輸出電路及REB輸出電路共有面積相對較大之時序邏輯電路及/或DCA電路。藉此，可謀求電路面積之小型化及漏電流之削減。進而，亦迎合電路規模削減而削減正反器電路之數量(例如時序邏輯電路內之正反器電路之數量)。因此，亦可削減時脈樹之數量，可謀求樹之最佳化，亦可期待時脈樹之電力削減。藉此，可謀求半導體積體電路之小型化及耗電之降低。
於以下示出實施方式之若干變化例。
(第1變化例)
圖7係表示第1變化例之NANDPhy30x之構成之方塊圖。如圖7所示，第1延遲電路34亦可設置於第2多工器36(切換電路SW1)與第1輸入輸出電路41之間來代替第1時序邏輯電路33與第1DCA電路35之間。其原因在於：由於振盪源信號RESS在NAND裝置20內被用作動作時脈而非選通信號，故而有亦可不調整振盪源信號RESS之延遲量之情況。於本變化例 中，藉由第1時序邏輯電路33與第1DCA電路35構成「第3電路」之一例。但是，如上所述，「第3電路」亦可僅由第1時序邏輯電路33、與第1DCA電路35中之一者所構成。
(第2變化例)
圖8係表示第2變化例之NANDPhy30y之構成之方塊圖。如圖8所示，NANDPhy30y亦可具有電壓輸出電路C4來代替第1旁路信號路徑30c及第2旁路信號路徑30d。例如，電壓輸出電路C4連接於第2多工器36之第2輸入端子及第3多工器37之第1輸入端子。電壓輸出電路C4對第2多工器36之第2輸入端子及第3多工器37之第1輸入端子輸入被固定於「H」位準之信號。被固定於「H」位準之信號例如為與讀取賦能信號(REB)之否定狀態對應之信號。被固定於「H」位準之信號為「第5信號」之一例。第3多工器37於對NAND裝置20進行資料之寫入動作之情形時，將被固定於「H」位準之信號輸入至第2輸入輸出電路42。於該情形時，第2輸入輸出電路42將自第3多工器37輸入之信號輸出至NAND裝置20。藉由此種構成，也可實現與上述實施方式相同之功能。
(第3變化例)
圖9係表示第3變化例之NANDPhy30z之構成之方塊圖。如圖9所示，亦可省略第2多工器36及第1旁路信號路徑30c。於該情形時，藉由第3多工器37及第1輸入輸出電路41之驅動器41a實現「第1切換電路SW1」之一例，第1輸入輸出電路41中除驅動器41a以外之部分相當於「第1電路」之一例。於該情形時，基於針對第1輸入輸出電路41之驅動器41a的寫入DQS輸出賦能信號(控制信號S2)之狀態，切換第1DCA電路35與上述第1電路之間之連接狀態。藉由此種構成，亦可實現與上述實施方式相同之功 能。
以上，對若干實施方式進行了說明，但實施方式不限於上述例。例如，亦可將第1至第3多工器32、36、37中之1個以上置換為由複數個電路元件(例如NAND邏輯閘電路)所構成之相同或相似功能之電路來代替多工器電路。NANDPhy30、30x、30y、30z亦可具有等效之延遲電路來代替第2DCA電路53。亦可省略第1DCA電路35及第2DCA電路53，而僅安裝第1延遲電路34及第2延遲電路52之延遲控制功能。
根據以上所說明之至少一個實施方式，半導體積體電路具備切換電路，該切換電路於進行根據向外部之第1資料之輸出而輸出第1信號之第1動作之情形時，將第3電路連接於第1電路，於進行為了接收第2資料而輸出第2信號之第2動作之情形時，將上述第3電路連接於第2電路。藉此，可謀求半導體積體電路之小型化。
以下，附記若干半導體積體電路。
[1]一種半導體積體電路，其具備：第1電路；第2電路，其與上述第1電路不同；第3電路，其能夠調整信號之邊緣之時序；及第1切換電路，其於進行自上述第1電路向外部輸出與第1資料對應之第1信號之第1動作之情形時，將上述第3電路連接於上述第1電路，於進行為了自上述外部接收第2資料而自上述第2電路對上述外部輸出與上述第1信號不同之第2信號之第2動作之情形時，將上述第3電路連接於上述第2電路。
[2]：如[1]所記載之半導體積體電路，其中 上述第1信號包含第1觸發信號，上述第2信號包含第2觸發信號。
[3]：如[1]所記載之半導體積體電路，其進而具備：第1信號路徑，其被輸入第3信號；第2信號路徑，其被輸入第4信號；及第2切換電路，其於進行上述第1動作之情形時，將上述第1信號路徑連接於上述第3電路，於進行上述第2動作之情形時，將上述第2信號路徑連接於上述第3電路。
[4]：如[3]所記載之半導體積體電路，其中上述第1切換電路於進行上述第1動作之情形時，將自上述第2信號路徑輸入至上述第1切換電路之上述第4信號輸出至上述第2電路。
[5]：如[4]所記載之半導體積體電路，其中上述第2信號能夠於第1電壓位準與第2電壓位準之間轉變，於進行上述第2動作之情形時，至少於某個時序成為上述第1電壓位準，且上述第1切換電路於進行上述第1動作之情形時，將處於上述第2電壓位準之上述第4信號輸出至上述第2電路。
[6]：如[1]所記載之半導體積體電路，其進而具備連接於上述第1電路之接收電路，且上述第1電路於進行上述第2動作之情形時，將自外部接收到之用於上述第2資料之選通信號輸出至接收電路。
已對本發明之若干實施方式進行說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變 更。該等實施方式及其變化與包含於發明之範圍或主旨內同樣地，包含於發明申請專利範圍中所記載之發明及其均等範圍內。
[相關申請]
本申請享有以日本專利申請2020-50020號(申請日：2020年3月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
20:NAND裝置(半導體記憶裝置)
30:NANDPhy(半導體積體電路)
30a:第1信號路徑
30b:第2信號路徑
30c:第1旁路信號路徑
30d:第2旁路信號路徑
31:PLL(Phase Locked Loop，鎖相迴路)電路
32:第1多工器
33:第1時序邏輯電路
34:第1延遲電路
35:第1工作調整電路
36:第2多工器
37:第3多工器
41:第1輸入輸出電路(第1電路)
41a:驅動器
41b:接收器
41p:第1端子
42:第2輸入輸出電路(第2電路)
42a:驅動器
42p:第2端子
51:第2時序邏輯電路
52:第2延遲電路
53:第2工作調整電路
54:第3輸入輸出電路
54a:驅動器
54b:接收器
54p:第3端子
C1:信號產生電路
C2:信號接收電路
C3:定序器
L:傳輸線路
S1:控制信號
S2:控制信號
S3:控制信號
SW1:第1切換電路
SW2:第2切換電路

Claims (10)

  1. 一種半導體積體電路，其具備： 第1電路，其輸出第1信號； 第2電路，其輸出與上述第1信號不同之第2信號； 第3電路，其輸出對應於上述第1信號或上述第2信號之任一者之第3信號；及 第1切換電路，其於上述第1電路輸出上述第1信號之情形時，向上述第1電路輸出上述第3信號，於上述第2電路輸出上述第2信號之情形時，向上述第2電路輸出上述第3信號。
  2. 如請求項1之半導體積體電路，其進而具備： 第1信號路徑，其傳送對應於上述第1信號之第4信號； 第2信號路徑，其傳送對應於上述第2信號之第5信號；及 第2切換電路，其於上述第1電路輸出上述第1信號之情形時，向上述第3電路輸出上述第4信號，於上述第2電路輸出上述第2信號之情形時，向上述第3電路輸出上述第5信號。
  3. 如請求項2之半導體積體電路，其中 上述第1切換電路具有第1多工器及第2多工器； 上述第1多工器係 於上述第1電路輸出上述第1信號之情形時，向上述第1電路輸出上述第3信號， 於上述第2電路輸出上述第2信號之情形時，向上述第1電路輸出上述第4信號； 上述第2多工器係 於上述第1電路輸出上述第1信號之情形時，向上述第2電路輸出上述第5信號， 於上述第2電路輸出上述第2信號之情形時，向上述第2電路輸出上述第3信號。
  4. 如請求項1之半導體積體電路，其中上述第3電路具有調整被輸入的第6信號之工作比之電路。
  5. 如請求項4之半導體積體電路，其中上述第3電路進而具有能夠產生與被輸入的時脈信號同步之第7信號之電路。
  6. 如請求項5之半導體積體電路，其中上述第7信號作為第6信號被輸入至調整上述工作比之電路。
  7. 如請求項5之半導體積體電路，其中上述第3電路進而具有能夠延遲被輸入之第8信號之電路。
  8. 如請求項7之半導體積體電路，其中上述第8信號為上述第7信號。
  9. 一種記憶體控制器，其具備： 如請求項1至8中任一項之半導體積體電路；及 信號產生電路，其輸出控制上述第1切換電路之控制信號。
  10. 一種記憶體系統，其具備： 半導體記憶裝置；及 如請求項9之記憶體控制器；且 上述記憶體控制器具有連接上述第1電路與上述半導體記憶裝置之第1端子，及連接上述第2電路與上述半導體記憶裝置之第2端子。
TW111107121A 2020-03-19 2020-08-13 半導體積體電路、記憶體控制器及記憶體系統 TWI843990B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020050020A JP2021149659A (ja) 2020-03-19 2020-03-19 半導体集積回路、メモリコントローラ、およびメモリシステム
JP2020-050020 2020-03-19

Publications (2)

Publication Number Publication Date
TW202223889A TW202223889A (zh) 2022-06-16
TWI843990B true TWI843990B (zh) 2024-06-01

Family

ID=77748195

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111107121A TWI843990B (zh) 2020-03-19 2020-08-13 半導體積體電路、記憶體控制器及記憶體系統
TW109127528A TWI759822B (zh) 2020-03-19 2020-08-13 半導體積體電路、記憶體控制器及記憶體系統

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109127528A TWI759822B (zh) 2020-03-19 2020-08-13 半導體積體電路、記憶體控制器及記憶體系統

Country Status (4)

Country Link
US (2) US11302402B2 (zh)
JP (1) JP2021149659A (zh)
CN (1) CN113496736B (zh)
TW (2) TWI843990B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779935B (zh) * 2021-11-24 2022-10-01 瑞昱半導體股份有限公司 資料處理系統、緩衝電路與緩衝電路的操作方法
JP2023137230A (ja) 2022-03-18 2023-09-29 キオクシア株式会社 半導体記憶装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4608235B2 (ja) * 2004-04-14 2011-01-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶システム
US20130124904A1 (en) * 2008-06-23 2013-05-16 Google Inc. Memory subsystem and method
US20130339631A1 (en) * 2006-07-27 2013-12-19 Rambus Inc. Cross-threaded memory system
TWI463326B (zh) * 2013-02-07 2014-12-01 Flash memory of the smart selector
CN106415521A (zh) * 2014-10-16 2017-02-15 华为技术有限公司 多处理动态非对称和对称模式切换的硬件设备和方法
CN107077397A (zh) * 2014-10-16 2017-08-18 华为技术有限公司 用于多处理器动态不对称和对称模式切换的硬件装置和方法
CN107077187A (zh) * 2014-10-16 2017-08-18 华为技术有限公司 新颖的低成本、低功率高性能smp/asmp多处理器系统
CN107924218A (zh) * 2015-07-22 2018-04-17 华为技术有限公司 用于多处理器系统的方法和装置
US20190287585A1 (en) * 2018-03-16 2019-09-19 Toshiba Memory Corporation Memory interface and memory system

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4037470B2 (ja) * 1994-06-28 2008-01-23 エルピーダメモリ株式会社 半導体装置
US6529993B1 (en) 2000-10-12 2003-03-04 International Business Machines Corp. Data and data strobe circuits and operating protocol for double data rate memories
JP2003100876A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体集積回路装置
DE102007028870A1 (de) * 2007-06-22 2009-01-02 Qimonda Ag Speicherbauteil, Datenverarbeitungssystem, Verfahren zum Einstellen von Betriebsparametern eines Speichers und Computerprogramms
TWI340983B (en) * 2007-08-06 2011-04-21 Faraday Tech Corp Method and apparatus for memory ac timing measurement
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
JP5710955B2 (ja) 2010-12-10 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
EP2774151B1 (en) * 2011-11-01 2019-08-14 Rambus Inc. Data transmission using delayed timing signals
US9054675B2 (en) * 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
TWI486780B (zh) * 2013-08-13 2015-06-01 Phison Electronics Corp 連接介面單元與記憶體儲存裝置
US9652228B2 (en) * 2014-04-03 2017-05-16 Macronix International Co., Ltd. Devices and operation methods for configuring data strobe signal in memory device
JP5774764B2 (ja) * 2014-12-15 2015-09-09 株式会社東芝 メモリ制御装置、半導体装置、システムボード、および情報処理装置
US10223197B2 (en) * 2015-08-06 2019-03-05 Nxp B.V. Integrated circuit device and method for applying error correction to SRAM memory
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
US10186309B2 (en) * 2016-06-29 2019-01-22 Samsung Electronics Co., Ltd. Methods of operating semiconductor memory devices and semiconductor memory devices
JP6832777B2 (ja) * 2017-03-31 2021-02-24 ルネサスエレクトロニクス株式会社 半導体装置
KR102585218B1 (ko) * 2017-09-28 2023-10-05 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2019145186A (ja) * 2018-02-21 2019-08-29 東芝メモリ株式会社 半導体記憶装置
KR102693546B1 (ko) * 2018-11-07 2024-08-08 삼성전자주식회사 스토리지 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4608235B2 (ja) * 2004-04-14 2011-01-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶システム
US20130339631A1 (en) * 2006-07-27 2013-12-19 Rambus Inc. Cross-threaded memory system
US20130124904A1 (en) * 2008-06-23 2013-05-16 Google Inc. Memory subsystem and method
TWI463326B (zh) * 2013-02-07 2014-12-01 Flash memory of the smart selector
CN106415521A (zh) * 2014-10-16 2017-02-15 华为技术有限公司 多处理动态非对称和对称模式切换的硬件设备和方法
CN107077397A (zh) * 2014-10-16 2017-08-18 华为技术有限公司 用于多处理器动态不对称和对称模式切换的硬件装置和方法
CN107077187A (zh) * 2014-10-16 2017-08-18 华为技术有限公司 新颖的低成本、低功率高性能smp/asmp多处理器系统
CN107924218A (zh) * 2015-07-22 2018-04-17 华为技术有限公司 用于多处理器系统的方法和装置
US20190287585A1 (en) * 2018-03-16 2019-09-19 Toshiba Memory Corporation Memory interface and memory system

Also Published As

Publication number Publication date
US11302402B2 (en) 2022-04-12
US20220189562A1 (en) 2022-06-16
TW202137015A (zh) 2021-10-01
US20210295929A1 (en) 2021-09-23
JP2021149659A (ja) 2021-09-27
TW202223889A (zh) 2022-06-16
TWI759822B (zh) 2022-04-01
US11600341B2 (en) 2023-03-07
CN113496736A (zh) 2021-10-12
CN113496736B (zh) 2024-07-05

Similar Documents

Publication Publication Date Title
US11749338B2 (en) Memory device adjusting duty cycle and memory system having the same
CN109643566B (zh) 用于调整命令信号路径的延迟的设备及方法
JP5044849B2 (ja) 遅延線同期装置および方法
JP3986578B2 (ja) 同期型半導体記憶装置
JP3184096B2 (ja) 半導体記憶装置
CN101404184A (zh) 半导体存储装置
TWI843990B (zh) 半導體積體電路、記憶體控制器及記憶體系統
US11748035B2 (en) Command address input buffer bias current reduction
KR102473661B1 (ko) 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
US8295100B2 (en) Pipe latch circuit and method for operating the same
CN102667731A (zh) 信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间调整方法
KR101009336B1 (ko) 반도체 메모리 장치 및 그 구동 방법
WO2012060066A1 (ja) 遅延回路、遅延制御装置、メモリ制御装置及び情報端末機器
US7742345B2 (en) Data input circuit of semiconductor memory apparatus and method of inputting the data
US10608621B2 (en) Per lane duty cycle correction
JP2003281890A (ja) 同期型半導体記憶装置
KR100337205B1 (ko) 데이타 센스앰프 구동장치
US7411842B2 (en) Data arrangement control signal generator for use in semiconductor memory device
CN119182369A (zh) 放大信号路径中的分布式反馈
JP2022051277A (ja) メモリシステムおよび制御方法
JP2002073405A (ja) データ処理装置
KR20090059687A (ko) 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성회로