CN119182369A - 放大信号路径中的分布式反馈 - Google Patents

Abstract

本公开涉及放大信号路径中的分布式反馈。一种装置包含：信号路径，其包含串联连接的多个反相器，所述多个反相器包括：第一反相器，其具有第一输入且具有第一输出；第二反相器，其具有耦合到所述第一反相器的所述第一输出的第二输入且具有第二输出；及第三反相器，其具有耦合到所述第二反相器的所述第二输出的第三输入且具有第三输出。所述装置还包含：第一反馈路径，其将所述第二反相器的所述第二输出耦合到所述第一反相器的所述第一输入，所述第一反馈路径包含第四反相器；及第二反馈路径，其将所述第三反相器的所述第三输出耦合到所述第二反相器的所述第二输入，所述第二反馈路径包含第五反相器。

Description

放大信号路径中的分布式反馈

相关申请案的交叉参考

本申请案是要求2023年6月21日申请的标题为“放大信号路径中的分布式反馈(DISTRIBUTED FEEDBACK IN SCALE UP SIGNAL PATHS)”的第63/522,331号美国临时专利申请案的优先权的非临时申请案，所述美国临时专利申请案以引用的方式并入本文中。

技术领域

本公开的实施例大体上涉及半导体存储器装置的领域。更具体来说，本公开的实施例涉及电子装置(例如，存储器装置)的信号路径的修改。

背景技术

一般来说，电子装置(例如半导体装置、存储器芯片、微处理器芯片、图像芯片等)可包含一或多个信号路径。这些信号路径可传输数据信号、时钟信号等。然而，在沿着电子装置的信号路径传输信号时，可发生信号的降级。同样地，在某些情况中，可另外及/或替代地期望信号强度的放大。为了缓解此降级及/或提供电子装置中信号的信号强度的增加，可进行信号强度的增强。然而，当进行信号的增强时，可能会在数据中引入错误。

本公开的实施例可涉及上文阐述的问题中的一或多者。

发明内容

根据本公开的方面，提供一种装置。所述装置包括：信号路径，其包含串联连接的多个反相器，所述多个反相器包括：第一反相器，其具有第一输入且具有第一输出；第二反相器，其具有耦合到所述第一反相器的所述第一输出的第二输入且具有第二输出；及第三反相器，其具有耦合到所述第二反相器的所述第二输出的第三输入且具有第三输出；第一反馈路径，其将所述第二反相器的所述第二输出耦合到所述第一反相器的所述第一输入，所述第一反馈路径包含第四反相器；及第二反馈路径，其将所述第三反相器的所述第三输出耦合到所述第二反相器的所述第二输入，所述第二反馈路径包含第五反相器。

根据本公开的另一方面，提供一种装置。所述装置包括：信号路径，其包含串联连接以界定多个中间节点的多个反相器，每一中间节点安置于所述多个反相器中的对应邻近的两个反相器之间；及多个反馈路径，每一反馈路径将所述多个中间节点中的对应一个节点连接到所述多个中间节点中的另一节点，所述多个反馈路径中的每一者包含作为反馈反相器的至少一个反相器；其中使用所述信号路径的对应部分及所述多个反馈路径中的对应一者闭合的每一回路路径包含奇数个反相器。

根据本公开的又一方面，提供一种方法。所述方法包括：沿着包括串联连接的多个反相器的信号路径传输信号以增加所述信号的电容驱动能力，其中所述多个反相器中的第一反相器包括第一输入及第一输出，其中所述多个反相器中的第二反相器包括耦合到所述第一反相器的所述第一输出的第二输入且所述第二反相器包括第二输出，其中所述多个反相器中的第三反相器包括耦合到所述第二反相器的所述第二输出的第三输入且所述第三反相器包括第三输出；沿着包含第四反相器且将所述第二反相器的所述第二输出连接到所述第一反相器的所述第一输入的第一反馈路径将来自所述第二反相器的所述第二输出的第一反馈信号反馈到所述第一反相器的所述第一输入；且沿着包含第五反相器且将所述第三反相器的所述第三输出连接到所述第二反相器的所述第二输入的第二反馈路径将来自所述第第三反相器的所述第三输出的第二反馈信号反馈到所述第二反相器的所述第二输入。

附图说明

在阅读以下详细描述时且在参考图式时，可更好地理解本公开的各个方面，其中：

图1是说明根据本公开的实施例的存储器装置的某些特征的简化框图；

图2说明根据本公开的实施例的图1的存储器装置的反相器链的第一实施例的框图；

图3说明根据本公开的实施例的图1的存储器装置的反相器链的第二实施例的框图；

图4说明根据本公开的实施例的图1的存储器装置的反相器链的第三实施例的框图；及

图5说明根据本公开的实施例的图1的存储器装置的反相器链的第四实施例的框图。

具体实施方式

下文将描述一或多个特定实施例。为了提供对这些实施例的简明描述，在说明书中没有描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，像在任何工程或设计项目中那样，必须做出许多实施方案特定的决策以实现开发者的特定目标，例如遵守可从一个实施方案到另一实施方案变化的系统相关及业务相关约束。此外，应了解，此开发工作可为复杂且耗时的，但对于受益于本公开的所属领域的一般技术人员来说仍将是设计、制作及制造的常规任务。

电子装置包含允许相应信号(例如，时钟信号、数据信号等)的传输的任何数目个信号路径。类似地，存在可期望放大沿着信号路径传输的信号(例如，提供所述信号的带宽扩展)(即，增加可用于沿着信号路径以特定速度驱动或转换电容的电流量)的情况。用于放大沿着信号路径传输的信号的一种技术是沿着信号路径利用反相器链。然而，沿着信号路径包含反相器链可能将错误引入沿着路径传输的信号中，例如，信号中的符号间干扰(ISI)错误。因此，在一些实施例中，可将反馈路径引入反相器链中以减少信号错误，例如ISI。然而，在其它实施例中，可实施对安置于整个反相器链中的多个反馈路径的使用以进一步减少经放大信号中的信号错误。

现转向图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置(包含双倍数据速率SRAM装置)、快闪存储器、双倍数据速率类型四同步动态随机存取存储器(DDR4 SDRAM)装置、双倍数据速率类型五同步动态随机存取存储器(DDR5SDRAM)装置或NAND存储器装置。虽然本文中描述存储器装置10，但应注意，可利用替代电子装置(例如，专用集成电路)来代替存储器装置10。实际上，本文中关于信号的放大所描述的技术及装置可应用到沿着信号路径实施信号的放大的任何电子装置。

存储器装置10可包含数个存储器分区12，每一存储器分区12包含一或多个阵列(即存储器阵列)。取决于整体系统的应用及设计，可利用存储器装置10上的各种配置、组织及大小的存储器分区12。存储器装置10还可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(例如存储器装置10外部的处理器或控制器(例如，存储器控制器18))的数个信号。在一些实施例中，总线20(或信号路径或另一信号路径群组)可个别地或组合地允许信号在命令接口14与处理器或控制器(例如，存储器控制器18)之间的双向传输。同样地，总线22(或信号路径或另一信号路径群组)可个别地或组合地允许包含例如数据信号的信号在I/O接口16与例如处理器或控制器(例如，存储器控制器18)之间的双向传输。因此，处理器或控制器(例如存储器控制器18)可向存储器装置10提供各种信号，以促进要写入存储器装置10或从存储器装置10读取的数据的传输及接收。

如将了解，命令接口14可包含多个电路(例如时钟输入电路24及命令地址输入电路26)例如以确保经接收信号的适当处置。命令接口14可例如在时钟输入电路24处接收来自外部装置(例如处理器或控制器(例如，存储器控制器18或用于双列直插存储器模块的寄存器时钟驱动器(RCD)))的一或多个时钟信号。同样地，命令接口14接收可在时钟信号的正边缘上键入的命令(例如，读取命令、写入命令等)以及通常在正及负时钟边缘两者上传输或接收的数据。在一些实施例中，命令可具有可变时钟长度(例如，一或多个时钟用于接收命令)。

时钟输入电路24接收一或多个时钟信号并从其传输内部时钟信号CLK(例如，基于经接收一或多个时钟信号)。在一些实施例中，内部时钟信号CLK沿着路径30被供应到内部时钟产生器28(例如延迟锁定环路(DLL))。内部时钟产生器28基于经接收内部时钟信号CLK产生相位受控内部时钟信号(LCLK)。在一些实施例中，例如，时钟调整电路30可操作以调整内部时钟信号CLK以使其具有与相位受控内部时钟信号LCLK不同的频率。相位受控内部时钟信号LCLK例如被供应到I/O接口16，且被用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号，且可解码命令信号以提供各种内部命令。例如，命令解码器32可经由总线36向内部时钟产生器28提供命令信号以协调相位受控内部时钟信号LCLK的产生。

此外，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器设置命令、激活命令等，且经由总线路径38提供对对应于所述命令的特定存储器分区12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器分区12的存取。在一个实施例中，每一存储器分区12包含控制块40，控制块40提供必要的解码(例如，行解码器及列解码器)以及例如时序控制及数据控制的其它特征以促进执行去往及来自存储器分区12的命令。

存储器装置10基于从例如处理器的外部装置及/或由存储器控制器18接收的命令/地址信号执行例如读取命令及写入命令的操作。在一个实施例中，使用时钟信号将命令/地址信号时控到命令接口14。命令接口14可包含命令地址输入电路26，其经配置以例如通过命令解码器32接收且传输命令以提供对存储器分区12的存取。另外，命令接口14可接收使存储器装置10能够处理进入命令/地址信号上的命令的存储器选择信号。对存储器装置10内的特定存储器分区12的存取可编码在命令中。

另外，命令接口14可经配置以接收数个其它命令信号。例如，在例如通电期间，复位命令可用于复位命令接口14、状态寄存器、状态机等。也可提供用于促进测试存储器装置10的各种信号。例如，测试信号可用于将存储器装置10置于用于连接性测试的测试模式中。命令接口14还可用于针对可检测的某些错误向系统处理器或控制器提供警报信号或另一警告信号。然而，在一些实施例中，I/O接口16可另外或替代地用于传输警报信号，例如热警报。

通过经由I/O接口16传输且接收数据信号，可利用上文讨论的命令及时控信号将数据发送到存储器装置10且从存储器装置10发送数据。更具体来说，数据可经由包含多个双向数据总线的数据路径41发送到存储器分区12或从存储器分区12检索。数据I/O信号通常在一或多个双向数据总线中传输到I/O接口16且从I/O接口16接收。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将I/O信号划分为上及下字节；然而，其它存储器装置类型不需要此分割。

如将了解，例如电力供应电路(用于接收外部VDD及VSS信号)、读/写放大器(用于在读/写操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可并入存储器装置10中。因此，应理解，提供图1的框图仅为了突出存储器装置10的某些功能特征以帮助后续详细描述。

在一些实施例中，存储器装置10可安置于主机装置中(物理集成到主机装置中或以其它方式连接到主机装置)，或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上型计算机、寻呼机、蜂窝电话、个人备忘记事本、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可为网络节点，例如路由器、服务器或客户端(例如，先前描述类型的计算机中的一者)。主机装置可为某一其它类型的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视、机顶式视频分布或记录系统、有线电视盒、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(如同本文中使用的许多其它术语，用于描述系统的这些各种实例的术语可共享一些参考，且因而不应凭借所列举的其它物品进行狭义解释。)

因此，主机装置可为基于处理器的装置，其可包含控制主机中的系统功能及请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或主机外部的指令而控制主机的操作。

存储器装置10可受益于具有被放大的信号。例如，存储器分区12中被传输到输出驱动器的存储器信号可在由输出驱动器接收之前被放大。类似地，CLK及/或LCLK可类似地在传输到存储器装置10的各种元件之前被放大。用以提供对存储器装置10(或例如，其中可期望信号的类似缩放的另一电子装置)的信号的缩放的一种技术是沿着相应信号路径实施反相器链。下文描述可利用的潜在反相器链的实例。

图2说明操作以放大在输入44(例如，引脚、连接或线路)处接收的信号的反相器链42的实施例。如说明，反相器链42包含串联安置的反相器46、反相器48、反相器50及反相器52。虽然说明四个反相器46、48、50及52，但应注意，在反相器链42中可利用更大数目或更小数目个反相器。此外，应注意，说明偶数个反相器46、48、50及52，使得在输入44处接收且在输出54(例如，引脚、连接或线路)处传输的任何信号不被反相。然而，在一些实施例中，例如，当期望输出54处的经反相输出信号时，可在反相器链42中利用奇数个反相器。

如说明，反相器链42是在输出54处具有相应扇出的缩放反相器链。例如，输出54处的扇出可为相对于在输入44处驱动的电容的在输出54处的驱动或转换电流量。反相器46、48、50及52的数目及大小可经选择以针对输入44处的给定电容在输出54处产生期望的驱动或转换电流，且在一些实施例中，反相器46、48、50及52中的每一者的扇出可跨反相器46、48、50及52均匀地分布。替代地，反相器46、48、50及52的扇出可例如针对反相器链42中的反相器46、48、50及52中的每一者增加。以此方式，反相器链42操作以放大在输入44处接收的信号(即，通过由反相器链42提供的电容驱动能力的增加)。然而，当放大在输入44处接收的信号时，在从输出54产生且传输的所得信号中可存在某个量的伴随信号降级。这些错误可包含例如信号中的符号间干扰(ISI)错误及/或其它错误。因此，在一些实施例中，可将反馈路径引入反相器链中以减少信号错误，例如ISI。

图3说明反相器链56的实施例，反相器链56与反相器链42类似地操作，因为反相器链56操作以放大在输入44处接收的信号。如说明，反相器链56包含串联安置的反相器46、反相器48、反相器50及反相器52，且虽然说明四个反相器46、48、50及52，但应注意，在反相器链56中可利用更大数目或更小数目个反相器。此外，应注意，虽然说明偶数个反相器46、48、50及52使得在输入44处接收且在输出54处传输的任何信号不被反相，但在一些实施例中，例如，当期望输出54处的经反相输出信号时，可在反相器链56中利用奇数个反相器。

如说明，反相器链56是在输出54处具有相应扇出的缩放反相器链，由此反相器46、48、50及52的数目及大小可经选择以针对输入44处的给定电容在输出54处产生期望的电容驱动能力。另外，在一些实施例中，反相器46、48、50及52中的每一者的扇出可跨反相器46、48、50及52均匀地分布。替代地，反相器46、48、50及52的扇出可例如针对反相器链56中的反相器46、48、50及52中的每一者增加。以此方式，反相器链42操作以放大在输入44处接收的信号(即，通过由反相器链56提供的电容的增加)。

此外，反相器链56另外包含安置于反馈路径60中的另一反相器58。如说明，反馈路径60耦合到反相器链56中的最终反相器(即，反相器52)的输出62，且耦合到同一最终反相器(即，反相器52)的输入64，反相器58安置于其间。在一些实施例中，可基于例如从输出54输出的信号中的期望错误减少的量、面积约束及/或其它考量选择反相器58的大小。然而，可基于耦合到反馈路径60的反相器52的扇出选择耦合到反馈路径60的反相器52的大小及/或反相器58的扇出。也就是说，可根据施加到耦合到反馈路径60的反相器52的缩放因子选择反相器58。在操作中，对反馈路径60中的反相器58的选择及利用可操作以减少从输出54输出的信号中的错误。

如说明，在节点处(例如，在反相器52的输出62处)包含反馈路径60强化输入到反相器52的信号，且反相器链56可操作以提供信号的放大，同时减少相关联错误。然而，可利用额外实施例以实现关于与放大路径相关联的错误减少的类似或更好的结果。

图4说明反相器链66的实施例，反相器链66与反相器链56类似地操作，因为反相器链66操作以放大在输入44处接收的信号。如说明，反相器链66包含串联安置的反相器46、反相器48、反相器50及反相器52，且虽然说明四个反相器46、48、50及52，但应注意，在反相器链66中可利用更大数目或更小数目个反相器。此外，应注意，虽然说明偶数个反相器46、48、50及52使得在输入44处接收且在输出54处传输的任何信号不被反相，但在一些实施例中，例如，当期望输出54处的经反相输出信号时，可在反相器链66中利用奇数个反相器。

如说明，反相器链66是在输出54处具有相应扇出的缩放反相器链，由此反相器46、48、50及52的数目及大小可经选择以针对输入44处的给定电容在输出54处产生期望的电容驱动能力。另外，在一些实施例中，反相器46、48、50及52中的每一者的扇出可跨反相器46、48、50及52均匀地分布。替代地，反相器46、48、50及52的扇出可例如针对反相器链66中的反相器46、48、50及52中的每一者增加。以此方式，反相器链42操作以放大在输入44处接收的信号(即，通过由反相器链66提供的电容的增加)。

反相器链66另外包含反馈路径68、反馈路径70、反馈路径72及反馈路径74，由此反馈路径68包含安置于其中的反相器76，反馈路径70包含安置于其中的反相器78，反馈路径72包含安置于其中的反相器80，且反馈路径74包含安置于其中的反相器82及反相器84。另外，反馈路径68耦合到反相器48的输出86及反相器46的输入88。反馈路径70耦合到反相器50的输出90及反相器48的输入92。反馈路径72耦合到反相器52的输出62及反相器50的输入94，且反馈路径74耦合到反相器52的输出62及反相器52的输入96。以此方式，反馈路径68、反馈路径70、反馈路径72及反馈路径74中的每一者作为沿着反相器链66的分布式反馈的部分操作。

包含反馈路径68、反馈路径70、反馈路径72及反馈路径74在反相器链66中施加去加重行为(即，去加重从输出54传输的信号的低频内容，同时均衡或以其它方式改进从输出54传输的信号的信号质量)。经由在反馈路径68、反馈路径70、反馈路径72及反馈路径74中包含奇数个反相器而完成去加重行为在反相器链66中的这种施加。

例如，可在存储器装置10中利用反相器链66以耦合已传输到具有减小大小的门(即，为了增加可用于给定量的可用空间的存储器密度)的存储器信号，以放大从存储器门到输出驱动器的信号，以将信号从例如存储器装置10驱动到另一芯片。在此实施例中，可在预驱动器链中使用大量反相器(例如，十个或更多个反相器，每一反相器具有反相器46、48、50及52的大小特性)，以例如驱动耦合到预驱动器链的负载。类似实例可应用于时钟传输。

通过使用反相器链66作为上述预驱动器链而分布反馈机构(例如，使用多个反馈回路或路径，例如，反馈路径68、反馈路径70、反馈路径72及反馈路径74)，通过使用反馈路径68、反馈路径70、反馈路径72及反馈路径74中的反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)可减少预驱动器链中的门的数目(即，反相器链66可使用反相器46、48、50及52而不是反相器链66中与反相器46、48、50及52串联的更大数目个额外反相器来操作)。另外，反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)的大小在物理上比链式反相器(例如，反相器46、48、50及52以及将被利用的与其串联的任何额外反相器)小。因此，通过利用反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)，可移除链式反相器(例如，反相器46、48、50及52以及与其串联的任何额外反相器)，从而实现反相器链66的总占据面积相对于采取与图2或图3中的任一者中说明的形式类似的形式的反相器链的减小。

另外，链式反相器的移除减少来自通过链式反相器的路径的延迟(由链式反相器引起)，并且从通过链式反相器的路径移除缓冲级。因此，使用反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)不仅减少反相器链66相对于采取与图2或图3中的任一者中说明的形式类似的形式的反相器链的硅面积(即，占据面积)，而且分布式反馈机构(例如，反馈元件反相器76、反相器78、反相器80、反相器82及反相器84及其相应反馈路径68、反馈路径70、反馈路径72及反馈路径74)的使用还实现反相器链66相对于采取与图2或图3中的任一者中说明的形式类似的形式的反相器链的速度增加以及归因于移除较大链式反相器并将其替换为比较大链式反相器汲取更少电力的较小反馈元件(例如，反相器76、反相器78、反相器80、反相器82和反相器84)的电力节省。此外，沿着正向路径移除级降低了对电力供应波动及温度漂移的敏感度，因为那些敏感度通常与通过任何特定电路的时间延迟相关。

在图4中说明的链式反相器66中，链式反相器46、48、50及52存在扇出(例如，相对于下一级的放大因子)。如先前提及，扇出可为恒定的(例如，四个)。因此，例如，相对于电容，反相器46可为1X反相器，反相器48可为4X反相器，反相器50可为16X反相器，且反相器52可为64X，使得输出54处相对于输入44的所得电容增益是大小的64倍(即，输出54处的电容是输入44处的电容的64倍大)。反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)以与其相关联链式反相器46、48、50及52相同的生长缩放。因此，反相器76是1X反相器，反相器78是4X反相器，反相器80是16X反相器，反相器82是16X反相器，且反相器84是64X反相器。然而，反相器76、反相器78、反相器80、反相器82及反相器84中的每一者与某一反馈缩放因子相关联，所述反馈缩放因子导致反相器76、反相器78、反相器80、反相器82及反相器84的每一者至少比其相关联链式反相器46、48、50及52(例如，与反相器46、反相器48、反相器50及反相器52中的每一者相关联的相应反馈路径68、反馈路径70、反馈路径72及反馈路径74中的链式反相器46、48、50及52)小10倍、小20倍、小30倍或另一值。例如，当互连件向在任何级看到的电容贡献不均匀性时，级与级之间的扇出及反馈缩放的灵活性可为有利的。也就是说，虽然在一些实施例中可采用通过正向链的固定扇出缩放(例如，四倍大)及贯穿链的固定反馈缩放(例如，十倍大)，但从反馈路径到反馈路径的实际反馈缩放可例如变化。

如另外说明，反馈路径68、反馈路径70、反馈路径72及反馈路径74中的每一者在其中具有奇数(即，三个)反相器。反馈路径68包含反相器46、反相器48及反相器76。反馈路径70包含反相器48、反相器50及反相器78。反馈路径72包含反相器50、反相器52及反相器80。最后，反馈路径74包含(相比之下)三个反相器，但仅其中的一者是作为反相器52的一个主线反相器，其中剩余两个反相器作为两个反馈反相器(即，反相器82及反相器84)。以此方式，在一些实施例中，反馈路径68、反馈路径70、反馈路径72及反馈路径74中的每一者以与环形振荡器类似的方式操作。另外，应注意，在一些实施例中，反馈反相器82及反馈反相器84放大，这可为有益的，因为其通过添加反馈路径而减少(或最小化)施加在输出节点上的电容负载，同时仍在末级的输入(即，反相器52的输入)处提供全反馈强度。

此外，虽然反馈路径68、反馈路径70、反馈路径72及反馈路径74中的每一者在其中包含奇数(即，三)个反相器，但设想其它奇数(例如，一、五等)。同样地，在一些实施例中，反相器46、反相器48、反相器50及反相器52中的一或多者可不具有与其相关联的对应反馈路径，而剩余者具有与其相关的奇数个反相器。另外，在一些实施例中，奇数个反馈元件可安置于反相器46、反相器48、反相器50及反相器52(例如，链式反相器)中的任一者之间的单个节点处，而不包含反馈路径中的任何链式反相器。

在凭借其针对任何给定反馈路径68、反馈路径70、反馈路径72及反馈路径74存在奇数个反相器的一个实施例中，相应反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)操作以产生与在相应反馈路径68、反馈路径70、反馈路径72及反馈路径74处的潜在接收信号相反的信号。这使在输入88、92、94及96中的每一者处接收的单个振幅与反相器76、反相器78、反相器80、反相器82及反相器84相对于其相关联链式反相器46、48、50及52的大小成比例地减小(归因于反相器76、反相器78、反相器80、反相器82及反相器84的操作)。这在反相器链66中产生去加重行为(例如，去加重从输出62传输的信号的低频内容，同时维持信号的高频内容以对抗反相器链66的带宽受限电路元件的典型滚降)。但与链式反相器56不同，反相器链66中的行为的去加重跨反相器链66的全部分布而非仅分布在一个单个节点处，这可操作以改进沿着整个链式反相器66的电压裕度且不需要由单个节点处的一个反相器进行的大错误校正。

如上文提及，反馈元件(例如，反相器76、反相器78、反相器80、反相器82及反相器84)的大小可在物理上相对于其相关联链式反相器46、48、50及52更小。然而，在一些实施例中，这可导致关于在第一反馈回路(即，反馈回路68)中实施反相器(例如，反相器76)的问题；也就是说，反相器76的所需大小可能无法实现。因此，下文描述与图4的反相器链66类似地操作的反相器链的实施例的另一实施例。

图5说明反相器链98的实施例，反相器链98与图4的反相器链66类似地操作，因为反相器链98操作以放大在输入44处接收的信号。然而，与包含其中具有反相器76的反馈路径68的图4的反相器链66相比，图5的反相器98包含含有电阻器102的反馈路径100。例如，当反相器76的所需大小可能无法实现(例如，小于给定的一组工艺设计规范中所允许的大小)时，可发生这种情况。在此情况中，可实施电阻器102在第一反馈回路(例如，反馈路径100)中代替反馈反相器的取代。在一些实施例中，电阻器102可具有例如近似1000欧姆、2000欧姆、3000欧姆、5000欧姆或另一值的电阻，且电阻器102可操作以在主路径的小的早期级中(即，沿着反相器46、48、50及52)确保类似去加重益处。

另外，可另外在另一反馈回路中实施类似替换(例如，与反馈路径100类似，用电阻器替换反馈路径70中的反相器78)。在此额外实施例中，每一电阻器与特定级相关联，因此如果两个级接收电阻器反馈，那么存在两个电阻器，其中共享节点连接于主线反相器级之间，且电阻器的相对端分别连接到第一级的输入及第二级的输出。此外，在一些实施例中，基于晶体管的传输门可与电阻器反馈串联连接，以便在路径断电时将它们从主路径移除。这可辅助最小化断电状态下的泄漏电流。以此方式，电阻器的使用与图4的反馈反相器如何实施为例如可三态反相器(例如，使得它们也可根据需要被选择性地停用)类似地操作。

虽然本公开可容易受到各种修改及替代形式影响，但特定实施例已在图式中通过实例展示且已在本文中详细描述。然而，应理解，本公开不希望限于所公开的特定形式。而是，本公开希望涵盖落在如由以下所附权利要求书定义的本公开的精神及范围内的所有修改、等效物及替代例。

本文中呈现且要求的技术被引用且应用到可明显改进本技术领域的具有实际性质且因而不是抽象的、无形的或纯粹理论的实物及具体实例。此外，如果本说明书末尾所附的任何权利要求含有被指定为“用于[执行][功能]…的手段”或“用于[执行][功能]…的步骤”的一或多个元件，那么希望根据35U.S.C.112(f)解释此类元件。然而，对于包含以任何其它方式指定的元件的任何权利要求，希望不要根据35U.S.C.112(f)解释此类元件。

Claims (20)

1.一种装置，其包括：

信号路径，其包含串联连接的多个反相器，所述多个反相器包括：

第一反相器，其具有第一输入且具有第一输出；

第二反相器，其具有耦合到所述第一反相器的所述第一输出的第二输入且具有

第二输出；及

第三反相器，其具有耦合到所述第二反相器的所述第二输出的第三输入且具有

第三输出；

第一反馈路径，其将所述第二反相器的所述第二输出耦合到所述第一反相器的所述第一输入，所述第一反馈路径包含第四反相器；及

第二反馈路径，其将所述第三反相器的所述第三输出耦合到所述第二反相器的所述第二输入，所述第二反馈路径包含第五反相器。

2.根据权利要求1所述的装置，其中所述第四反相器的大小是基于所述第一反相器的经缩放大小。

3.根据权利要求1所述的装置，其中所述第四反相器的第一大小是所述第一反相器的第二大小的至多三十分之一。

4.根据权利要求1所述的装置，其中所述第五反相器的大小是基于所述第二反相器的经缩放大小。

5.根据权利要求1所述的装置，其中所述第五反相器的第一大小是所述第二反相器的第二大小的至多三十分之一。

6.根据权利要求1所述的装置，其中串联连接的所述多个反相器包括具有耦合到所述第三反相器的所述第三输出的第四输入且具有第四输出的第六反相器。

7.根据权利要求6所述的装置，其包括将所述第四反相器的所述第四输出连接到所述第三反相器的所述第三输入的第三反馈路径，所述第三反馈路径包含第七反相器。

8.根据权利要求7所述的装置，其中所述第七反相器的大小是基于所述第三反相器的经缩放大小。

9.根据权利要求7所述的装置，其中所述第七反相器的第一大小是所述第三反相器的第二大小的至多三十分之一。

10.根据权利要求7所述的装置，其包括将所述第四反相器的所述第四输出连接到所述第四反相器的所述第四输入的第四反馈路径，所述第四反馈路径包含第八反相器及第九反相器。

11.根据权利要求10所述的装置，其中所述第八反相器的大小是基于所述第三反相器的经缩放大小。

12.根据权利要求10所述的装置，其中所述第八反相器的第一大小是所述第三反相器的第二大小的至多三十分之一。

13.根据权利要求10所述的装置，其中所述第九反相器的大小是基于所述第六反相器的经缩放大小。

14.根据权利要求10所述的装置，其中所述第九反相器的第一大小是所述第六反相器的第二大小的至多三十分之一。

15.一种装置，其包括：

信号路径，其包含串联连接以界定多个中间节点的多个反相器，每一中间节点安置于所述多个反相器中的对应邻近的两个反相器之间；及

多个反馈路径，每一反馈路径将所述多个中间节点中的对应一个节点连接到所述多个中间节点中的另一节点，所述多个反馈路径中的每一者包含作为反馈反相器的至少一个反相器；

其中使用所述信号路径的对应部分及所述多个反馈路径中的对应一者闭合的每一回路路径包含奇数个反相器。

16.根据权利要求15所述的装置，其中每一回路路径中的所述反馈反相器的大小是基于所述回路路径中的至少一个反相器的第二大小。

17.根据权利要求15所述的装置，其中每一回路路径中的每一反馈反相器的大小小于所述回路路径中的至少一个反相器的第二大小。

18.根据权利要求15所述的装置，其中所述信号路径中的所述多个反相器中的每一反相器包括共同扇出值。

19.根据权利要求15所述的装置，其包括与所述多个反相器串联安置的第一反相器，其中所述第一反相器包括第一输入及第一输出，其中所述第一反相器的所述第一输出耦合到串联连接的所述多个反相器中的第二反相器的第二输出；及

初始反馈路径，其将所述第一反相器的所述第一输出连接到所述第一反相器的所述第一输入，所述初始反馈路径包含电阻器。

20.一种方法，其包括：

沿着包括串联连接的多个反相器的信号路径传输信号以增加所述信号的电容驱动能力，其中所述多个反相器中的第一反相器包括第一输入及第一输出，其中所述多个反相器中的第二反相器包括耦合到所述第一反相器的所述第一输出的第二输入且所述第二反相器包括第二输出，其中所述多个反相器中的第三反相器包括耦合到所述第二反相器的所述第二输出的第三输入且所述第三反相器包括第三输出；

沿着包含第四反相器且将所述第二反相器的所述第二输出连接到所述第一反相器的所述第一输入的第一反馈路径将来自所述第二反相器的所述第二输出的第一反馈信号反馈到所述第一反相器的所述第一输入；且

沿着包含第五反相器且将所述第三反相器的所述第三输出连接到所述第二反相器的所述第二输入的第二反馈路径将来自所述第第三反相器的所述第三输出的第二反馈信号反馈到所述第二反相器的所述第二输入。