TWI463326B

TWI463326B - Flash memory of the smart selector

Info

Publication number: TWI463326B
Application number: TW102104830A
Authority: TW
Inventors: Albert Lee; Hsing An Tsai
Priority date: 2013-02-07
Filing date: 2013-02-07
Publication date: 2014-12-01
Also published as: TW201432464A

Description

快閃記憶體之智慧型選擇器

本發明係有關於一種快閃記憶體之智慧型選擇器，尤其是可針對主要快閃記憶體及備用快閃記憶體進行讀取及寫入操作的智慧型選擇器。

不論是桌上型電腦、筆記型電腦、平板電腦乃至於工業電腦，它的組成都脫離不了硬體(Hardware)、韌體(Firmware)、作業系統(Operation System，OS)及軟體(Software)的架構，其中使用者較熟悉的是OS(比如微軟公司的Windows視窗作業系統)、軟體及硬體，而韌體則往往被忽略。如果單就系統角度而言，韌體可簡單的定義為「電腦管理者」，是介於OS與硬體之間，主要在於驅動、初始化硬體，比如鍵盤、軟碟裝置、輸出輸入埠，檢測硬體功能，以及引導作業系統，還可讓使用者選擇由哪個裝置啟動電腦，如光碟機、硬碟、軟碟、隨身碟，對於安裝作業系統、以光碟片啟動電腦或改變找尋開機媒體的順序而言，特別有用。

具體而言，在x86架構下的電腦裡，韌體通常被稱做基本輸入輸出系統(Basic Input/Output System，BIOS)，當電腦系統在通電或重置(reset)時，中央處理器(CPU)所執行的第一條指令的位址是定位到BIOS的記憶體中，讓初始化程式開始執行。BIOS是載入在電腦硬體系統上的最基本的軟體程式碼，而考量到接腳(Pin)、體積大小、價格，BIOS一般是儲存在唯讀記憶體(ROM)或快閃記憶體(flash memory)中，因此，斷電後不會丟失。

常用的快閃記憶體包括序列周邊介面匯流排(Serial Peripheral Interface Bus，SPI)的快閃記憶體(flash memory)，一般通稱為SPI-Flash，其中序列周邊介面匯流排(SPI)是一種4線同步序列資料協定，包括4線信號：SCLK(Serial Clock，序列時鐘)、MOSI/SIMO(Master Output/Slave Input，主控輸出/從屬輸入)、MISO/SOMI(Master Input/Slave Output，主控輸入/從屬輸出)、CS/SS(Chip Select/Slave Select，晶片選擇/樸從選擇)。

然而，隨著電腦系統中不同裝置的升級或更換，BIOS也需適當的更新以配合新的硬體平台，一般存放於主要快閃記憶體的內容大致可分Describe Table、ME、EEPROM、PDR與BIOS五個區塊，前面4個跟晶片程式有關，而最後一個區塊為存放系統功能設定，使用者可以從開機的BIOS視窗去修改這些設定，但若使用者同時修改到多個功能設定而導致系統無法開啟，則需有一個備份的BIOS區塊，確保系統能正常啟動。且新設定的BIOS內容只會儲存在主要快閃記憶體，備用快閃記憶體則一直保留原有的內容。

由上所述，為了使系統更為強健，則需要一種快閃記憶體之智慧型選擇器，提供主要快閃記憶體及備用快閃記憶體以個別儲存BIOS，能針對主要快閃記憶體及備用快閃記憶體分別進行切換讀取及寫入操作，提高BOIS的操作穩定性，以解決上述習用技術的問題。

本發明之主要目的在提供一種快閃記憶體之智慧型選擇器，具有序列輸入資料接腳、第一序列輸入資料接腳、第二序列輸入資料接腳、第一序列輸出資料接腳、第二序列輸出資料接腳、多工序列輸出資料接腳、輸入切換信號接腳、輸出切換信號接腳及限制切換信號接腳，係電氣連接控制核心單元、主要快閃記憶體及備用快閃記憶體，用以接收來自控制核心單元的控制信號，並依據控制信號以控制主要快閃記憶體及備用快閃記憶體的寫入及讀出操作。

控制核心單元具有SPI的主控功能，而主要快閃記憶體及備用快閃記憶體具有SPI的從屬功能，用以個別儲存BIOS的程式碼，且具有SPI接腳，包括序列時鐘接腳、序列輸入資料接腳、序列輸出資料接腳及晶片選擇接腳，而來自控制核心單元的控制信號包括序列時鐘信號、序列輸入資料、序列輸出資料、晶片選擇信號、輸入切換信號、輸出切換信號及限制切換信號。

控制核心單元的序列時鐘信號及晶片選擇信號分別是連接至主要快閃記憶體及備用快閃記憶體的序列時鐘接腳及晶片選擇接腳，序列輸入資料是連接至智慧型選擇器及主要快閃記憶體的序列輸入資料接腳，輸入切換信號、輸出切換信號及限制切換信號是連接至智慧型選擇器的輸入切換信號接腳、輸出切換信號接腳及限制切換信號接腳，智慧型選擇器的第一序列輸入資料接腳及/或第二序列輸入資料接腳分別連接主要快閃記憶體及備用快閃記憶體的序列輸入資料接腳，而主要快閃記憶體及備用快閃記憶體的序列輸出資料接腳分別連接第一序列輸出資料接腳及第二序列輸出資料接腳。

智慧型選擇器依據輸入切換信號，將序列輸入資料傳送至第一序列輸入資料接腳及/或第二序列輸入資料接腳，且依據輸出切換信號，選取來自主要快閃記憶體或備用快閃記憶體的序列輸出資料而傳送至多工序列輸出資料接腳。此外，智慧型選擇器依據限制切換信號決定定址邊限，用以配合序列輸入資料中包含的定址位址，重置主要快閃記憶體或備用快閃記憶體的相對應定址位址。

因此，本發明的智慧型選擇器能分別針對主要快閃記憶體及備用快閃記憶體，進行主要快閃記憶體的同時寫入、讀取操作、主要快閃記憶體與備用快閃記憶體區間切換讀取，其中上述切換讀取為讀取主要快閃記憶體的前四個區塊與備用快閃記憶體的BIOS區塊，對於系統來說周邊只有一個單一的主要快閃記體，但是實際上是由主要快閃記憶體與備用快閃記憶體所組成的。

如上所述，當切換區間讀取時，系統讀到的BIOS區塊為備用記憶體的BIOS區塊，此區塊為預設且無修改過的區塊，可改善因主要快閃記憶體的BIOS區塊因不正常的設定，導致系統錯誤，而無法啟動的問題，所以，當進行主要快閃記憶體、備用快閃記憶體切換讀取時，系統還是認定其為單一顆快閃記憶體。

110‧‧‧快閃記憶體之智慧型選擇器

20‧‧‧從屬單元

21‧‧‧主要快閃記憶體

23‧‧‧備用快閃記憶體

30‧‧‧控制核心單元

40‧‧‧主控單元

CS‧‧‧晶片選擇信號

CS_P‧‧‧晶片選擇接腳

LIM_SW‧‧‧限制切換信號

LIM_SW_P‧‧‧限制切換信號接腳

SI1_P‧‧‧第一序列輸入資料接腳

SI2_P‧‧‧第二序列輸入資料接腳

SCLK‧‧‧序列時鐘信號

SCLK_P‧‧‧序列時鐘接腳

SI‧‧‧序列輸入資料信號

SI_P‧‧‧序列輸入資料接腳

SI_SW‧‧‧輸入切換信號

SI_SW_P‧‧‧輸入切換信號接腳

SO‧‧‧序列輸出資料信號

SO_MUX_P‧‧‧多工序列輸出資料接腳

SO_P‧‧‧序列輸出資料接腳

SO_SW‧‧‧輸出切換信號

SO_SW_P‧‧‧輸出切換信號接腳

SO1_P‧‧‧第一序列輸出資料接腳

SO2_P‧‧‧第二序列輸出資料接腳

第一圖顯示本發明快閃記憶體之智慧型選擇器的示意圖。

第二圖顯示本發明快閃記憶體之智慧型選擇器的詳細電氣連接示意圖。

第三圖顯示本發明快閃記憶體控制主要快閃記憶體的寫入操作波形示意圖。

第四圖顯示本發明快閃記憶體控制備用快閃記憶體的寫入操作波形示意圖。

以下配合圖式及元件符號對本發明之實施方式做更詳細的說明，俾使熟習該項技藝者在研讀本說明書後能據以實施。

參閱第一圖，本發明快閃記憶體之智慧型選擇器的示意圖。如第一圖所示，本發明的快閃記憶體之智慧型選擇器10係電氣連接主要快閃記憶體21、備用快閃記憶體23及控制核心單元30，其中主要快閃記憶體21及備用快閃記憶體23係結合成序列周邊介面匯流排(SPI)從屬單元20，而智慧型選擇器10及控制核心單元30係結合成SPI主控單元40，且主要快閃記憶體21及備用快閃記憶體23具有SPI 的從屬(Slave)功能，並用以個別儲存基本輸入輸出系統(BIOS)的程式碼，同時控制核心單元30具有SPI的主控(Master)功能，以使得智慧型選擇器10接收來自控制核心單元30的控制信號，並依據控制信號而藉SPI協定，同時對主要快閃記憶體21及備用快閃記憶體23進行寫入、區間切換讀取主要快閃記憶體21及備用快閃記憶體操作，亦即更新或讀取主要快閃記憶體21及備用快閃記憶體23所儲存的BIOS。

本發明的快閃記憶體之智慧型選擇器10可藉微處理器執行特定韌體程式而實現，或直接以積體電路(IC)或多個分立電子元件構成的硬體電路而實現。此外，本發明的智慧型選擇器10也可與控制核心單元30整合成單一積體電路的SPI主控單元40。

以下，為進一步詳細說明本發明的技術特徵，請配合參閱第二圖，本發明快閃記憶體之智慧型選擇器的詳細電氣連接示意圖。智慧型選擇器10主要具有多個輸出輸入接腳，包括序列輸入資料接腳SI_P、第一序列輸入資料接腳SI1_P、第二序列輸入資料接腳SI2_P、第一序列輸出資料接腳SO1_P、第二序列輸出資料接腳SO2_P、多工序列輸出資料接腳SO_MUX_P、輸入切換信號接腳SI_SW_P、輸出切換信號接腳SO_SW_P及限制切換信號接腳LIM_SW_P，而主要快閃記憶體21及備用快閃記憶體23個別具有SPI接腳，包括序列時鐘接腳SCLK_P、序列輸入資料接腳SI_P、序列輸出資料接腳SO_P及晶片選擇接腳CS_P。

此外，上述來自控制核心單元30的控制信號包括序列時鐘信號SCLK、序列輸入資料信號SI、序列輸出資料信號SO、晶片選擇信號CS、輸入切換信號SI_SW、輸出切換信號SO_SW及限制切換信號LIM_SW。

上述智慧型選擇器10的輸出輸入接腳、主要快閃記憶體21及備用快閃記憶體23的SPI接腳以及控制信號之間的電氣連接關係為如第二圖所示，不過要注意的是，本發明的範圍並不限於第二圖的連接方式，而是可包含能實現智慧型選擇器10、主要快閃記憶體21及備用快閃記憶體23、控制核心單元30之間控制功能的其他連接方式。

具體而言，來自控制核心單元30的序列時鐘信號SCLK及晶片選擇信號CS分別是連接至主要快閃記憶體21及備用快閃記憶體23的序列時鐘接腳SCLK_P及晶片選擇接腳CS_P，序列輸入資料信號SI是連接至智慧型選擇器10的序列輸入資料接腳SI_P及主要快閃記憶體21的序列輸入資料接腳SI_P。此外，來自控制核心單元30的輸入切換信號SI_SW、輸出切換信號SO_SW及限制切換信號LIM_SW是連接至智慧型選擇器10的輸入切換信號接腳SI_SW_P、輸出切換信號接腳SO_SW_P及限制切換信號接腳LIM_SW_P，且智慧型選擇器10的第一序列輸入資料接腳SI1_P及/或第二序列輸入資料接腳SI2_P分別連接主要快閃記憶體21及備用快閃記憶體23的序列輸入資料接腳SI_P，而主要快閃記憶體221及備用快閃記憶體23的序列輸出資料接腳SO_P分別連接智慧型選擇器10的第一序列輸出資料接腳SO1_P及第二序列輸出資料接腳SO2_P。

智慧型選擇器10可依據輸入切換信號SI_SW，將序列輸入資料信號SI傳送至第一序列輸入資料接腳SI1_P及/或第二序列輸入資料接腳SI2_P，且依據輸出切換信號SO_SW，選取來自主要快閃記憶體21或備用快閃記憶體23的序列輸出資料接腳SO_P之資料而傳送至多工序列輸出資料接腳SO_MUX。此外，智慧型選擇器10可依據限制切換信號LIM_SW決定主要快閃記憶體21或備用快閃記憶體23的預設定址邊界，用以配合序列輸入資料信號SI中所包含的定址位址，以重置主要快閃記憶體21或備用快閃記憶體23的相對應定址位址，亦即在主要快閃記憶體21或備用快閃記憶體23的定址位址達到相對應的預設定址邊限時，將定址位址重置回啟始位址，亦即位址0x0(h)。

為更加有效使用主要快閃記憶體21及備用快閃記憶體23，可將主要快閃記憶體21及備用快閃記憶體23以適當的分割位址分割成A區塊及B區塊。以32M的主要快閃記憶體21為例，其定址位址範圍為0x000000(h)~0x3FFFFF(h)，可將A區塊配置成定址位址範圍為0x000000(h)~0x0FFFFF(h)，而B區塊的定址位址範圍為剩餘的0x1000000(h)~0x3FFFFF(h)，亦即分割位址為0x0FFFFF(h)。同理，備用快閃記憶體23也以相同方式分割成A區塊及B區塊。

以下將進一步說明本發明的輸入切換信號SI_SW、輸出切換信號SO_SW及限制切換信號LIM_SW的特點，其中輸入切換信號SI_SW、輸出切換信號SO_SW及限制切換信號LIM_SW可較佳的配置為二位元信號。

在進行資料輸入或資料寫入時，可依據輸入切換信號SI_SW以設定主要快閃記憶體21及/或備用快閃記憶體23為禁輸入(亦即禁寫入)，或可輸入(亦即可寫入)，其中二位元的輸入切換信號SI_SW具有四種設定方式，因此相當具有彈性，當然，還可適當增加輸入切換信號SI_SW的位元數，以提高系統應用的使用彈性。

第三圖及第四圖分別顯示主要快閃記憶體21及備用快閃記憶體23在特定輸入切換信號SI_SW下的寫入操作波形，其中主要快閃記憶體21為可寫入，而備用快閃記憶體23為禁寫入，且實際作法可為，主要快閃記憶體21的序列輸入資料接腳SI_P接收來自智慧型選擇器10的第一序列輸入資料接腳SI1_P之信號，同時備用快閃記憶體23的序列輸入資料接腳SI_P被智慧型選擇器10的第二序列輸入資料接腳SI2_P拉為低態。

由上述說明可知，在寫入時，可透過輸入切換信號SISW的切換，來選擇要寫入主要快閃記憶體21及/或備用快閃記憶體23。一般來說，備用快閃記憶體23所儲存的內容極為重要，可在主要快閃記憶體21的內容不正確或導致系統操作不正常時，用來恢復系統正常操作，所以不輕易進行寫入動作。此外，在系統操作上，主要快閃記憶體21及備用快閃記憶體23在本質上是當作單一記憶體而操作，只是以相對應的定址位址區別，同時可減少接腳數目，簡化硬體架構。

此外，在資料讀取時，可依據二位元的輸出切換信號SO_SW，選取主要快閃記憶體21及/或備用快閃記憶體23的A區塊或B區塊之資料輸出，當作本發明智慧型選擇器10的多工序列輸出資料接腳SO_MUX_P之序列輸出資料信號SO。例如，可利用輸出切換信號SO_SW設定成對應A區塊位址的序列輸出資料信號SO是來自主要快閃記憶體21的A區塊，而對應B區塊位址的序列輸出資料信號SO是來自備用快閃記憶體23的A區塊。

本發明可進一步利用限制切換信號LIM_SW選擇主要快閃記憶體21及備用快閃記憶體23的邊界位址，使得在進行連續讀取時，當智慧型選擇器10經第一序列輸入資料接腳SI1_P及/或第二序列輸入資料接腳SI2_P所傳送的定址位址是主要快閃記憶體21及/或備用快閃記憶體23的最大位址時，能確保第一序列輸入資料接腳SI1_P及/或第二序列輸入資料接腳SI2_P的下一個定址位址會從0x000000開始。例如，限制切換信號LIM_SW可設定相對應的最大位址(記憶容量)為0x1fffff(16M)、0x3fffff(32M)、0x7fffff(64M)、0xffffff(128M)。要注意的是，可增加限制切換信號 LIM_SW的位元數，藉以對應到其他具不同記憶容量的快閃記憶體，比如N位元可指定2N種記憶容量。

因此，本發明的特點在於，能分別針對儲存基本輸入輸出系統的主要快閃記憶體及備用快閃記憶體，利用SPI協定以進行獨立的寫入、讀取操作，進而改善基本輸入輸出系統的操作穩定性，亦即可在主要快閃記憶體中的基本輸入輸出系統被不適當更新或未能配合其他硬體裝置的變換而導致整體系統操作不正常或甚至失效時，藉讀取備用快閃記憶體中能匹配原有硬體系統的基本輸入輸出系統，以恢復系統操作，或提供系統修復功能。

本發明的另一特點在於利用輸入切換信號、輸出切換信號及限制切換信號，藉以更加彈性的控制主要快閃記憶體及備用快閃記憶體的寫入、讀取操作，尤其是能配合不同記憶容量的快閃記憶體，以避免超出相對應的最大可定址位址，確保正常操作，雖然本發明是由主要快閃記憶體、備用閃記憶體共兩個快閃記憶體所組成的記憶體單元，但對於系統來說，仍可被視為單一個快閃記憶體。

以上所述者僅為用以解釋本發明之較佳實施例，並非企圖據以對本發明做任何形式上之限制，是以，凡有在相同之發明精神下所作有關本發明之任何修飾或變更，皆仍應包括在本發明意圖保護之範疇。

10‧‧‧快閃記憶體之智慧型選擇器

20‧‧‧SPI從屬單元

21‧‧‧主要快閃記憶體

23‧‧‧備用快閃記憶體

30‧‧‧控制核心單元

40‧‧‧SPI主控單元

Claims

一種快閃記憶體之智慧型選擇器，係由一微處理器(MCU)執行一特定韌體程式而實現，或直接由一積體電路(IC)或以多個分立電子元件構成的一硬體電路而實現，並電氣連接一主要快閃記憶體、一備用快閃記憶體及一控制核心單元，且該主要快閃記憶體及該備用快閃記憶體具有序列周邊介面匯流排(Serial Peripheral Interface Bus，SPI)的從屬(Slave)功能，用以個別儲存基本輸入輸出系統(BIOS)的程式碼，且該控制核心單元具有SPI的主控(Master)功能，該主要快閃記憶體及該備用快閃記憶體個別具有序列周邊介面匯流排(Serial Peripheral Interface Bus，SPI)接腳，且該智慧型選擇器具有多個輸出輸入接腳，使得該主要快閃記憶體及該備用快閃記憶體是藉該等輸出輸入接腳以及該SPI接腳而電氣連結並與外部相互通信。
依據申請專利範圍第1項所述之快閃記憶體之智慧型選擇器，其中該主要快閃記憶體及該備用快閃記憶體藉預設的一分割位址而分割成一A區塊及一B區塊，但仍被系統視為一單一個快閃記憶體。
依據申請專利範圍第1項所述之快閃記憶體之智慧型選擇器，其中該SPI接腳包括一序列時鐘接腳、一序列輸入資料接腳、一序列輸出資料接腳及一晶片選擇接腳，該等輸出輸入接腳係至少包括一序列輸入資料接腳、一第一序列輸入資料接腳、一第二序列輸入資料接腳、一第一序列輸出資料接腳、一第二序列輸出資料接腳、一多工序列輸出資料接腳、一輸入切換信號接腳、一輸出切換信號接腳及一限制切換信號接腳，且輸入切換信號接腳連接一輸入切換信號，該輸出切換信號接腳連接一輸出切換信號，該限制切換信號接腳連接一限制切換信號。
依據申請專利範圍第3項所述之快閃記憶體之智慧型選擇器，其中該輸入切換信號係用以設定該主要快閃記憶體及該備用快閃記憶體為禁輸入、可輸入、禁寫入或可寫入。
依據申請專利範圍第3項所述之快閃記憶體之智慧型選擇器，其中該輸出切換信號係用以選取該A區塊或該B區塊。
依據申請專利範圍第3項所述之快閃記憶體之智慧型選擇器，其中該限制切換信號係用以決定該主要快閃記憶體或該備用快閃記憶體的一預設定址邊界。