CN113496736A - 半导体集成电路、存储器控制器以及存储器系统 - Google Patents

Abstract

本发明的实施方式提供一种可谋求小型化的半导体集成电路、存储器控制器以及存储器系统。实施方式的半导体集成电路具有第1电路、第2电路、第3电路、以及切换电路。所述第2电路与所述第1电路不同。所述第3电路能够调整信号的边沿的时序。所述切换电路在从所述第1电路对外部输出第1信号的情况下，将所述第3电路连接于所述第1电路。所述切换电路在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。

Description

半导体集成电路、存储器控制器以及存储器系统

[相关申请]

本申请享有以日本专利申请2020-50020号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本发明的实施方式涉及一种半导体集成电路、存储器控制器以及存储器系统。

背景技术

已知一种能够对要发送的选通信号的占空比进行调整的半导体集成电路。占空比是第1信号电平连续期间与第2信号电平连续期间的比。但是，对于半导体集成电路，期待进一步的小型化。

发明内容

本发明的实施方式提供一种可谋求小型化的半导体集成电路、存储器控制器以及存储器系统。

实施方式的半导体集成电路具有第1电路、第2电路、第3电路、以及切换电路。所述第2电路与所述第1电路不同。所述第3电路能够调整信号的边沿的时序。所述切换电路在从第1电路输出第1信号的情况下，将所述第3电路连接于所述第1电路。所述切换电路在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。

附图说明

图1是表示实施方式的存储器系统的构成的框图。

图2是表示实施方式的NANDPhy的构成的框图。

图3是表示实施方式的时序逻辑电路的内部构成的一部分的框图。

图4是表示实施方式的DCA(duty cycle adjustor，占空比调节器)电路的内部构成的框图。

图5(A)～(D)是表示实施方式的DCA电路的各点处的信号的时序图。

图6是表示实施方式的存储器系统的动作的一例的时序图。

图7是表示实施方式的第1变化例的NANDPhy的构成的框图。

图8是表示实施方式的第2变化例的NANDPhy的构成的框图。

图9是表示实施方式的第3变化例的NANDPhy的构成的框图。

具体实施方式

以下，参照附图对实施方式的半导体集成电路、存储器控制器以及存储器系统进行说明。在以下说明中，对具有相同或类似功能的构成标注相同符号。并且，有时省略这些构成的重复说明。在本实施方式中，所谓“基于XX”意指“至少基于XX”，也包含除XX以外还基于其他要素的情况。所谓“基于XX”，不限于直接使用XX的情况，也可能包含基于对XX进行运算或加工而成的XX的情况。“XX”为任意要素(例如任意信息)。即便在只记载为“连接”的情况下，也不限于机械连接，也可能包含为电连接的情况。也就是说，所谓“连接”，并不限于与对象物直接连接的情况，也可能包含使其他要素介存于中间而连接的情况。所谓“连接”例如意指处于信号能够流动的关系。

存储器系统具有半导体存储装置、以及控制半导体存储装置的存储器控制器。存储器控制器中所含的半导体集成电路有如下情况：具有输出作为写入数据选通信号的DQS信号的电路(DQS输出电路)、以及输出作为读取数据选通信号的振荡源信号的REB信号的电路(REB输出电路)。DQS输出电路以及REB输出电路都包含安装面积较大的电路。因此，半导体集成电路可能有难以小型化以及降低耗电的情况。

因此，在实施方式的半导体集成电路中，将DQS输出电路的构成的一部分与REB输出电路的构成的一部分共用化。由此，可谋求半导体集成电路的小型化以及耗电的降低。以下，对这种半导体集成电路进行说明。但是，本发明并不受以下所说明的实施方式限定。

(实施方式)

＜1.存储器系统的整体构成＞

图1是表示实施方式的存储器系统1的构成的框图。存储器系统1例如为1个储存装置，且与主机装置2连接。存储器系统1作为主机装置2的外部存储装置发挥功能。主机装置2例如为服务器装置、个人计算机、或移动型的信息处理装置等中的控制存储器系统1的装置。主机装置2可发行对存储器系统1的存取请求(读取请求及/或写入请求)。

存储器系统1例如具备存储器控制器10、以及复数个NAND装置20(于图1中只示出1个)。存储器控制器10为“控制器”的一例。各NAND装置20为“半导体存储装置”的一例。

＜1.1存储器控制器的构成＞

存储器控制器10例如包含：主机接口电路(主机I/F)11、RAM(Random AccessMemory，随机存取存储器)12、ROM(Read Only Memory，只读存储器)13、CPU(CentralProcessing Unit，中央处理单元)14、ECC(Error Correcting Code，纠错码)电路15、以及NAND接口电路(NANDI/F)16。这些构成通过总线17相互连接。例如，存储器控制器10由将这些构成集成于1个芯片而成的SoC(System on a Chip，片上系统)所构成。但是，这些构成的一部分也可设置于存储器控制器10的外部。也可将RAM12、ROM13、CPU14、以及ECC电路15中的1个以上设置于NANDI/F16的内部。

主机I/F11在CPU14的控制下，执行主机装置2与存储器系统1之间的通信接口的控制、以及主机装置2与RAM12之间的数据传输的控制。

RAM12例如为SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等，但不限于这些。RAM12作为用于主机装置2与NAND装置20之间的数据传输的缓冲器发挥功能。RAM12为CPU14提供占空区。在存储器系统1的动作时，将ROM13中所存储的固件(程序)载入到RAM12中。

CPU14为硬件处理器的一例。CPU14例如通过执行被载入到RAM12中的固件来控制存储器控制器10的动作。例如，CPU14控制与对NAND装置20的数据的写入、读出、以及抹除相关的动作。

ECC电路15对于对NAND装置20的写入对象的数据进行用于纠错的编码。ECC电路15在从NAND装置20读出的数据中包含错误的情况下，基于在写入动作时所付与的纠错码对所读出的数据执行纠错。

NANDI/F16在CPU14的控制下执行RAM12与NAND装置20之间的数据传输的控制。在本实施方式中，NANDI/F16具有复数个通道Ch(于图1中只示出1个)。NANDI/F16例如包括与通道Ch的数量对应的复数个NANDPhy30。

NANDPhy30是作为NANDI/F16的接收发送电路的一部分的物理层。NANDPhy30将从存储器控制器10对NAND装置20发送的数字信号转换为电气信号。NANDPhy30经由存储器控制器10与NAND装置20之间的传输线路L(于图2中只示出一部分传输线路L)将所转换的电气信号发送到NAND装置20。NANDPhy30经由传输线路L接收从NAND装置20发送的电气信号。传输线路L可设为差动传输线路。NANDPhy30将接收到的电气信号转换为数字信号。NANDPhy30的内部构成将于后文详细叙述。NANDPhy30为“半导体集成电路”的一例。

如图1所示，于NANDPhy30与NAND装置20之间接收发送的信号包含数据信号(DQ)、数据选通信号(DQS)、芯片使能信号(CEB)、指令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写入使能信号(WEB)、读取使能信号(REB)、以及未图示的写入保护信号(WP)等。这些信号经由个别的传输线路L接收发送。数据信号(DQ)可设为并行地发送的信号。数据选通信号(DQS)、写入使能信号(WEB)、以及读取使能信号(REB)分别也可为差动信号。

数据信号(DQ)包含表示对NAND装置20的写入对象的数据(以下称为“写入数据”)的内容的信号、表示自NAND装置20的读出对象的数据(以下称为“读取数据”)的内容的信号、表示各种指令的信号、表示数据的写入目的地或读出目的地的地址的信号等。数据信号(DQ)例如以8比特为单位，经由彼此独立的8条传输线路L接收发送。在本实施方式中，存在将作为数据信号(DQ)的写入数据以及读取数据分别称为“写入DQ”以及“读取DQ”的情况。写入DQ为“第1数据”的一例。读取DQ为“第2数据”的一例。

数据选通信号(DQS)是与数据信号(DQ)对应的选通信号。作为数据选通信号(DQS)，有与写入DQ对应的写入数据选通信号(以下称为“写入DQS”)、以及与读取DQ对应的读取数据选通信号(以下称为“读取DQS”)。

写入DQS是与写入DQ一起被从NANDPhy30输出到NAND装置20，在NAND装置20内用于写入数据的读取。写入DQS是根据写入DQ的输出而输出的信号，包含触发信号(“L”(“低”)电平与“H”(“高”)电平的信号交替地重复的信号)。写入DQS为“第1信号”的一例，且为“第1选通信号”的一例。

读取DQS是与读取DQ一起被从NAND装置20输出到NANDPhy30，在NANDPhy30内用于读取数据的读取。读取DQS是根据读取DQ的输出而输出的信号，包含触发信号。读取DQS为“第2选通信号”的一例，且为“第5信号”的一例。在本实施方式中，读取DQS是基于被从NANDPhy30输出到NAND装置20的振荡源信号(读取数据选通信号)在NAND装置20内产生，且被从NAND装置20输出到NANDPhy30。关于该内容，将于下文叙述。

芯片使能信号(CEB)能够从复数个NAND装置20中选择存取对象的NAND装置20，在选择NAND装置20时被断定。芯片使能信号(CEB)是有效“L”的信号，例如以“L”电平进行断定。指令锁存使能信号(CLE)能够将从NANDPhy30输出到NAND装置20的指令锁存到NAND装置20内的指令寄存器中。地址使能信号(ALE)能够将从NANDPhy30输出到NAND装置20的地址锁存到NAND装置20内的地址寄存器中。指令锁存使能信号(CLE)以及地址锁存使能信号(ALE)是有效“H”的信号，例如以“H”电平进行断定。

写入使能信号(WEB)能够对NAND装置20传送数据(例如指令或地址)。写入使能信号(WEB)是有效“L”的信号，例如以“L”电平进行断定。读取使能信号(REB)能够从NAND装置20读出数据。读取使能信号(REB)是有效“L”信号，例如以“L”电平进行断定。在本实施方式中，读取使能信号(REB)可包含作为成为读取DQS的来源的触发信号的读取数据选通振荡源信号。关于该内容，将于下文叙述。读取使能信号REB是为了接收读取DQ而输出的信号，为“第2信号”的一例。写入保护信号WP是禁止写入以及抹除时所断定的信号。

在本实施方式中，“L”电平为“第1电压电平”的一例，“H”电平为“第2电压电平”的一例。但是，“第1电压电平”以及“第2电压电平”的定义不限于所述示例。也可“H”电平为“第1电压电平”的一例，“L”电平为“第2电压电平”的一例。

＜1.2NAND装置的构成＞

NAND装置20例如具有：存储胞阵列21、逻辑控制电路22、输入输出电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28、以及感测放大器29。

存储胞阵列21包含与字线以及位线建立关联的复数个非易失性存储胞晶体管(未图示)，而非易失地存储数据。

逻辑控制电路22从NANDPhy30接收芯片使能信号(CEB)、指令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写入使能信号(WEB)、读取使能信号(REB)、以及写入保护信号(WP)等。

在本实施方式中，从NANDPhy30输出到逻辑控制电路22的读取使能信号(REB)包含作为成为读取DQS的来源的触发信号的读取数据选通振荡源信号(RESS)(参照图6，以下称为“振荡源信号RESS”)。逻辑控制电路22将接收到的振荡源信号RESS输出到输入输出电路23。

输入输出电路23在输入输出电路23与NANDPhy30之间接收发送数据信号(DQ)以及数据选通信号(DQS)。例如，输入输出电路23基于写入使能信号(WEB)确定数据信号(DQ)内的指令以及地址，并将所确定的指令以及地址传输到寄存器24。输入输出电路23从NANDPhy30接收写入DQ以及写入DQS，使用写入DQS读取写入数据，并将所读取的写入数据输出到感测放大器29。

输入输出电路23从感测放大器29接收读取数据。输入输出电路23使用从逻辑控制电路22接收的振荡源信号RESS作为动作时脉，自所接收的读取数据产生读取DQ。进而，输入输出电路23使用振荡源信号RESS作为动作时脉而产生读取DQS。输入输出电路23将所产生的读取DQ以及读取DQS输出到NANDPhy30。

寄存器24保持指令以及地址。寄存器24将地址传输到行解码器28以及感测放大器29。寄存器24将指令传输到定序器25。定序器25接收指令，并依据基于接收到的指令的序列来控制整个NAND装置20。

电压产生电路26基于来自定序器25的指示产生数据的写入、读出、以及抹除等动作所需的电压。电压产生电路26将所产生的电压供给至驱动器组27。驱动器组27包含复数个驱动器，基于从寄存器24接收的地址将来自电压产生电路26的各种电压供给至行解码器28以及感测放大器29。驱动器组27例如基于地址中的行地址，对行解码器28供给各种电压。

行解码器28从寄存器24接收地址中的行地址，而选择基于该行地址的行的存储胞。然后，经由行解码器28对所选择的行的存储胞传输来自驱动器组27的电压。

感测放大器29在数据的读出时，感测被从存储胞晶体管读出到位线的读取数据，并将所感测到的读取数据传输到输入输出电路23。感测放大器29在数据的写入时，将经由位线而写入的写入数据传输到存储胞晶体管。感测放大器29从寄存器24接收地址中的列地址，并输出基于该列地址的列的数据。

＜2.NANDPhy的构成＞

图2是表示NANDPhy30的构成的框图。图2中，抽选NANDPhy30中与信号的接收发送相关的电路的一部分而示出。在NANDPhy30连接有信号产生电路C1以及信号接收电路C2。信号产生电路C1以及信号接收电路C2例如为分别被包含于NANDI/F16中的电路。但是，信号产生电路C1以及信号接收电路C2各自的一部分或全部也可通过使CPU14执行固件来实现。信号产生电路C1以及信号接收电路C2各自的一部分或全部也可作为NANDPhy30的一部分而设置。信号接收电路C2为“接收电路”的一例。

NANDPhy30例如具有：PLL(Phase Locked Loop，锁相回路)电路31、第1多工器32、第1时序逻辑电路33、第1延迟电路34、第1占空调整电路35、第2多工器36、第3多工器37、第1输入输出电路41、第2输入输出电路42、第2时序逻辑电路51、第2延迟电路52、第2占空调整电路53、第3输入输出电路54、以及定序器C3。在本实施方式中，为了便于说明，而将具有信号的输入功能或输出功能中的至少一功能的电路称为“输入输出电路”。例如，第2输入输出电路42只具有信号的输出功能，不具有信号的输入功能。

PLL(Phase Locked Loop)电路31是相位同步电路，包含动作时脉CLK的振荡器。PLL电路31分别连接于第1时序逻辑电路33的第2输入端子以及第2时序逻辑电路51的第2输入端子。PLL电路31将所产生的动作时脉CLK分别供给至第1时序逻辑电路33以及第2时序逻辑电路51。

第1多工器32的第1输入端子经由第1信号路径30a连接于信号产生电路C1。从信号产生电路C1对第1信号路径30a输出表示写入DQS的输出模式的信号(以下称为“写入DQS数据(或写入DQS数据信号)”)。写入DQS数据为“第3信号”的一例。

第1多工器32的第2输入端子经由第2信号路径30b连接于信号产生电路C1。从信号产生电路C1对第2信号路径30b输出表示读取使能信号(REB)的输出模式的信号(以下称为“REB数据(或REB数据信号)”)。REB数据为“第4信号”的一例。

第1多工器32的输出端子连接于第1时序逻辑电路33的第1输入端子。从信号产生电路C1对第1多工器32的控制端子输入DQS/REB选择信号(以下称为“控制信号S1”)。控制信号S1是通过信号产生电路C1在进行针对NAND装置20的数据写入动作(第1动作)的情况下被切换成“L”电平，在进行针对NAND装置20的数据读出动作(第2动作)的情况下被切换成“H”电平。

第1多工器32在被输入“L”电平的控制信号S1的情况下，将第1多工器32的第1输入端子连接于第1多工器32的输出端子。由此，在针对NAND装置20的数据写入动作时，从信号产生电路C1输出到第1信号路径30a的写入DQS数据穿过第1多工器32被输入到第1时序逻辑电路33。

另一方面，第1多工器32在被输入“H”电平的控制信号S1的情况下，将第1多工器32的第2输入端子连接于第1多工器32的输出端子。由此，在针对NAND装置20的数据读出动作时，从信号产生电路C1输出到第2信号路径30b的REB数据穿过第1多工器32被输入到第1时序逻辑电路33。在本实施方式中，通过第1多工器32构成将第1信号路径30a与第2信号路径30b选择性地连接于第1时序逻辑电路33的切换电路SW2。切换电路SW2为“第2切换电路”的一例。

切换电路SW2能够择一地选择将第1信号路径30a连接于下述第3电路的第1连接状态(第3连接状态)、与将第2信号路径30b连接于下述第3电路的第2连接状态(第4连接状态)。切换电路SW2在对NAND装置20进行数据的写入动作(第1动作)的情况下选择所述第1连接状态，在对NAND装置20进行数据的读出动作(第2动作)的情况下选择所述第2连接状态。在本实施方式中，切换电路SW2包含多工器32，该多工器32在所述第1连接状态下将第1信号路径30a连接于下述第3电路，在所述第2连接状态下将第2信号路径30b连接于下述第3电路。

第1时序逻辑电路33基于从第1多工器32输入的信号、以及从PLL电路31输入的动作时脉CLK产生被调整了时序的信号。第1时序逻辑电路33为“信号产生电路”的一例。

此处，使用图3对第1时序逻辑电路33的构成进行说明。图3是表示第1时序逻辑电路33的内部构成的一部分的框图。第1时序逻辑电路33例如包含DDR(Double Data Rate，双数据速率)正反器电路(以下称为“DDR_FF电路”)。DDR_FF电路是以所输入的动作时脉CLK的倍数的速度(1/2周期)输出所输入的信号DATA的逻辑值的电路。DDR_FF电路例如具有：第1正反器电路33a(以下称为“第1FF电路33a”)、第2正反器电路33b(以下称为“第2FF电路33b”)、以及多工器33c。

第1FF电路33a的信号输入端子连接于第1多工器32的输出端子。第1FF电路33a的时脉输入端子连接于PLL电路31的输出端子。第2FF电路33b的信号输入端子连接于第1多工器32的输出端子。第2FF电路33b的时脉输入端子经由逻辑反转电路连接于PLL电路31的输出端子。

多工器33c的第1输入端子连接于第1FF电路33a的输出端子。多工器33c的第2输入端子连接于第2FF电路33b的输出端子。多工器33c的控制端子连接于PLL电路31的输出端子。多工器33c的输出端子是第1时序逻辑电路33的输出端子。多工器33c能够基于输入到控制端子的动作时脉CLK在将第1FF电路33a的输出端子连接于多工器33c的输出端子的第1状态、与将第2FF电路33b的输出端子连接于多工器33c的输出端子的第2状态之间进行切换。

第1时序逻辑电路33例如分别在动作时脉CLK的各周期的上升边沿与下降边沿更新从第1时序逻辑电路33的输出端子输出的值。由此，第1时序逻辑电路33产生基于动作时脉CLK而调整了时序的信号。但是，第1时序逻辑电路33的构成不限于上述，可采用起到相同或类似功能的各种构成。

返回至图2继续说明。第1时序逻辑电路33在从第1多工器32输入有写入DQS数据的情况下，基于写入DQS数据与动作时脉CLK产生写入DQS。所产生的写入DQS被输出到第1延迟电路34。另一方面，第1时序逻辑电路33在从第1多工器32输入REB数据的情况下，基于REB数据与动作时脉CLK产生包含振荡源信号RESS的读取使能信号(REB)。所产生的读取使能信号REB被输出到第1延迟电路34。

第1延迟电路34使输入到第1延迟电路34的信号延迟。第1延迟电路34例如包含串联连接的复数个延迟元件，能够基于来自外部的信号(例如来自NANDPhy30内的定序器C3的控制信号)变更延迟元件的数量。第1延迟电路34能够通过变更延迟元件的数量来调整所输入的信号的延迟量。例如，第1延迟电路34能够通过使写入DQS延迟来调整写入DQS相对于写入DQ的偏斜。第1延迟电路34的输出端子连接于第1占空调整电路35的输入端子。

第1占空调整电路35(Duty Cycle Adjuster：DCA，以下称为“第1DCA电路35”)是对由第1时序逻辑电路33产生的信号(写入DQS或读取使能信号(REB))的占空比进行调整的电路。第1占空调整电路35能够对输入到第1占空调整电路35的信号的边沿的时序进行调整，为“调整电路”的一例。第1DCA电路35的输出端子连接于第2多工器36的第1输入端子以及第3多工器37的第2输入端子。在本实施方式中，通过第1时序逻辑电路33、第1延迟电路34、以及第1DCA电路35中的任一者或组合而构成“第3电路”的一例。

此处，使用图4对第1DCA电路35的构成进行说明。图4是表示第1DCA电路35的内部构成的框图。第1DCA电路35例如具有延迟电路35a、AND元件35b、OR元件35c、以及多工器35d。

延迟电路35a使输入到第1DCA电路35的信号(写入DQS或读取使能信号(REB))延迟。延迟电路35a例如包含串联连接的复数个延迟元件，能够基于来自外部的信号(例如来自NANDPhy30内的定序器C3的控制信号)变更延迟元件的数量。延迟电路35a能够通过变更延迟元件的数量来调整所输入的信号的延迟量。延迟电路35a的构成也可与第1延迟电路34的构成相同。

对AND元件35b的第1输入端子供给经延迟电路35a延迟的信号。对AND元件35b的第2输入端子直接供给输入到第1DCA电路35的信号。同样地，对OR元件35c的第1输入端子供给经延迟电路35a延迟的信号。对OR元件35c的第2输入端子直接供给输入到第1DCA电路35的信号。

多工器35d的第1输入端子连接于AND元件35b的输出端子。多工器35d的第2输入端子连接于OR元件35c的输出端子。多工器35d的输出端子是第1DCA电路35的输出端子。多工器35d能够基于来自外部的信号(例如来自NANDPhy30内的定序器C3的控制信号)，在将AND元件35b的输出端子连接于多工器35d的输出端子的第1状态、与将OR元件35c的输出端子连接于多工器35d的输出端子的第2状态之间进行切换。

图5是表示第1DCA电路35的内部的各点处的信号的时序图。图5(A)表示刚输入到第1DCA电路35后的信号(图4中的A点处的信号)的波形。图5(B)表示经延迟电路35a延迟的信号(图4中的B点处的信号)的波形。图5(C)表示输入到多工器35d的第1输入端子的信号(图4中的C点处的信号)的波形。图5(D)表示输入到多工器35d的第2输入端子的信号(图4中的D点处的信号)的波形。

如图5所示，定序器C3能够基于通过延迟电路35a所获得的信号的延迟量、与多工器35d的状态来变更穿过第1DCA电路35的信号的占空比。例如，定序器C3通过使多工器35d成为所述第1状态而使信号的占空比小于原本的信号。定序器C3通过使多工器35d成为所述第2状态而使信号的占空比大于原本的信号。例如，通过延迟电路35a使输入到第1DCA电路35的信号(参照图5(A))延迟1/4周期(参照图5(B))，选择输入到多工器35d的第2输入端子的信号(参照图5(D))，由此占空比变大(“H”电平的期间变长)，使占空一致。

返回至图2继续说明。对第2多工器36的第1输入端子输入已穿过第1DCA35的信号。第2多工器36的第2输入端子经由第1旁路信号路径30c连接于第1信号路径30a。因此，对第2多工器36的第2输入端子输入从信号产生电路C1输出到第1信号路径30a的写入DQS数据。第2多工器36的输出端子连接于第1输入输出电路41的驱动器41a。与第1多工器32同样地，从信号产生电路C1对第2多工器36的控制端子输入控制信号S1。

第2多工器36在被输入“L”电平的控制信号S1的情况下，将第2多工器36的第1输入端子连接于第2多工器36的输出端子。换句话说，第2多工器36将第1DCA电路35连接于第1输入输出电路41。由此，在针对NAND装置20的数据写入动作时，从第1DCA电路35输出的写入DQS穿过第2多工器36被输入到第1输入输出电路41。在该情况下，第1输入输出电路41将写入DQS输出到NAND装置20。

另一方面，第2多工器36在被输入“H”电平的控制信号S1的情况下，将第2多工器36的第2输入端子连接于第2多工器36的输出端子。换句话说，第2多工器36在阻断了第1DCA电路35与第1输入输出电路41的连接的状态下，经由第1旁路信号路径30c将第1信号路径30a与第1输入输出电路41连接。由此，在针对NAND装置20的数据读出动作时，从信号产生电路C1输入到第1信号路径30a的写入DQS数据穿过第2多工器36被输入到第1输入输出电路41。在该情况下，第1输入输出电路41将由信号产生电路C1保持于“H”电平的写入DQS数据输出到NAND装置20。处于“H”电平的写入DQS数据是对于NAND电路20而言表示相对于数据的写入的否定状态的信号。

第3多工器37的第1输入端子经由第2旁路信号路径30d连接于第2信号路径30b。因此，对第3多工器37的第1输入端子输入从信号产生电路C1输出到第2信号路径30b的REB数据。对第3多工器37的第2输入端子输入穿过了第1DCA电路35的信号。第3多工器37的输出端子连接于第2输入输出电路42的驱动器42a。与第1多工器32以及第2多工器36同样地，从信号产生电路C1对第3多工器37的控制端子输入控制信号S1。

第3多工器37在被输入“L”电平的控制信号S1的情况下，将第3多工器37的第1输入端子连接于第3多工器37的输出端子。换句话说，第3多工器37于阻断第1DCA电路35与第2输入输出电路42的连接的状态下，经由第2旁路信号路径30d将第2信号路径30b与第2输入输出电路42连接。由此，在针对NAND装置20的数据写入动作时，从信号产生电路C1输入到第2信号路径30b的REB数据穿过第3多工器37被输入到第2输入输出电路42。在该情况下，第2输入输出电路42将由信号产生电路C1保持于“H”电平的REB数据输出到NAND装置20。处于“H”电平的REB数据是对于NAND装置20而言表示相对于数据的读出的否定状态的信号。

另一方面，第3多工器37在被输入“H”电平的控制信号S1的情况下，将第3多工器37的第2输入端子连接于第3多工器37的输出端子。换句话说，第3多工器37将第1DCA电路35连接于第2输入输出电路42。由此，在针对NAND装置20的数据读出动作时，从第1DCA电路35输出的读取使能信号(REB)穿过第3多工器37被输入到第2输入输出电路42。在该情况下，第2输入输出电路42将读取使能信号(REB)输出到NAND装置20。

在本实施方式中，通过第2多工器36以及第3多工器37构成将第1DCA电路35选择性地连接于第1输入输出电路41或第2输入输出电路42的切换电路SW1。切换电路SW1为“第1切换电路”的一例。第2多工器36为“第1连接电路”的一例。第3多工器37为“第2连接电路”的一例。

切换电路SW1在与从下述第3输入输出电路54对NAND装置20发送写入DQ相关联地从第1输入输出电路41对NAND装置20输出写入DQS的情况下，将所述第3电路连接于第1输入输出电路41。另一方面，切换电路SW1在与第3输入输出电路54从NAND装置20接收读取DQ相关联地从第2输入输出电路42对NAND装置20输出振荡源信号RESS的情况下，将所述第3电路连接于第2输入输出电路42。所谓“相关联地”意指为了实现某种处理(数据的写入或读取等)而有关联，不限于两个动作同步的情况，也包含两个动作不同步的情况。

在本实施方式中，切换电路SW1于在至少一部分与从第3输入输出电路54对NAND装置20发送写入DQ的期间A(于下述图6的例中为时间点t5至时间点t6的期间)重复的周期B(于图6的例中为时间点t5至时间点t6的周期)内，从第1输入输出电路41对NAND装置20输出写入DQS的情况下，将所述第3电路连接于第1输入输出电路41。时间点t5例如为写入DQS的最初的上升边沿从第1输入输出电路41被输出的时间点。时间点t6例如为写入DQS的最后的下降边沿从第1输入输出电路41被输出的时间点。期间B可先于期间A开始，也可于期间A后结束。

另一方面，切换电路SW1于在至少一部分相对于第3输入输出电路54从NAND装置20接收读取DQ的期间C(于图6的例中为时间点t13'至时间点t14'的期间)先行的期间D(于图6的例中为时间点t13至时间点t14的期间)内，从第2输入输出电路42对NAND装置20输出振荡源信号RESS的情况下，将所述第3电路连接于第2输入输出电路42。时间点t13'例如为第1输入输出电路41接收读取DQS的最初的上升边沿的时间点。时间点t14'例如为第1输入输出电路41接收读取DQS的最后的下降边沿的时间点。时间点t13例如为振荡源信号RESS的最初的上升边沿从第2输入输出电路42被输出的时间点。时间点t14例如为振荡源信号RESS的最后的下降边沿从第2输入输出电路42被输出的时间点。期间D是先于期间C开始，并且一部分与期间C重复的期间。期间D也可在期间C开始之前结束。

切换电路SW1能够择一地选择第1连接状态与第2连接状态，所述第1连接状态是将所述第3电路连接于第1输入输出电路41并且将第2信号路径30b连接于第2输入输出电路42，所述第2连接状态是阻断第2信号路径30b与第2输入输出电路42的电连接并将所述第3电路连接于第2输入输出电路42。切换电路SW1在对NAND装置20进行数据的写入动作(第1动作)的情况下选择所述第1连接状态，在对NAND装置20进行数据的读出动作(第2动作)的情况下选择所述第2连接状态。在本实施方式中，切换电路SW1包含多工器37，该多工器37在所述第1连接状态下将第2信号路径30b连接于第2输入输出电路42，在所述第2连接状态下将所述第3电路连接于第2输入输出电路42。

第1输入输出电路41例如包含第1端子41p、驱动器41a、以及接收器41b。第1端子41p例如为用于将NANDPhy30与外部连接的端子，经由传输线路L连接于NAND装置20。驱动器41a以及接收器41b共有第1端子41p。

驱动器41a将输入到第1输入输出电路41的信号(写入DQS或写入DQS数据)经由第1端子41p以及传输线L输出到NAND装置20。例如，从信号产生电路C1对驱动器41a的控制端子输入写入DQS输出使能信号(以下称为“控制信号S2”)。驱动器41a在控制信号S2处于“L”电平的情况下，能够将从第2多工器36输入到第1输入输出电路41的信号输出到NAND装置20。另一方面，驱动器41a在控制信号S2处于“H”电平的情况下，抑制从第2多工器36输入到第1输入输出电路41的信号的输出。驱动器41a为“发送缓冲电路”的一例。

接收器41b接收从NAND装置20经由传输线路L以及第1端子41p输入到第1输入输出电路41的信号(读取DQS)。也就是说，写入DQS以及读取DQS经由同一传输线路L以及同一端子41p接收发送。接收器41b将接收到的读取DQS输出到信号接收电路C2。第1输入输出电路41为“第1电路”的一例。接收器41b为“接收缓冲电路”的一例。

第2输入输出电路42例如具有第2端子42p以及驱动器42a。第2端子42p例如为用于将NANDPhy30与外部连接的端子，经由传输线路L连接于NAND装置20。驱动器42a将输入到第2输入输出电路42的信号(读取使能信号(REB)或REB数据)经由第2端子42p以及传输线路L输出到NAND装置20。第2输入输出电路42为“第2电路”的一例。驱动器42a为“发送缓冲电路”的一例。

第2时序逻辑电路51的第1输入端子连接于信号产生电路C1。从信号产生电路C1对第2时序逻辑电路51输出表示写入数据的内容的信号(以下称为“写入DQ数据”)。第2时序逻辑电路51基于从信号产生电路C1输入的写入DQ数据、与从PLL电路31输入的动作时脉CLK产生写入DQ。所产生的写入DQ被输出到第2延迟电路52。第2时序逻辑电路51例如具有与第1时序逻辑电路33相同的构成，但也可具有不同的构成。

第2延迟电路52视需要使输入到第2延迟电路52的写入DQ延迟。第2延迟电路52例如具有与第1延迟电路34相同的构成，但也可具有不同的构成。

第2占空调整电路53(以下称为“第2DCA电路53”)是对由第2时序逻辑电路51产生并由第2延迟电路52延迟的写入DQ的占空比进行调整的电路。第2DCA电路53的输出端子连接于第3输入输出电路54的驱动器54a。但是，第2DCA电路53可省略，也可设置等效的延迟电路。

第3输入输出电路54例如具有：第3端子54p、驱动器54a、以及接收器54b。第3端子54p是用于将NANDPhy30与外部连接的端子，经由传输线路L连接于NAND装置20。驱动器54a以及接收器54b共有第3端子54p。第3输入输出电路54为“第4电路”的一例。

驱动器54a将输入到第3输入输出电路54的信号(写入DQ)经由第3端子53p以及传输线路L输出到NAND装置20。例如，从信号产生电路C1对驱动器54a的控制端子输入写入DQ输出使能信号(以下称为“控制信号S3”)。驱动器54a在控制信号S3处于“L”电平的情况下，能够将从第2DCA电路53输入到第3输入输出电路54的信号输出到NAND电路20。另一方面，驱动器54a在控制信号S3处于“H”电平的情况下，抑制从第2DCA电路53输入到第3输入输出电路54的信号的输出。驱动器54a为“发送缓冲电路”的一例。

接收器54b接收从NAND装置20经由传输线路L以及第3端子54p输入到第3输入输出电路54的信号(读取DQ)。也就是说，写入DQ以及读取DQ经由同一传输线路L以及同一端子54p接收发送。接收器54b将接收到的读取DQ输出到信号接收电路C2。接收器54b为“接收缓冲电路”的一例。

信号接收电路C2从第1输入输出电路41接收读取DQS。信号接收电路C2从第3输入输出电路54接收读取DQ。信号接收电路C2基于读取DQS从读取DQ读出读取数据。

＜3.动作＞

图6是表示存储器系统1的动作的时序图。首先，对针对NAND装置20的数据写入进行说明。伴随于数据写入的动作为“第1动作”的一例。在以下说明中，设为时间按照时间点t1、t2、…、tN(N为任意自然数)的顺序经过。

在本实施方式中，在进行数据的写入动作的情况下，信号产生电路C1将输入到第1至第3多工器32、36、37的控制信号S1保持于“L”电平。其结果为，第1信号路30a连接于第1时序逻辑电路33，第1DCA电路35连接于第1输入输出电路41。进而，第2信号路径30b经由第2旁路信号路径30d连接于第2输入输出电路42。

信号产生电路C1在时间点t1使与存取对象的NAND装置20相关的芯片使能信号(CEB)从“H”电平转变为“L”电平。由此，断定芯片使能信号(CEB)，存取对象的NAND装置20成为已选择的状态。

接下来，信号产生电路C1在时间点t2使指令锁存使能信号(CLE)从“L”电平转变为“H”电平，并且使写入使能信号(WEB)从“H”电平转变为“L”电平。由此，断定指令锁存使能信号(CLE)以及写入使能信号(WEB)。然后，信号产生电路C1使写入使能信号(WEB)从“L”电平转变为“H”电平。与该动作并行地，信号产生电路C1经由NANDPhy30将指示数据的写入的写入指令通过写入DQ对NAND装置20发送。信号产生电路C1在发送写入指令后，使指令锁存使能信号(CLE)恢复到“L”电平。

接下来，信号产生电路C1在时间点t3使地址使能信号(ALE)从“L”电平转变为“H”电平，并且使写入使能信号(WEB)从“H”电平转变为“L”电平。由此，断定地址使能信号(ALE)以及写入使能信号(WEB)。然后，信号产生电路C1使写入使能信号(WEB)从“L”电平转变为“H”电平。与该动作并行地，信号产生电路C1经由NANDPhy30将数据的写入目的地地址通过写入DQ对NAND装置20发送。信号产生电路C1在发送写入目的地地址后，使地址使能信号(ALE)恢复到“L”电平。

接下来，信号产生电路C1在时间点t4使对第1信号路径30a输入的写入DQS数据从“H”电平转变为“L”电平。在进行数据的写入动作的情况下，第1多工器32将第1信号路径30a连接于第1时序逻辑电路33。由此，输入到第1信号路径30a的写入DQS数据穿过第1多工器32被输入到第1时序逻辑电路33。第1时序逻辑电路33在时间点t5至时间点t6的期间内，基于所输入的写入DQS数据与动作时脉CLK产生作为触发信号的写入DQS，并将所产生的写入DQS输入到第1延迟电路34。

来自第1时序逻辑电路33的写入DQS经第1延迟电路34调整延迟量，经第1DCA电路35调整占空比。在进行数据的写入动作的情况下，第2多工器36将第1DCA电路35连接于第1输入输出电路41。由此，穿过了第1DCA电路35的写入DQS经由第2多工器36被输入到第1输入输出电路41。从信号产生电路C1对第1输入输出电路41的驱动器41a供给允许信号的输出的“L”电平的写入DQS输出使能信号(控制信号S2)。由此，输入到第1输入输出电路41的写入DQS被从第1端子41p对NAND装置20输出。

另一方面，信号产生电路C1将写入数据输入到第2时序逻辑电路51。第2时序逻辑电路51基于所输入的写入数据与动作时脉CLK产生写入DQ，并将所产生的写入DQ输入到第2延迟电路52。来自第2时序逻辑电路51的写入DQ经由第2延迟电路52以及第2DCA电路53被输入到第3输入输出电路54。从信号产生电路C1对第3输入输出电路54的驱动器54a供给允许信号的输出的“L”电平的写入DQ输出使能信号(控制信号S3)。由此，输入到第3输入输出电路54的写入DQ被从第3端子54p对NAND装置20输出。

然后，信号产生电路C1在时间点t7使对第1信号路径30a输入的写入DQS数据从“L”电平转变为“H”电平。由此，与数据的写入相关的一连串动作结束。

在进行所述数据的写入动作的情况下，信号产生电路C1将对第2信号路径30b输入的REB数据保持于“H”电平。也就是说，信号产生电路C1将读取使能信号(REB)维持于否定状态(无效状态)。在进行数据的写入动作的情况下，如上所述，第2信号路径30b通过第1多工器32被从第1时序逻辑电路33切离。因此，输入到第2信号路径30b的REB数据不被输入到第1时序逻辑电路33。

在进行数据的写入动作的情况下，第3多工器37将第2旁路信号路径30d连接于第2输入输出电路42。也就是说，从第2信号路径30b输入到第2旁路信号路径30d的REB数据经由第3多工器37被输入到第2输入输出电路42。然后，输入到第2输入输出电路42的被保持于“H”电平的REB数据自第2端子42p被输出到NAND装置20。由此，将读取使能信号(REB)为否定状态、即为写入动作的准备状态输出到NAND装置20。

接下来，对针对NAND装置20的数据读出进行说明。伴随于数据的读出的动作为“第2动作”的一例。图6所示的例表示数据的写入动作中所选择的NAND装置20接着成为数据的读出对象的情况。图6所示的例是关于与数据的读出动作相关的指令以及地址的发送也兼用写入使能信号(WEB)的例。图6中的箭头表示在时间点t10、t17通过控制信号S1切换多工器32、36、37的状态，且在时间点t11、t16通过控制信号S2切换第1输入输出电路41的驱动器41a的状态。

信号产生电路C1在时间点t8使指令锁存使能信号(CLE)从“L”电平转变为“H”电平，并且使写入使能信号(WEB)从“H”电平转变为“L”电平。由此，断定指令锁存使能信号(CLE)以及写入使能信号(WEB)。然后，信号产生电路C1使写入使能信号(WEB)从“L”电平转变为“H”电平。与该动作并行地，信号产生电路C1经由NANDPhy30通过写入DQ对NAND装置20发送指示数据的读出的读取指令。信号产生电路C1在发送读取指令后，使指令锁存使能信号(CLE)恢复到“L”电平。

接下来，信号产生电路C1在时间点t9使地址使能信号(ALE)从“L”电平转变为“H”电平，并且使写入使能信号(WEB)从“H”电平转变为“L”电平。由此，断定地址使能信号(ALE)以及写入使能信号(WEB)。然后，信号产生电路C1使写入使能信号(WEB)从“L”电平转变为“H”电平。与该动作并行地，信号产生电路C1经由NANDPhy30通过写入DQ对NAND装置20发送数据的读出目的地地址。信号产生电路C1在发送读出目的地地址后，使地址使能信号(ALE)恢复到“L”电平。

在进行数据的读出动作时，信号产生电路C1使输入到第1至第3多工器32、36、37的控制信号S1从“L”电平转变为“H”电平。其结果为，第2信号路径30b连接于第1时序逻辑电路33，第1DCA电路35连接于第2输入输出电路42。进而，第1信号路径30a经由第1旁路信号路径30c连接于第1输入输出电路41。此处，控制信号S1从“L”电平向“H”电平的转变例如在时间点t10进行，但不限于此。如果控制信号S1从“L”电平向“H”电平的转变在时间点t7之后，那么可在时间点t9之前，也可在时间点t8之前。在本实施方式中，信号产生电路C1在时间点t17之前将控制信号S1保持于“H”电平。

接下来，信号产生电路C1在时间点t11，使写入DQS输出使能信号(控制信号S2)从“L”电平转变为“H”电平，并在时间点t16之前的期间内维持“H”电平。也就是说，通过使控制信号S2成为否定状态，抑制从第1输入输出电路41输出信号。由此，能够利用第1输入输出电路41接收读取DQS。

接下来，信号产生电路C1在时间点t12使对第2信号路径30b输入的REB数据从“H”电平转变为“L”电平。由此，对NAND装置20通知为读出动作的准备状态。在进行数据的读出动作的情况下，第1多工器32将第2信号路径30b连接于第1时序逻辑电路33。由此，输入到第2信号路径30b的REB数据穿过第1多工器32被输入到第1时序逻辑电路33。第1时序逻辑电路33在时间点t13至时间点t14的期间内，基于所输入的REB数据与动作时脉CLK产生作为触发信号的振荡源信号RESS，并将所产生的振荡源信号RESS输入到第1延迟电路34。

来自第1时序逻辑电路33的振荡源信号RESS经第1延迟电路34调整延迟量，经第1DCA电路35调整占空比。在进行数据的读出动作的情况下，第3多工器37将第1DCA电路35连接于第2输入输出电路42。由此，穿过了第1DCA电路35的振荡源信号RESS经由第3多工器37被输入到第2输入输出电路42。由此，输入到第2输入输出电路42的振荡源信号RESS被从第2端子42p对NAND装置20输出。

根据该动作，NAND装置20对NANDPhy30的第1端子41p输出读取DQS，并且对NANDPhy30的第3端子54p输出读取DQ。如图6所示，读取DQS成为相对于振荡源信号RESS稍微延迟的信号。第1输入输出电路41将输入到第1端子41p的读取DQS输出到信号接收电路C2。第3输入输出电路54将输入到第3端子54p的读取DQ输出到信号接收电路C2。信号接收电路C2基于所输入的读取DQ与读取DQS读出读取数据。

然后，信号产生电路C1在时间点t15使对第2信号路径30b输入的REB数据从“L”电平转变为“H”电平。据此，读取DQS从“L”电平转变为“H”电平。由此，与数据的读出相关的来自NANDPhy30的信号的输出动作结束。

在进行所述数据的读出动作的情况下，信号产生电路C1将对第1信号路径30a输入的写入DQS数据保持于“H”电平。在本实施方式中，在进行数据的读出动作的情况下，第1信号路径30a通过第1多工器32被从第1时序逻辑电路33切离。因此，输入到第1信号路径30a的写入DQS数据不被输入到第1时序逻辑电路33。

＜4.优点＞

根据这种构成，可提供一种可谋求小型化以及耗电的降低的半导体集成电路。此处，作为比较例，考虑如下半导体集成电路，其独立地设置有基于写入DQS数据产生并输出写入DQS的DQS输出电路、以及产生并输出包含振荡源信号RESS的读取使能信号(REB)的REB输出电路。在该情况下，尽管DQS输出电路以及REB输出电路被排他性地使用，但DQS输出电路以及REB输出电路分别具有时序逻辑电路及/或DCA电路。此处，时序逻辑电路以及DCA电路分别包含复数个元件，与其他电路相比，所需的电路面积相对较大，漏电流也相对较多。因此，在对DQS输出电路以及REB输出电路分别设置时序逻辑电路及/或DCA电路的情况下，半导体集成电路容易大型化，耗电也容易变大。

另一方面，在本实施方式中，通过设置切换电路，DQS输出电路以及REB输出电路可共有1个以上的电路。例如，在本实施方式中，DQS输出电路以及REB输出电路共有面积相对较大的时序逻辑电路及/或DCA电路。由此，可谋求电路面积的小型化以及漏电流的削减。进而，也迎合电路规模削减而削减正反器电路的数量(例如时序逻辑电路内的正反器电路的数量)。因此，也可削减时脉树的数量，可谋求树的最佳化，也可期待时脉树的电力削减。由此，可谋求半导体集成电路的小型化以及耗电的降低。

在以下示出实施方式的几个变化例。

(第1变化例)

图7是表示第1变化例的NANDPhy30x的构成的框图。如图7所示，第1延迟电路34也可设置于第2多工器36(切换电路SW1)与第1输入输出电路41之间来代替第1时序逻辑电路33与第1DCA电路35之间。其原因在于：因为振荡源信号RESS在NAND装置20内被用作动作时脉而非选通信号，所以有也可不调整振荡源信号RESS的延迟量的情况。在本变化例中，通过第1时序逻辑电路33与第1DCA电路35构成“第3电路”的一例。但是，如上所述，“第3电路”也可只由第1时序逻辑电路33、与第1DCA电路35中的一者所构成。

(第2变化例)

图8是表示第2变化例的NANDPhy30y的构成的框图。如图8所示，NANDPhy30y也可具有电压输出电路C4来代替第1旁路信号路径30c以及第2旁路信号路径30d。例如，电压输出电路C4连接于第2多工器36的第2输入端子以及第3多工器37的第1输入端子。电压输出电路C4对第2多工器36的第2输入端子以及第3多工器37的第1输入端子输入被固定于“H”电平的信号。被固定于“H”电平的信号例如为与读取使能信号(REB)的否定状态对应的信号。被固定于“H”电平的信号为“第5信号”的一例。第3多工器37在对NAND装置20进行数据的写入动作的情况下，将被固定于“H”电平的信号输入到第2输入输出电路42。在该情况下，第2输入输出电路42将从第3多工器37输入的信号输出到NAND装置20。通过这种构成，也可实现与所述实施方式相同的功能。

(第3变化例)

图9是表示第3变化例的NANDPhy30z的构成的框图。如图9所示，也可省略第2多工器36以及第1旁路信号路径30c。在该情况下，通过第3多工器37以及第1输入输出电路41的驱动器41a实现“第1切换电路SW1”的一例，第1输入输出电路41中除驱动器41a以外的部分相当于“第1电路”的一例。在该情况下，基于针对第1输入输出电路41的驱动器41a的写入DQS输出使能信号(控制信号S2)的状态，切换第1DCA电路35与所述第1电路之间的连接状态。通过这种构成，也可实现与所述实施方式相同的功能。

以上，对几个实施方式进行了说明，但实施方式不限于所述例。例如，也可将第1至第3多工器32、36、37中的1个以上置换为由复数个电路元件(例如NAND逻辑闸电路)所构成的相同或相似功能的电路来代替多工器电路。NANDPhy30、30x、30y、30z也可具有等效的延迟电路来代替第2DCA电路53。也可省略第1DCA电路35以及第2DCA电路53，而只安装第1延迟电路34以及第2延迟电路52的延迟控制功能。

根据以上所说明的至少一个实施方式，半导体集成电路具备切换电路，该切换电路在进行根据向外部的第1数据的输出而输出第1信号的第1动作的情况下，将第3电路连接于第1电路，在进行为了接收第2数据而输出第2信号的第2动作的情况下，将所述第3电路连接于第2电路。由此，可谋求半导体集成电路的小型化。

以下，附记几个半导体集成电路。

[1]一种半导体集成电路，其具备：

第1电路；

第2电路，与所述第1电路不同；

第3电路，能够调整信号的边沿的时序；以及

第1切换电路，在进行从所述第1电路对外部输出与第1数据对应的第1信号的第1动作的情况下，将所述第3电路连接于所述第1电路，在进行为了从所述外部接收第2数据而从所述第2电路对所述外部输出与所述第1信号不同的第2信号的第2动作的情况下，将所述第3电路连接于所述第2电路。

[2]：如[1]所记载的半导体集成电路，其中

所述第1信号包含第1触发信号，

所述第2信号包含第2触发信号。

[3]：如[1]所记载的半导体集成电路，其还具备：

第1信号路径，被输入第3信号；

第2信号路径，被输入第4信号；以及

第2切换电路，在进行所述第1动作的情况下，将所述第1信号路径连接于所述第3电路，在进行所述第2动作的情况下，将所述第2信号路径连接于所述第3电路。

[4]：如[3]所记载的半导体集成电路，其中

所述第1切换电路在进行所述第1动作的情况下，将从所述第2信号路径输入到所述第1切换电路的所述第4信号输出到所述第2电路。

[5]：如[4]所记载的半导体集成电路，其中

所述第2信号能够在第1电压电平与第2电压电平之间转变，在进行所述第2动作的情况下，至少在某时序成为所述第1电压电平，且

所述第1切换电路在进行所述第1动作的情况下，将处于所述第2电压电平的所述第4信号输出到所述第2电路。

[6]：如[1]所记载的半导体集成电路，其

还具备连接于所述第1电路的接收电路，且

所述第1电路在进行所述第2动作的情况下，将从外部接收到的用于所述第2数据的选通信号输出到所述接收电路。

已对本发明的几个实施方式进行说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，可于不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式以及其变化与包含在发明的范围或主旨内同样地，包含在发明申请专利范围中所记载的发明以及其均等范围内。

[符号的说明]

1 存储器系统

10 存储器控制器

20 NAND装置(半导体存储装置)

30 NANDPhy(半导体集成电路)

30a 第1信号路径

30b 第2信号路径

41 第1输入输出电路(第1电路)

42 第2输入输出电路(第2电路)

SW1 第1切换电路

SW2 第2切换电路

Claims (20)

1.一种半导体集成电路，其特征在于具备：

第1电路；

第2电路，与所述第1电路不同；

第3电路，能够调整信号的边沿的时序；以及

第1切换电路，在从所述第1电路对外部输出第1信号的情况下，将所述第3电路连接于所述第1电路，在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。

2.根据权利要求1所述的半导体集成电路，其特征在于还具备第4电路，该第4电路能够对所述外部发送第1数据，且能够从所述外部接收第2数据，且

所述第1切换电路在与所述第4电路对所述外部发送所述第1数据相关联地从所述第1电路对所述外部输出所述第1信号的情况下，将所述第3电路连接于所述第1电路，在与所述第4电路自所述外部接收所述第2数据相关联地从所述第2电路对所述外部输出所述第2信号的情况下，将所述第3电路连接于所述第2电路。

3.根据权利要求2所述的半导体集成电路，其特征在于：所述第1切换电路于在与所述第4电路对所述外部发送所述第1数据的期间至少一部分重复的期间从所述第1电路对所述外部输出所述第1信号的情况下，将所述第3电路连接于所述第1电路，于在相对于所述第4电路从所述外部接收所述第2数据的期间至少一部分先行的期间从所述第2电路对所述外部输出所述第2信号的情况下，将所述第3电路连接于所述第2电路。

4.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于：所述第1信号是用于从所述半导体集成电路对所述外部发送的第1数据的第1选通信号，

所述第2信号是用于从所述外部接收的第2数据的第2选通信号的振荡源信号。

5.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于：所述第3电路包含能够调整信号的延迟或占空比的电路。

6.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于还具备：

第1信号路径，被输入第3信号；

第2信号路径，被输入第4信号；以及

第2切换电路，在从所述第1电路对所述外部输出所述第1信号的情况下，将所述第1信号路径连接于所述第3电路，在从所述第2电路对所述外部输出所述第2信号的情况下，将所述第2信号路径连接于所述第3电路。

7.一种存储器控制器，其特征在于具备：

第1电路；

第1端子，连接于所述第1电路；

第2电路，与所述第1电路不同；

第2端子，连接于所述第2电路；

第3电路，能够调整信号的边沿的时序；以及

第1切换电路，在与对外部发送第1数据相关联地进行从所述第1电路对所述外部输出第1信号的第1动作的情况下，将所述第3电路连接于所述第1电路而从所述第1端子输出所述第1信号，在与从所述外部接收第2数据相关联地进行从所述第2电路对所述外部输出与所述第1信号不同的第2信号的第2动作的情况下，将所述第3电路连接于所述第2电路而从所述第2端子输出所述第2信号。

8.根据权利要求7所述的存储器控制器，其特征在于：所述第1端子以及所述第2端子能够连接于半导体存储装置，所述第1动作是使所述半导体存储装置写入所述第1数据的动作，所述第2动作是使所述半导体存储装置读出所述第2数据的动作。

9.一种存储器系统，其特征在于具备：

半导体存储装置；

第1电路，能够与所述半导体存储装置连接；

第2电路，能够与所述半导体存储装置连接，且与所述第1电路不同；

第3电路，能够调整信号的边沿的时序；以及

第1切换电路，在与对所述半导体存储装置发送第1数据相关联地进行从所述第1电路对所述半导体存储装置输出第1信号的第1动作的情况下，将所述第3电路连接于所述第1电路，在与从所述半导体存储装置接收第2数据相关联地进行从所述第2电路对所述半导体存储装置输出与所述第1信号不同的第2信号的第2动作的情况下，将所述第3电路连接于所述第2电路。

10.根据权利要求9所述的存储器系统，其特征在于：所述第1动作是对所述半导体存储装置写入所述第1数据的动作，所述第2动作是从所述半导体存储装置读出所述第2数据的动作。

11.根据权利要求9所述的存储器系统，其特征在于：在所述第1动作，在与对所述外部发送所述第1数据的期间至少一部分重复的期间，从所述第1电路对所述外部输出所述第1信号，

在所述第2动作，在相对于从所述外部接收所述第2数据的期间至少一部分先行的期间，从所述第2电路对所述外部输出所述第2信号。

12.根据权利要求9至11中任一项所述的存储器系统，其特征在于：

所述第1信号是用于所述第1数据的第1选通信号，

所述第2信号是用于所述第2数据的第2选通信号的振荡源信号。

13.根据权利要求9至11中任一项所述的存储器系统，其特征在于：

所述第3电路包含能够调整信号的延迟或占空比的电路。

14.根据权利要求9至11中任一项所述的存储器系统，其特征在于还具备：

第1信号路径，被输入第3信号；

第2信号路径，被输入第4信号；以及

第2切换电路，在进行所述第1动作时，将所述第1信号路径连接于所述第3电路，在进行所述第2动作时，将所述第2信号路径连接于所述第3电路。

15.根据权利要求14所述的存储器系统，其中所述第3电路包含能够基于所述第3信号与动作时脉而产生所述第1信号，且能够基于所述第4信号与所述动作时脉而产生所述第2信号的电路。

16.根据权利要求14所述的存储器系统，其特征在于：所述第1切换电路能够择一地选择将所述第3电路连接于所述第1电路且将所述2信号路径连接于所述第2电路的第1连接状态、与将所述第3电路连接于所述第2电路的第2连接状态，在进行所述第1动作的情况下选择所述第1连接状态，在进行所述第2动作的情况下选择所述第2连接状态。

17.根据权利要求16所述的存储器系统，其特征在于：所述第1切换电路包含多工器，该多工器在所述第1连接状态下将所述2信号路径连接于所述第2电路，在所述第2连接状态下将所述第3电路连接于所述第2电路。

18.根据权利要求14所述的存储器系统，其特征在于：所述第2切换电路能够择一地选择将所述第1信号路径连接于所述第3电路的第3连接状态、与将所述第2信号路径连接于所述第3电路的第4连接状态，在进行所述第1动作的情况下选择所述第3连接状态，在进行所述第2动作的情况下选择所述第4连接状态。

19.根据权利要求9所述的存储器系统，其特征在于：所述第1电路包含发送所述第1信号的第1发送缓冲电路、与接收根据所述第2信号而发送的第5信号的接收缓冲电路，且

所述第2电路包含发送所述第2信号的第2发送缓冲电路。

20.根据权利要求9所述的存储器系统，其特征在于：所述第2信号能够在第1电压电平与第2电压电平之间转变，在进行所述第2动作的情况下，至少在指定时序成为所述第1电压电平，

所述第1切换电路在进行所述第1动作的情况下，将被输入到所述第1切换电路的处于所述第2电压电平的第5信号输出到所述第2电路。

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