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KR102585218B1 - 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 - Google Patents

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 Download PDF

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KR102585218B1
KR102585218B1 KR1020170126354A KR20170126354A KR102585218B1 KR 102585218 B1 KR102585218 B1 KR 102585218B1 KR 1020170126354 A KR1020170126354 A KR 1020170126354A KR 20170126354 A KR20170126354 A KR 20170126354A KR 102585218 B1 KR102585218 B1 KR 102585218B1
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정병훈
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Abstract

본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 웨이브 파이프라인 구조의 데이터 경로를 거친 데이터를 복수의 FIFO 입력 클락 신호들을 기초로 저장하고, 복수의 FIFO 출력 클락 신호들을 기초로 저장된 데이터를 출력하는 FIFO 메모리, 선택 클락 신호를 기초로 입출력 패드에 데이터를 출력하는 시리얼라이저 및 FIFO 메모리와 시리얼라이저 사이에 연결되고, FIFO 메모리로부터 출력된 데이터와 선택 클락 신호 사이의 위상차를 보상하는 직렬 파이프라인 구조를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치{NON-VOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 자세하게는 순차적으로 데이터를 독출하기 위한 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 휘발성 반도체 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
하지만 최근 들어 비휘발성 반도체 메모리 장치를 사용하는 시스템의 동작 주파수가 증가함에 따라 비휘발성 반도체 메모리 장치도 빠른 속도로 동작될 것이 요구되며, 이를 위한 다양한 방안이 제안된다.
본 개시의 기술적 사상은 비휘발성 메모리 장치 및 이를 포함하는 저장 장치에서, 웨이브 파이프라인(Wave-Pipeline) 및 직렬 파이프라인(Series-Pipeline)을 혼용함으로써 데이터와 데이터 멀티플렉서(DATA MUX)의 선택 클락 신호간 위상차를 없애고, 고속으로 데이터 독출(READ) 동작을 수행하기 위한 장치 및 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 웨이브 파이프라인 구조의 데이터 경로를 거친 데이터를 복수의 FIFO 입력 클락 신호들을 기초로 저장하고, 복수의 FIFO 출력 클락 신호들을 기초로 저장된 데이터를 출력하는 FIFO 메모리, 선택 클락 신호를 기초로 입출력 패드에 데이터를 출력하는 시리얼라이저 및 FIFO 메모리와 시리얼라이저 사이에 연결되고, FIFO 메모리로부터 출력된 데이터와 선택 클락 신호 사이의 위상차를 보상하는 직렬 파이프라인 구조를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 적어도 하나의 메모리 셀 어레이, 복수의 비트 라인들을 통해 적어도 하나의 메모리 셀 어레이와 연결되는 복수의 페이지 버퍼 회로들 및 복수의 페이지 버퍼 회로들과 연결되고, 적어도 하나의 파이프라인 출력단을 포함하는 출력 버퍼 회로를 포함할 수 있고, 적어도 하나의 파이프라인 출력단은 FIFO 메모리와 직렬 파이프라인 구조를 포함하는 하이브리드 파이프라인 출력단을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 저장 장치는, 데이터 독출 모드에서, 웨이브 파이프라인 구조의 데이터 경로를 거친 데이터를 순차적으로 입력 받고, 순차적으로 출력하는 FIFO 메모리 및 출력된 데이터의 위상을 앞당겨 출력하는 직렬 파이프라인 구조를 포함하는 적어도 하나의 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 고속 동작 여부를 결정하는 메모리 컨트롤러를 포함할 수 있고, 메모리 컨트롤러는 고속 동작 모드에서, 적어도 하나의 비휘발성 메모리 장치의 동작에 필요한 레이턴시를 조정할 수 있다.
본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치 및 저장 장치에 의하면, 하이브리드 파이프라인 구조에서 FIFO 메모리로부터 출력되는 데이터와 데이터 멀티플렉서 선택신호의 위상 차를 보상하는 메모리 장치를 구현할 수 있다.
뿐만 아니라, 이로 인해 비휘발성 메모리장치를 고속으로 동작할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 2는 본 개시의 예시적 실시예에 따른 출력 버퍼 회로 내의 데이터 독출 과정을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 FIFO 메모리 내의 레지스터를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따른 직렬 파이프라인 구동 클락 발생기를 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 직렬 파이프라인 구동 클락 신호 타이밍도를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 출력 버퍼 회로를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 데이터의 타이밍도를 나타낸다.
도 8a 및 도 8b는 본 개시의 예시적 실시예에 따른 FIFO 입력 클락 발생기 및 FIFO 출력 클락 발생기를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 각종 클락 신호 생성 과정을 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 12a는 본 개시의 예시적 실시예에 따른 하이브리드 파이프라인 출력단을 나타낸다.
도 12b는 본 개시의 예시적 실시예에 따른 웨이브 파이프라인 출력단을 나타낸다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
도 17은 본 개시의 예시적 실시예에 따른 저장 장치를 나타낸다.
도 18은 본 개시의 예시적 실시예에 따른 SSD를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(10)를 나타낸다. 비휘발성 메모리 장치(10)는 메모리 셀 어레이(100), 로우 디코더(200), 전압 생성부(300), 페이지 버퍼 회로(400), 출력 버퍼 회로(500) 및 제어 로직(600)을 포함할 수 있다. 그러나 비휘발성 메모리 장치(10)의 구성은 이에 한정되지 않으며, 입력 버퍼 회로 및 컬럼 디코더 등과 같은 다른 구성 요소를 더 포함할 수 있다.
도 1을 참조하면, 비휘발성 메모리 장치(10)가 메모리 셀 어레이(100)를 하나 포함하는 것으로 도시하고 있지만, 이에 제한되지는 않는다. 예를 들어, 비휘발성 메모리 장치(10)는 복수의 메모리 셀 어레이(100)를 포함할 수 있다. 본 발명의 비휘발성 메모리 장치(10)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있다. 비휘발성 메모리 장치(10)는 3차원 어레이 구조로 구현될 수 있다. 이하에서 설명의 편의를 위해 비휘발성 메모리 장치(10)가 낸드 플래시 메모리 장치인 것을 가정하여 설명하겠지만, 이에 제한되지는 않을 것이다.
메모리 셀 어레이(100)는 복수의 메모리 블록들을 포함할 수 있다. 다만 설명의 편의를 위해 하나의 블록만 도시한다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell; MLC)일 수 있다. 그러나 본 개시는 이에 한정되지 않는다. 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(single level cell; SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell; MLC)일 수 있다.
메모리 셀 어레이(100)는 워드 라인들(WLs), 스트링 선택 라인(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(200)에 연결될 수 있고, 비트 라인들(BLs)을 통해 페이지 버퍼 회로(400)에 연결될 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BLs)에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀과 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
로우 디코더(200)는 로우 어드레스(X-ADDR)를 기초로 워드 라인들(WLs) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(200)는 워드 라인에 워드 라인 전압을 전달할 수 있다. 프로그램 동작시, 로우 디코더(200)는 선택된 워드 라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 독출 동작시, 로우 디코더(200)는 선택 워드 라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(200)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 생성부(300)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성부(300)는 워드 라인들(WLs)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(300)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.
페이지 버퍼 회로(400)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)에 연결될 수 있고, 제어 로직(600)으로부터 수신한 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 프로그램 동작 또는 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(400)는 디코딩된 컬럼 어드레스를 이용하여 비트 라인들(BLs)을 선택함으로써 데이터 라인들(DLs)에 연결할 수 있다. 여기서 데이터 라인들(DLs)의 개수는 비트 라인들(BLs)의 개수보다 적을 수 있다.
페이지 버퍼 회로(400)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 독출 동작시 독출된 데이터를 저장하는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시, 페이지 버퍼들에 저장된 데이터는 비트 라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램될 수 있다. 독출 동작시, 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트 라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 페이지 버퍼 회로(400)는 메모리 셀 어레이(100)의 제1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(100)의 제2 영역으로 저장할 수도 있다. 예를 들어, 페이지 버퍼 회로(400)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(600)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(100)에 데이터를 저장하거나 메모리 셀 어레이(100)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 로직(600)은 비휘발성 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(600)에서 출력된 각종 내부 제어 신호는 로우 디코더(200), 전압 생성부(300), 페이지 버퍼 회로(400) 및 출력 버퍼 회로(500)에 제공될 수 있다. 예를 들어, 제어 로직(600)은 로우 디코더(200)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 생성부(300)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 페이지 버퍼 회로(400)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 출력 버퍼 회로(500)에 출력 제어 신호(CTRL_O)를 제공할 수 있다. 하지만 본 개시는 이에 제한되지 않으며, 제어 로직(600)은 다른 내부 제어 신호들을 더 제공할 수 있다. 예를 들면, 제어 로직(600)은 컬럼 디코더에 컬럼 어드레스를 제공할 수 있다.
또한 제어 로직(600)은 데이터 라인들(DLs)에 전송되는 독출 데이터의 데이터 무결성을 보장하기 위한 페일 비트 카운트(fail bit count) 기능을 수행하는 FBC(Fail Bit Count) 모드를 지원할 수 있다. FBC 모드시 데이터 라인들(DLs)에 전송되는 독출 데이터와 기대 데이터(expected data)를 비교함으로써 페일 비트가 카운팅 될 수 있다. FBC 모드는 외부의 요청에 따라 선택적으로 수행될 수 있다. 예를 들어, 고속 모드의 독출 동작시 FBC 모드가 활성화될 수 있으며, 일부의 컬럼 어드레스에 대해서만 활성화될 수 있다. 비휘발성 메모리 장치(10)가 FBC 모드를 지원함으로써, 독출 데이터에 대한 신뢰성을 향상시킬 수 있다.
출력 버퍼 회로(500)는 데이터 라인들(DLs)을 통해 적어도 하나의 페이지 버퍼 회로(400)에 연결될 수 있다. 데이터 독출 동작시, 출력 버퍼 회로(500)는 페이지 버퍼 회로(400)에 읽혀진 데이터를 데이터 라인들(DLs)을 통하여 외부로 출력할 수 있다.
데이터 독출 동작시, 데이터 독출 동작은 FIFO 메모리들(520)을 이용하는 웨이브 파이프라인 방식과 직렬 파이프라인 구조(540)를 이용하는 직렬 파이프라인 방식이 혼용된 하이브리드 파이프라인 방식으로 수행될 수 있다. 페이지 버퍼 회로(400)는 컬럼 어드레스 입력과 제공된 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 페이지 버퍼 회로(400)에 저장된 데이터를 순차적으로 웨이브 파이프라인 방식으로 데이터 라인들(DLs)로 출력할 수 있다. FIFO 메모리들(520)은 복수의 FIFO 입력 클락 신호들(FICLK<n:1>, n은 2 이상의 자연수)을 기초로 데이터 라인들(DLs)에 전송되는 데이터를 순차적으로 입력 받을 수 있으며, 복수의 FIFO 출력 클락 신호들(FOCLK<n:1>)을 기초로 데이터를 순차적으로 출력할 수 있다.
FIFO 메모리들(520)의 FIFO 깊이(FIFO depth)가 증가함에 따라 FIFO 메모리들(520)로부터 출력되는 데이터의 위상(phase)은 지연될 수 있다. 지연된 위상을 보상하기 위해 출력 버퍼 회로(500)는 직렬 파이프라인 구조(540)를 포함할 수 있다. 직렬 파이프라인 구조(540)는 복수의 직렬 파이프라인들을 포함할 수 있으며, 직렬 파이프라인 구동 클락 신호를 기초로 FIFO 메모리들(520)로부터 수신한 데이터의 위상을 바꾸어 출력할 수 있다. 예를 들어, 직렬 파이프라인 구조(540)로 입력되는 데이터는 FIFO 출력 클락 신호들(FOCLK<n:1>)과 동일하거나 미세하게 빠른 위상을 가질 수 있으며, 직렬 파이프라인 구조(540)로부터 출력되는 데이터는 입출력 패드 전단에 있는 시리얼라이저(Serializer; 예를 들어, 도 2의 560)를 동작시키는 선택 클락 신호와 동일하거나 미세하게 느린 위상을 가질 수 있다. 시리얼라이저는 멀티플렉서(Multiplexer; MUX)로 구현될 수 있고, 이하에서 시리얼라이저는 멀티플렉서로 구현된 데이터 멀티플렉서인 것으로 설명될 것이지만 이에 제한되지는 않을 것이다. 출력 버퍼 회로(500)의 데이터 독출 동작에 대해서는 이하의 도면들을 통해 보다 구체적으로 설명될 수 있다.
본 발명의 예시적 실시예에 따른 비휘발성 메모리 장치(10)는 웨이브 파이프라인 방식과 직렬 파이프라인 방식이 혼용된 하이브리드 파이프라인 방식이 사용됨으로써 고속의 독출 동작을 수행할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 출력 버퍼 회로 내의 데이터 독출 과정을 나타낸다.
페이지 버퍼 회로는 데이터는 복수의 데이터 라인들(DLs)을 통해 출력하지만 설명의 편의상 하나의 데이터 라인(DL[i])을 통해 전달되는 데이터의 독출 과정을 설명한다. 데이터 라인(DL[i])을 통해 독출되는 데이터는 웨이브 파이프라인 구조의 데이터 경로를 거쳐 출력 버퍼 회로에 입력될 수 있다. 출력 버퍼 회로는 FIFO 메모리(520), 직렬 파이프라인 구조(540) 및 데이터 멀티플렉서(또는 시리얼라이저;560)를 포함할 수 있다. 데이터 멀티플렉서는 데이터 입출력 패드(DQ[i])와 연결될 수 있다. 데이터 독출 모드에서, 웨이브 파이프라인 구조의 데이터 경로를 거친 데이터는 FIFO 메모리(520), 직렬 파이프라인 구조(540) 및 데이터 멀티플렉서(560)를 거쳐 출력될 수 있다.
FIFO 메모리(520)는 데이터를 저장하기 위한 n개(n은 자연수)의 레지스터들(REG_1~REG_n)을 포함할 수 있다. 레지스터의 개수 n은 FIFO 메모리(520)의 FIFO 깊이(FIFO depth)로 칭해질 수 있다. 레지스터들(REG_1~REG_n) 각각의 구조는 도 3을 참조하여 설명될 수 있다.
FIFO 메모리(520)의 레지스터들(REG_1~REG_n) 각각은 FIFO 입력 클락 신호(FICLK_1~FICLK_n)에 응답하여 입력되는 데이터를 순차적으로 저장할 수 있고, FIFO 출력 클락 신호(FOCLK_1~FOCLK_n)에 응답하여 데이터를 순차적으로 출력할 수 있다. FIFO 출력 클락 신호(FOCLK_1~FOCLK_n)는 FIFO 입력 클락 신호(FICLK_1~FICLK_n)와 비교하여 전파 지연(Propagation Delay)에 해당하는 레이턴시(Latency)를 가질 수 있다. 비휘발성 메모리 장치는 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)을 생성하는 FIFO 입력 클락 발생기를 포함할 수 있으며, 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)을 생성하는 FIFO 출력 클락 발생기를 포함할 수 있다. FIFO 입력 클락 발생기 및 FIFO 출력 클락 발생기에 대해서는 도 8a 및 도 8b를 참조하여 설명될 수 있다.
페이지 버퍼 회로에서 입출력 패드에 이르는 지연 시간은 일정한 데 반해, 비휘발성 메모리 장치의 동작 속도가 빨라짐에 따라 더 많은 레이턴시(latency) 지연이 필요할 수 있다. 많은 레이턴시(latency) 지연이 필요하기 때문에, FIFO 메모리(520)의 FIFO 깊이(depth)가 증가할 수 있고, 이로 인해 FIFO 메모리(520)의 출력 로딩(output loading)이 증가할 수 있다. 출력 로딩이 증가하면 데이터 멀티플렉서(560)까지의 데이터 전송 시간이 증가할 수 있다. 하지만 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)는 비휘발성 메모리 장치의 지터(jitter) 특성과 직결되어 있으므로 최단 경로(path)로 설계되기 때문에, FIFO 메모리(520)로부터 데이터 멀티플렉서(560)로 전달되는 데이터와 선택 클락 신호(SEL_CLK) 간에 위상 차이가 발생할 수 있다. 빠른 클락 속도 하에서 이와 같은 위상 차이가 존재하게 되면, 데이터 유효 윈도우(data valid window) 확보가 되지 않는 문제가 발생할 수 있다. 따라서 FIFO 메모리(520)로부터 출력되는 데이터와 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK) 사이에 존재하는 위상차를 보상해줄 필요가 있다.
직렬 파이프라인 구조(540)는 FIFO 메모리(520)로부터 출력되는 데이터와 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK) 사이의 위상차를 보상할 수 있다. 직렬 파이프라인 구조(540)는 k개(k는 2 이상의 자연수)의 직렬 파이프라인 구조(542_1~542_k)를 포함할 수 있다. 각각의 직렬 파이프라인(542_1~542_k)은 직렬 파이프라인 구동 클락 신호(SCLK_1~SCLK_k)에 응답하여 동작할 수 있다. 직렬 파이프라인 구동 클락 신호(SCLK_1~SCLK_k)는 FIFO 메모리(520)에서 데이터 멀티플렉서(560) 쪽으로 갈수록 위상이 빨라질 수 있다. 예를 들어, 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)는 FIFO 출력 클락 신호(FOCLK_1~FOCLK_n)와 같거나 이보다 미세하게 빠른 위상을 가질 수 있으며, 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)는 선택 클락 신호(SEL_CLK)와 동일하거나 이보다 미세하게 느린 위상을 가질 수 있다. 이에 따라, FIFO 메모리(520)로부터 출력된 데이터는 직렬 파이프라인(542_1~542_k)을 거치면서 점차 위상이 빨라져, 직렬 파이프라인 구조(540)로부터 최종적으로 출력되는 데이터는 선택 클락 신호(SEL_CLK)와 동일한 위상을 가질 수 있다.
직렬 파이프라인 구동 클락 신호 발생기(SCLK GENERATOR; 550)는 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)을 생성할 수 있다. 직렬 파이프라인 구동 클락 신호 발생기(550)는 내부 클락(예를 들어, 도 4의 ICLK) 신호를 기초로 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)을 생성할 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)를 기초로 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)을 생성할 수 있다. 직렬 파이프라인 구동 클락 신호 발생기(550)가 생성하는 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)은 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)에서 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)로 갈수록 점점 위상이 지연될 수 있다. 이를 위해 직렬 파이프라인 구동 클락 신호 발생기(550)는 복수의 위상 지연기들(phase delay element)을 포함할 수 있다. 직렬 파이프라인 구동 클락 신호 발생기(550)에 대한 보다 구체적인 설명은 도 4를 참조하여 설명될 수 있다.
데이터 멀티플렉서(560)는 병렬 데이터의 형식으로 전달되는 데이터를 선택 클락 신호(SEL_CLK)에 응답하여 선택적으로 입출력 패드(DQ[i])로 출력할 수 있다. 선택 클락 신호(SEL_CLK)는 내부 클락(ICLK)을 기초로 생성될 수 있으며, 비휘발성 메모리 장치의 지터(jitter) 특성과 직결되어 있어 최단 경로(path)로 설계될 수 있다. 데이터 멀티플렉서(560)는 시리얼라이저로 칭해질 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 FIFO 메모리 내의 레지스터를 나타낸다.
레지스터는 입력 트랜스 게이트 회로(TGIN), 출력 트랜스 게이트 회로(TGOUT) 및 래치(LATCH)를 포함할 수 있다. 래치(LATCH)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있다. 입력 트랜스 게이트 회로(TGIN)는 데이터 라인을 통해 입력 받은 데이터를 제1 FIFO 입력 클락 신호들(FICLK1, FICLK1b)에 기초하여 래치(LATCH)에 래치시킬 수 있다. 출력 트랜스 게이트 회로(TGIN)는 래치(LATCH)에 래치된 데이터를 제1 FIFO 출력 클락 신호들(FOCLK1, FOCLK1b)에 기초하여 데이터 패드에 출력시킬 수 있다. 도 2에 도시된 레지스터들(REG_1~REG_n)은 상술된 레지스터와 동일하게 구현될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 직렬 파이프라인 구동 클락 발생기(550)를 나타낸다.
도 2를 참조하여 설명되었듯이, 직렬 파이프라인 구동 클락 발생기(550)는 내부 클락(ICLK)을 기초로 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)을 생성할 수 있다. 또한 도 4를 참조하면, 직렬 파이프라인 구동 클락 발생기(550)가 선택 클락 신호(SEL_CLK)를 기초로 복수의 직렬 파이프라인 구동 클락 신호들(SCLK_1~SCLK_k)을 생성할 수 있다. 선택 클락 신호(SEL_CLK)는 비휘발성 메모리 장치의 지터(jitter) 특성과 직결되어 있기 때문에 최단 경로(MINIMUM PATH)로 설계될 수 있다.
직렬 파이프라인 구동 클락 신호(SCLK_1~SCLK_k)는 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)에서 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)로 갈수록 위상이 지연될 수 있다. 예를 들어, 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)는 전단의 FIFO 메모리에서 출력되는 데이터와 동일한 위상을 갖거나 미세하게 빠른 위상을 가질 수 있다. 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)는 선택 클락 신호(SEL_CLK)와 동일한 위상을 갖거나 미세하게 느린 위상을 가질 수 있다. 이를 위해, 직렬 파이프라인 구동 클락 발생기(550)는 복수의 위상 지연기(delay element;552_1~552_k)를 포함할 수 있다. 각각의 위상 지연기(552_1~552_k)는 입력된 클락 신호의 위상을 지연시켜 출력할 수 있다.
직렬 파이프라인 구동 클락 발생기(550)가 생성하는 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)는 선택 클락 신호(SEL_CLK)와 동일한 위상을 가질 수 있다. 하지만 이에 제한되는 것은 아니며, 다른 예로서 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)는 선택 클락 신호(SEL_CLK)의 위상을 미세하게 지연시킨 신호일 수 있다. 제k 위상 지연기(552_k)는 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)를 미세하게 지연시켜 제k-1 직렬 파이프라인 구동 클락 신호(SCLK_k-1)를 생성할 수 있다. 마찬가지 방식으로 제2 직렬 파이프라인 구동 클락 신호(SCLK_2)를 미세하게 지연시켜 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)를 생성할 수 있다. 또한 일 예시로서, 직렬 파이프라인 구동 클락 발생기(550)는 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)를 미세하게 지연시켜 FIFO 출력 클락 신호와 동일한 위상을 갖는 FIFO 출력 클락 기준 신호(FOCLK_REF)를 생성할 수 있다. FIFO 출력 클락 기준 신호(FOCLK_REF)에 대한 설명은 도 8b를 참조하여 설명될 수 있다.
직렬 파이프라인 구동 클락 발생기(550)가 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)에서 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)로 갈수록 위상을 지연시키기 때문에, 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)부터 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)로 갈수록 위상이 빨라질 수 있다. 따라서 직렬 파이프라인을 거친 데이터는 데이터 멀티플렉서의 선택 클락 신호의 위상을 따라잡게 될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 직렬 파이프라인 구동 클락 신호 타이밍도를 나타낸다.
도 4 및 도 5를 함께 참조하여 설명하면, 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)는 선택 클락 신호(SEL_CLK)와 위상이 동일하거나 미세하게 지연된 신호일 수 있다. 직렬 파이프라인 구동 클락 발생기는 복수의 위상 지연기를 포함할 수 있고, 위상 지연기는 직렬 파이프라인 구동 클락 신호의 위상을 점진적으로 지연시킬 수 있다. 결과적으로 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)는 FIFO 출력 클락 신호(FOCLK)와 동일한 위상을 갖거나 미세하게 빠른 위상을 가질 수 있다. 다시 도 5를 참조하면, 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)에서 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)로 갈수록 위상이 지연될 수 있다. 즉, 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)에서 제k 직렬 파이프라인 구동 클락 신호(SCLK_k)로 갈수록 위상이 빨라질 수 있다. 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)는 FIFO 출력 클락 신호(FOCLK)보다 미세하게 빠른 위상을 가질 수 있다. 이와 같은 위상 변화에 의한 데이터 위상의 변화는 도 6 및 도 7을 참조하여 설명될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 출력 버퍼 회로를 나타낸다.
설명의 편의를 위해, 하나의 데이터 라인에서 출력되는 데이터의 흐름에 대해 설명한다. 데이터 라인에서 출력되는 데이터는 복수의 FIFO 입력 클락 신호들을 기초로 FIFO 메모리(520)에 순차적으로 입력되게 되고, FIFO 메모리(520)는 복수의 FIFO 출력 클락 신호들을 기초로 순차적으로 데이터를 출력하게 된다. FIFO 메모리(520)로부터 출력된 데이터는 FIFO 출력 데이터(FODAT)라 불릴 수 있다. FIFO 출력 데이터(FODAT)는 직렬 파이프라인 구조(540)로 입력될 수 있다. 직렬 파이프라인 구조(540)는 4개의 직렬 파이프라인 구조들을(542_1~542_4)을 포함할 수 있다. 직렬 파이프라인의 개수가 이에 한정되지는 않으며, k개(k는 2 이상의 자연수)의 직렬 파이프라인을 포함할 수 있다.
FIFO 출력 데이터(FODAT)는 제1 직렬 파이프라인(542_1)에 입력될 수 있다. 제1 직렬 파이프라인(542_1)은 입력 받은 데이터를 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)에 응답하여 출력할 수 있다. 제1 직렬 파이프라인(542_1)으로부터 출력된 데이터는 제1 직렬 파이프라인 데이터(SDAT_1)라 불릴 수 있다. 제1 직렬 파이프라인 데이터(SDAT_1)는 제2 직렬 파이프라인(542_2)에 입력될 수 있다. 제2 직렬 파이프라인(542_2)은 입력받은 데이터를 제2 직렬 파이프라인 구동 클락 신호(SCLK_2)에 응답하여 출력할 수 있다. 제2 직렬 파이프라인(542_2)으로부터 출력된 데이터는 제2 직렬 파이프라인 데이터(SDAT_2)라 불릴 수 있다. 마찬가지의 방식으로, 제3 직렬 파이프라인(542_3)으로부터 출력된 데이터는 제3 직렬 파이프라인 데이터(SDAT_3)라 불릴 수 있고, 제4 직렬 파이프라인(542_4)으로부터 출력된 데이터는 제4 직렬 파이프라인 데이터(SDAT_4)라 불릴 수 있다. 제4 직렬 파이프라인 데이터(SDAT_4)는 데이터 멀티플렉서로 입력되어, 선택 클락 신호(SEL_CLK)에 응답하여 입출력 패드로 전달될 수 있다. FIFO 출력 데이터 및 복수의 직렬 파이프라인 데이터들(SDAT_1~SDAT_4)의 타이밍도는 도 7을 참조하여 설명될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 데이터의 타이밍도를 나타낸다.
FIFO 출력 데이터(FODAT)는 FIFO 출력 클락 신호(FOCLK)에 응답하여 FIFO 메모리로부터 출력될 수 있다. 예를 들어, FIFO 메모리는 FIFO 출력 클락 신호(FOCLK)의 상승 엣지(rising edge)에 응답하여 FIFO 출력 데이터(FODAT)를 순차적으로 출력할 수 있다. 도 7을 참조하면, FIFO 출력 클락 신호(FOCLK)의 상승 엣지에 응답하여 DATA1, DATA2, DATA3, DATA4, DATA5 …가 FIFO 출력 데이터(FODAT)로 출력될 수 있다. FIFO 출력 데이터(FODAT)는 선택 클락 신호(SEL_CLK)와 비교하면 위상이 지연된 상태일 수 있다.
제1 직렬 파이프라인은 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)에 응답하여 제1 직렬 파이프라인 데이터(SDAT_1)를 출력할 수 있다. 예를 들어, 제1 직렬 파이프라인은 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)의 하강 엣지(falling edge)에 응답하여 제1 직렬 파이프라인 데이터(SDAT_1)를 출력할 수 있다. 도 7을 참조하면, 제1 직렬 파이프라인 구동 클락 신호(SCLK_1)의 하강 엣지에 응답하여 DATA1, DATA2, DATA3, DATA4, DATA5 …가 제1 직렬 파이프라인 데이터(SDAT_1)로 출력될 수 있다.
제2 직렬 파이프라인은 제2 직렬 파이프라인 구동 클락 신호(SCLK_2)에 응답하여 제2 직렬 파이프라인 데이터(SDAT_2)를 출력할 수 있다. 예를 들어, 제2 직렬 파이프라인은 제2 직렬 파이프라인 구동 클락 신호(SCLK_2)의 상승 엣지에 응답하여 제2 직렬 파이프라인 데이터(SDAT_2)를 출력할 수 있다. 도 7을 참조하면, 제2 직렬 파이프라인 구동 클락 신호(SCLK_2)의 상승 엣지에 응답하여 DATA1, DATA2, DATA3, DATA4, DATA5 …가 제2 직렬 파이프라인 데이터(SDAT_2)로 출력될 수 있다.
제3 직렬 파이프라인은 제3 직렬 파이프라인 구동 클락 신호(SCLK_3)에 응답하여 제3 직렬 파이프라인 데이터(SDAT_3)를 출력할 수 있다. 예를 들어, 제3 직렬 파이프라인은 제3 직렬 파이프라인 구동 클락 신호(SCLK_3)의 하강 엣지에 응답하여 제3 직렬 파이프라인 데이터(SDAT_3)를 출력할 수 있다. 도 7을 참조하면, 제3 직렬 파이프라인 구동 클락 신호(SCLK_3)의 상승 엣지에 응답하여 DATA1, DATA2, DATA3, DATA4, DATA5 …가 제3 직렬 파이프라인 데이터(SDAT_3)로 출력될 수 있다.
제4 직렬 파이프라인은 제4 직렬 파이프라인 구동 클락 신호(SCLK_4)에 응답하여 제4 직렬 파이프라인 데이터(SDAT_4)를 출력할 수 있다. 예를 들어, 제4 직렬 파이프라인은 제4 직렬 파이프라인 구동 클락 신호(SCLK_4)의 상승 엣지에 응답하여 제4 직렬 파이프라인 데이터(SDAT_4)를 출력할 수 있다. 도 7을 참조하면, 제4 직렬 파이프라인 구동 클락 신호(SCLK_4)의 상승 엣지에 응답하여 DATA1, DATA2, DATA3, DATA4, DATA5 …가 제4 직렬 파이프라인 데이터(SDAT_4)로 출력될 수 있다.
제4 직렬 파이프라인 구동 클락 신호(SCLK_4)는 데이터 멀티플렉서의 선택 클락 신호(SEL_CLK)와 동일한 위상을 가질 수 있다. 따라서 최종적으로 직렬 파이프라인들에서 출력되는 제4 직렬 파이프라인 데이터(SDAT_4)는 선택 클락 신호(SEL_CLK)와 동일한 위상을 가질 수 있다. 제4 직렬 파이프라인 데이터(SDAT_4)와 선택 클락 신호(SEL_CLK) 간에 위상차가 존재하지 않기 때문에 data valid window가 확보되어 비휘발성 메모리 장치의 클락 속도를 증가시킬 수 있고, 비휘발성 메모리 장치의 고속 동작이 용이해질 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예에 따른 FIFO 입력 클락 발생기(510a, 510b) 및 FIFO 출력 클락 발생기(530a, 530b)를 나타낸다.
도 8a를 참조하면, FIFO 입력 클락 발생기(510a)는 내부 클락(internal clock, ICLK)을 이용하여 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n, n은 자연수)을 생성할 수 있다. 내부 클락(ICLK)은 외부(메모리 컨트롤러)로부터 입력된 외부 클락(external clock)일 수 있으며, 비휘발성 메모리 장치 내부의 발진기로부터 발생된 신호일 수 있다. 예를 들어, 내부 클락(ICLK)은 메모리 컨트롤러로부터 입력된 독출 인에이블 신호일 수 있다. FIFO 출력 클락 발생기(530a)는 내부 클락(ICLK)을 이용하여 사전에 결정된 레이턴시(latency)를 갖도록 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)을 생성할 수 있다. 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)은 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)과 비교하였을 때 전파 지연(propagation delay)에 상응하는 레이턴시를 가질 수 있다.
도 8b를 참조하면, FIFO 입력 클락 발생기(510b)는 내부 클락(ICLK)을 이용하여 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n, n은 자연수)을 생성할 수 있다. 내부 클락(ICLK)은 외부(메모리 컨트롤러)로부터 입력된 외부 클락(external clock)일 수 있으며, 비휘발성 메모리 장치 내부의 발진기로부터 발생된 신호일 수 있다. FIFO 출력 클락 발생기(530b)는 직렬 파이프라인 구동 클락 발생기(550)로부터 FIFO 출력 클락 기준 신호(FOCLK_REF)를 입력 받아, 이를 기초로 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)을 생성할 수 있다. FIFO 출력 클락 기준 신호(FOCLK_REF)는 제1 직렬 파이프라인 구동 클락 신호와 동일한 위상을 갖거나 미세하게 지연된 위상을 가질 수 있다.
도 8a 및 도 8b를 참조하면, FIFO 입력 클락 발생기(510a, 510b)에 의해 생성된 복수의 FIFO 입력 클락 신호(FICLK_1~FICLK_n)는 FIFO 메모리로 입력되어 FIFO 메모리가 순차적으로 데이터를 입력 받도록 할 수 있다. FIFO 출력 클락 발생기(530a, 530b)에 의해 생성된 복수의 FIFO 출력 클락 신호(FOCLK_1~FOCLK_n)는 FIFO 메모리로 입력되어 FIFO 메모리가 순차적으로 데이터를 출력하도록 할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 각종 클락 신호 생성 과정을 나타낸다.
비휘발성 메모리 장치는 내부 클락 발생기(700)를 포함할 수 있다. 내부 클락(ICLK)은 내부 클락 발생기(700)가 생성한 클락 신호에 기초하여 발생될 수 있다. 내부 클락 발생기(700)는 전체 파이프라인 구조의 레이턴시 만큼 지연된 내부 클락을 생성할 수 있다. 또한 내부 클락(ICLK)은 내부 클락 발생기(700)가 생성한 클락 신호 및 외부 클락(ECLK)을 참조하여 발생될 수 있다. 비휘발성 메모리 장치가 내부 클락 발생기(700)를 구비함으로써 외부에서 파이프라인 레이턴시가 보이지 않을 수 있다.
내부 클락(ICLK)은 지연 트림 회로(DELAY TRIM; 515)에 의해 미세하게 조정되어 FIFO 입력 클락 발생기(510)에 입력될 수 있다. FIFO 입력 클락 발생기(510)는 미세하게 조정된 내부 클락(ICLK)을 기초로 복수의 FIFO 입력 클락 신호들(FICLK<n:1>)을 생성할 수 있다.
비휘발성 메모리 장치는 레이턴시 카운터(535)를 포함할 수 있다. 레이턴시 카운터(535)는 내부 클락(ICLK)을 소정의 횟수만큼 카운트한 뒤 FIFO 출력 클락 발생기(530)에 전달할 수 있다. 레이턴시 카운터(535)에 의해 카운트되는 레이턴시는 전파 지연(propagation delay)에 상응하는 레이턴시일 수 있다.
데이터 입출력 패드와 연결되는 데이터 멀티플렉서의 선택 클락 신호(SEL_CLK)는 비휘발성 메모리 장치의 지터(jitter) 특성과 직결되기 때문에 최단 경로(MINIMUM PATH)를 갖도록 구현될 수 있다. 직렬 파이프라인 구동 클락 발생기(550)는 내부 클락(ICLK) 또는 선택 클락 신호(SEL_CLK)를 기초로 복수의 직렬 파이프 라인 구동 클락 신호들(SCLK<k:1>)을 생성할 수 있다. 직렬 파이프라인 구동 클락 발생기(550)에 대한 구체적인 설명은 도 4를 참조하여 이해될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(10)를 나타낸다.
비휘발성 메모리 장치(10)는 메모리 셀 어레이(100), 메모리 셀 어레이(100)의 페이지 데이터를 임시로 저장하는 페이지 버퍼 회로(400) 및 출력 버퍼 회로(500)를 포함할 수 있으며, 비교 로직(450)을 더 포함할 수 있다. 비휘발성 메모리 장치(10)는 복수의 페이지 버퍼 회로(400)를 포함할 수도 있다. 페이지 버퍼 회로(400)는 m개(m은 자연수)의 데이터 라인들(DL_1~DL_m)을 통해 출력 버퍼 회로(500)와 연결될 수 있다. 데이터 독출 모드에서, 데이터 라인들(DL_1~DL_m)을 통해 출력 버퍼 회로(500)는 페이지 버퍼 회로(400)로부터 데이터를 독출할 수 있다.
데이터 라인들(DL_1~DL_m)에는 비교 로직(450)이 연결될 수 있다. 비교 로직(450)은 데이터 독출 동작 모드에서 데이터 무결성을 보장하기 위해 기대 데이터와 데이터 라인들(DL_1~DL_m)을 통해 전송되는 데이터를 비교할 수 있다. 도 10을 참조하면, 비교 로직(450)은 모든 데이터 라인들(DL_1~DL_m)을 통해 전송되는 데이터의 무결성을 체크한다. 하지만 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 비교 로직(450)은 데이터 라인들(DL_1~DL_m) 중 적어도 하나에 전송되는 데이터의 무결성을 체크할 수 있다.
출력 버퍼 회로(500)는 각각의 데이터 라인(DL_1~DL_m)에 연결된 하이브리드 파이프라인 구조를 포함할 수 있다. 각각의 하이브리드 파이프라인 구조는 FIFO 메모리(520_1~520_m) 및 직렬 파이프라인 구조(540_1~540_m)를 포함하는 개념일 수 있다. 또한 출력 버퍼 회로(500)는 데이터 입출력 패드(DQ_1~DQ_m)와 연결되는 데이터 멀티플렉서(560_1~560_m)를 포함할 수 있다. 각각의 FIFO 메모리(520_1~520_m)는 n개의 레지스터(REG_1~REG_n, n은 자연수)를 포함할 수 있고, 각각의 레지스터(REG_1~REG_n)는 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)에 기초하여 각 데이터 라인(DL_1~DL_m)을 통해 전달되는 데이터를 입력 받을 수 있고, 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)에 기초하여 데이터를 직렬 파이프라인 구조(540_1~540_m)로 전달할 수 있다. 각각의 직렬 파이프라인 구조(540_1~540_m)는 복수의 직렬 파이프라인 구동 클락 신호들(SCLK<k:1>)에 응답하여 동작하는 복수의 직렬 파이프라인들을 포함할 수 있다. FIFO 메모리(520_1~520_m)로부터 출력된 데이터는 복수의 직렬 파이프라인 구동 클락 신호(SCLK<k:1>)에 의해 동작하는 직렬 파이프라인 구조(540_1~540_m)를 거치면서 위상이 조정될 수 있다. 직렬 파이프라인 구조(540_1~540_m)를 거친 데이터는 데이터 멀티플렉서(560_1~560_m)를 거쳐 데이터 입출력 패드(DQ_1~DQ_m)에 전달될 수 있다.
출력 버퍼 회로(500)는 FIFO 입력 클락 발생기(510), FIFO 출력 클락 발생기(530) 및 직렬 파이프라인 구동 클락 발생기(550)를 포함할 수 있으며, 이들이 각종 클락 신호를 생성하는 방식은 도 9를 참조하여 이해될 수 있을 것이다.
출력 버퍼 회로(500)가 FIFO 메모리(520_1~520_m)와 직렬 파이프라인들(540_1~540_m)을 포함하는 하이브리드 파이프라인 구조를 포함함으로써, 순차적으로 데이터를 입력 받아 출력할 수 있으며, 출력되는 데이터의 위상과 데이터 멀티플렉서(560_1~560_m)의 선택 클락 신호(SEL_CLK)와의 위상차가 없어져 비휘발성 메모리 장치(10)의 고속 동작이 용이해질 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(20)를 나타낸다.
비휘발성 메모리 장치(20)는 복수의 메모리 셀 어레이 및 복수의의 파이프라인 출력단(501, 502)을 포함하는 출력 버퍼 회로(500)를 포함할 수 있다. 예를 들어, 비휘발성 메모리 장치(20)는 2개의 메모리 셀 어레이를 포함할 수 있고, 출력 버퍼 회로(500)는 제1 파이프라인 출력단(FIRST PIPELINE OUTPUT STAGE; 501) 및 제2 파이프라인 출력단(SECOND PIPELINE OUTPUT STAGE; 502)를 포함할 수 있다.
설명의 편의를 위해, 페이지 버퍼 회로와 연결되는 i번째(i-th) 데이터 라인을 통해 독출되는 데이터의 경로에 대해 설명한다. 데이터 독출 명령에 따라 각각의 메모리 셀 어레이로부터 데이터가 독출될 수 있다. 각각의 페이지 버퍼 회로로부터 데이터 라인을 통해 출력되는 데이터는 제1 파이프라인 출력단(501)에 전달될 수 있다. 제1 파이프라인 출력단(501)은 웨이브 파이프라인 구조만을 포함할 수 있으며, FIFO 메모리(521_1, 521_2)를 포함할 수 있다. 제1 파이프라인 출력단(501)에 전달된 데이터는 웨이브 파이프라인 구조의 데이터 경로를 거쳐 복수의 FIFO 입력 클락 신호들에 기초해 FIFO 메모리(521_1, 521_2)에 순차적으로 입력될 수 있으며, 복수의 FIFO 출력 클락 신호들에 기초해 FIFO 메모리(521_1, 521_2)로부터 순차적으로 출력될 수 있다.
제1 파이프라인 출력단(501)으로부터 출력된 데이터는 제1 데이터 멀티플렉서(525)에 의해 선택되어 제2 파이프라인 출력단(502)으로 전달될 수 있다.
제2 파이프라인 출력단(502)은 웨이브 파이프라인 구조와 직렬 파이프라인 구조가 결합된 하이브리드 파이프라인 구조를 포함할 수 있다. 제2 파이프라인 출력단(502)은 FIFO 메모리(522) 및 직렬 파이프라인 구조(540)를 포함할 수 있다. 직렬 파이프라인 구조(540)는 복수의 직렬 파이프라인들을 포함할 수 있다. 제2 파이프라인 출력단(502)에 전달된 데이터는 복수의 FIFO 입력 클락 신호들에 기초해 FIFO 메모리(522)에 순차적으로 입력될 수 있으며, 복수의 FIFO 출력 클락 신호들에 기초해 FIFO 메모리(522)로부터 순차적으로 출력될 수 있다. FIFO 메모리(522)로부터 출력된 데이터는 직렬 파이프라인 구조(540)를 거쳐 제2 데이터 멀티플렉서(560)로 전달될 수 있다. FIFO 메모리(522)로부터 출력된 데이터는 직렬 파이프라인 구조(540)를 거치면서 데이터의 위상이 점점 빨라질 수 있고, 최종적으로 직렬 파이프라인 구조(540)로부터 출력되는 데이터는 제2 데이터 멀티플렉서(560)의 선택 클락 신호와 동일한 위상을 가질 수 있다.
제2 파이프라인 출력단(502)로부터 출력된 데이터는 제2 데이터 멀티플렉서(560)를 거쳐 데이터 입출력 패드(DQ[i])로 전달될 수 있다. 비휘발성 메모리 장치(20)가 하이브리드 파이프라인 구조를 포함함으로써 비휘발성 메모리 장치(20)는 고속 동작이 가능해질 수 있다. 하지만, 하이브리드 파이프라인 구조를 포함하는 비휘발성 메모리 장치(20)의 구성이 이에 제한되는 것은 아니다. 예를 들어, 제1 파이프라인 출력단(501)에만 하이브리드 파이프라인 구조가 포함될 수 있으며, 제1 및 제2 파이프라인 출력단(501, 502) 모두에 하이브리드 파이프라인 구조가 포함될 수 있다.
도 12a는 본 개시의 예시적 실시예에 따른 하이브리드 파이프라인 출력단(HPO; Hybrid Pipeline Output stage)을 나타낸다.
도 13 내지 도 16의 비휘발성 메모리 장치를 설명하기 위해 도 12a와 같은 하이브리드 파이프라인 출력단(HPO)을 모듈화할 수 있다. 하이브리드 파이프라인 출력단(HPO)에는 m개(m은 자연수)의 데이터 입력 라인들(DATA LINE_in_1~DATA LINE_in_m)을 통해 데이터가 입력될 수 있으며, m개의 데이터 출력 라인들(DATA LINE_out_1~DATA LINE_out_m)을 통해 데이터가 출력될 수 있다.
하이브리드 파이프라인 출력단(HPO)에 데이터 입력 라인들(DATA LINE_in_1~DATA LINE_in_m)을 통해 입력되는 데이터들 각각은 FIFO 메모리(520a_1~520a_m) 및 직렬 파이프라인 구조(540a_1~540a_m) 로 이루어진 하이브리드 파이프라인 구조를 거쳐 데이터 출력 라인들(DATA LINE_out_1~DATA LINE_out_m)을 통해 출력될 수 있다.
각각의 FIFO 메모리(520a_1~520a_m)는 n개(n은 자연수)의 레지스터(REG_1~REG_n)를 포함할 수 있으며, FIFO 메모리(520a_1~520a_m)는 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)에 기초해 순차적으로 데이터를 입력 받아 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)에 기초해 순차적으로 데이터를 출력할 수 있다. 이를 위해 하이브리드 파이프라인 출력단(HPO)은 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)을 생성하는 FIFO 입력 클락 발생기(510a) 및 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)을 생성하는 FIFO 출력 클락 발생기(530a)를 포함할 수 있다. FIFO 메모리(520a_1~520a_m), FIFO 입력 클락 발생기(510a) 및 FIFO 출력 클락 발생기(530a)의 동작은 도 1 내지 도 9를 참조해 설명된 바와 동일한 방식에 의한 것으로 이해될 수 있다.
각각의 직렬 파이프라인 구조(540a_1~540a_m)는 복수의 직렬 파이프라인들을 포함할 수 있으며, 각각의 직렬 파이프라인은 직렬 파이프라인 구동 클락 신호(SCLK<k:1>)에 응답하여 동작할 수 있다. 이를 위해 하이브리드 파이프라인 출력단(HPO)은 복수의 직렬 파이프라인 구동 클락 신호(SCLK<k:1>)를 생성하는 직렬 파이프라인 구동 클락 생성기(550a)를 포함할 수 있다. FIFO 메모리(520a_1~420a_m)로부터 출력된 데이터는 직렬 파이프라인 구조(540a_1~540a_m)를 거치면서 위상이 빨라질 수 있으며, 최종적으로 출력되는 데이터는 연결되는 데이터 멀티플렉서의 선택 클락 신호와 동일한 위상을 가질 수 있다. 직렬 파이프라인 구조(540a_1~540a_m) 및 직렬 파이프라인 구동 클락 생성기(550a)의 동작은 도 1 내지 도 9를 참조해 설명된 바와 동일한 방식에 의한 것으로 이해될 수 있다.
도 12b는 본 개시의 예시적 실시예에 따른 웨이브 파이프라인 출력단(WPO; Wave Pipeline Output stage)을 나타낸다.
도 13 내지 도 16의 비휘발성 메모리 장치를 설명하기 위해 도 12b와 같은 웨이브 파이프라인 출력단(WPO)을 모듈화 할 수 있다. 웨이브 파이프라인 출력단(WPO)에는 m개(m은 자연수)의 데이터 입력 라인들(DATA LINE_in_1~DATA LINE_in_m)을 통해 데이터가 입력될 수 있으며, m개의 데이터 출력 라인들(DATA LINE_out_1~DATA LINE_out_m)을 통해 데이터가 출력될 수 있다.
웨이브 파이프라인 출력단(WPO)에 데이터 입력 라인들(DATA LINE_in_1~DATA LINE_1_m)을 통해 입력되는 데이터들 각각은 FIFO 메모리(520b_1~520b_m)를 거쳐 데이터 출력 라인들(DATA LINE_out_1~DATA LINE_out_m)을 통해 출력될 수 있다.
각각의 FIFO 메모리(520b_1~520b_m)는 n개(n은 자연수)의 레지스터(REG_1~REG_n)를 포함할 수 있으며, FIFO 메모리(520b_1~520b_m)는 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)에 기초해 순차적으로 데이터를 입력 받아 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)에 기초해 순차적으로 데이터를 출력할 수 있다. 이를 위해 웨이브 파이프라인 출력단(WPO)은 복수의 FIFO 입력 클락 신호들(FICLK_1~FICLK_n)을 생성하는 FIFO 입력 클락 발생기(510b) 및 복수의 FIFO 출력 클락 신호들(FOCLK_1~FOCLK_n)을 생성하는 FIFO 출력 클락 발생기(530b)를 포함할 수 있다. FIFO 메모리(520b_1~520b_m), FIFO 입력 클락 발생기(510b) 및 FIFO 출력 클락 발생기(530b)의 동작은 도 1 내지 도 9를 참조해 설명된 바와 동일한 방식에 의한 것으로 이해될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(20)를 나타낸다.
비휘발성 메모리 장치(20)는 두 개의 메모리 셀 어레이, 각각에 연결된 페이지 버퍼 회로, 제1 파이프라인 출력단(501), 제2 파이프라인 출력단(502) 및 비교 로직들(505_1, 505_2)을 포함할 수 있다. 비휘발성 메모리 장치(20)는 제1 파이프라인 출력단(501)에서 출력되는 데이터를 선택해 제2 파이프라인 출력단(502)으로 전달하는 제1 데이터 멀티플렉서(525) 및 제2 파이프라인 출력단(502)에서 출력되는 데이터를 데이터 입출력 패드(DQ<m:1>)로 전달하는 제2 데이터 멀티플렉서 (560)를 포함할 수 있다.
제1 파이프라인 출력단(501)은 각각의 메모리 셀 어레이와 데이터 라인들(DLs)을 통해 연결된 두 개의 웨이브 파이프라인 출력단들(WPO1_1, WPO1_2)을 포함할 수 있다. 각각의 웨이브 파이프라인 출력단들(WPO1_1, WPO1_2)에는 비교 로직들(505_1, 505_2)이 연결될 수 있다. 비교 로직들(505_1, 505_2)은 출력되는 데이터와 기대 데이터를 비교해 데이터의 무결성을 체크할 수 있다. 웨이브 파이프라인 출력단들(WPO1_1, WPO1_2)에 대해서는 도 12b를 참조하여 설명될 수 있다.
제2 파이프라인 출력단(502)은 하이브리드 파이프라인 출력단(HPO2)을 포함할 수 있다. 하이브리드 파이프라인 출력단(HPO2)으로 입력된 데이터는 하이브리드 파이프라인 출력단(HPO2)을 거치면서 위상이 빨라질 수 있다. 최종적으로 하이브리드 파이프라인 출력단(HPO2)으로부터 출력되는 데이터는 제2 데이터 멀티플렉서 (560)의 선택 클락 신호(SEL_CLK)와 위상이 동일하거나 미세한 차이를 가질 수 있다. 하이브리드 파이프라인 출력단(HPO2)에 대해서는 도 12a를 참조하여 설명될 수 있다.
제2 데이터 멀티플렉서(560)는 m개의 데이터 라인을 통해 전달되는 데이터를 선택 클락 신호(SEL_CLK)에 응답하여 m개의 데이터 입출력 패드(DQ<m:1>)로 출력할 수 있다. 이를 위해, 제2 데이터 멀티플렉서(560)는 m개의 멀티플렉서를 포함할 수 있다.
위와 같이 비휘발성 메모리 장치(20)가 하이브리드 파이프라인 구조를 포함함으로써, 데이터가 순차적으로 입출력 될 수 있으며, 제2 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)와의 위상차를 없애 데이터 유효 윈도우(data valid window)를 확보하면서 비휘발성 메모리 장치(20)의 고속 동작을 가능케 할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(20)를 나타낸다.
도 14는 도 13의 구조 중 하나의 데이터 라인이 하나의 데이터 입출력 패드(DQ[i])와 연결되어 동작하는 하나의 예시적 구조를 도시한다. 즉, 제1 파이프라인 출력단은 두 개의 웨이브 파이프라인 출력단들(WPO1_1, WPO1_2)을 포함할 수 있고, 제2 파이프라인 출력단은 웨이브 파이프라인 구조와 직렬 파이프라인 구조가 연결된 하이브리드 파이프라인 출력단(HPO2)을 포함할 수 있다.
비휘발성 메모리 장치(20)는 두 개의 메모리 셀 어레이, 각각의 페이지 버퍼 회로, 제1 파이프라인 출력단, 제2 파이프라인 출력단, 비교 로직(503_1, 503_2), 제1 데이터 멀티플렉서(525), 제2 데이터 멀티플렉서(560), 클락 멀티플렉서(539), 레이턴시 카운터(535_1~535_3) 및 클락 입력 선택기들(537_1, 537_2)을 포함할 수 있다.
데이터 독출시, 어레이 선택 신호(ARRAY_SEL)에 기초해 제1 파이프라인 출력단 내에서 데이터의 경로가 정해진다. 예를 들어, 제1 메모리 셀 어레이로부터 데이터 독출이 되는 경우, 어레이 선택 신호(ARRAY_SEL)에 따라 제1 FIFO 입력 클락 발생기(511_1) 및 제1 FIFO 출력 클락 발생기(531_1)는 활성화가 되어 제1 FIFO 메모리(521_1)가 포함된 제1 웨이브 파이프라인 출력단(WPO1_1)을 동작시킬 수 있다. 또한 반전 어레이 선택 신호(
Figure 112017095387981-pat00001
)에 따라 제2 FIFO 입력 클락 발생기(511_2) 및 제2 FIFO 출력 클락 발생기(531_2)는 비활성화가 되어 제2 FIFO 메모리(521_2)가 포함된 제2 웨이브 파이프라인 출력단(WPO1_2)은 동작하지 않을 수 있다. 따라서 데이터는 제1 메모리 셀 어레이로부터 독출되어 제1 FIFO 메모리(521_1)를 거쳐 제1 데이터 멀티플렉서(525)에 전달될 수 있다. 제1 데이터 멀티플렉서(525)로 전달된 데이터는 제2 파이프라인 출력단을 거쳐 제2 데이터 멀티플렉서(560)를 통해 데이터 입출력 패드(DQ[i])로 전달될 수 있다.
제2 파이프라인 출력단의 제3 FIFO 입력 클락 발생기(512)는 제1 파이프라인 출력단의 제1 및 제2 FIFO 출력 클락 발생기(531_1, 531_2)로부터 출력되는 클락 신호와의 위상을 맞추기 위해 제1 및 제2 FIFO 출력 클락 발생기(531_1, 531_2)로부터 출력되는 클락 신호 중 선택되는 신호를 입력으로 받을 수 있다. 따라서 제1 파이프라인 출력단과 제2 파이프라인 출력단 사이에는 클락 멀티플렉서(539)가 존재할 수 있다. 클락 멀티플렉서(539)는 제1 FIFO 출력 클락 발생기(531_1) 및 제2 FIFO 출력 클락 발생기(531_2)로부터 발생된 클락 신호 중 하나를 선택해 제2 파이프라인 출력단에 전달할 수 있다. 일 실시예에서, 클락 멀티플렉서(539)는 어레이 선택 신호(ARRAY_SEL)에 응답하여 신호를 선택할 수 있다. 그러나 클락 멀티플렉서(539)의 동작이 이에 제한되는 것은 아니다.
위와 같이 비휘발성 메모리 장치(20)가 하이브리드 파이프라인 구조를 포함함으로써, 데이터가 순차적으로 입출력 될 수 있으며, 제2 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)와의 위상차를 없애 데이터 유효 윈도우(data valid window)를 확보하면서 비휘발성 메모리 장치(20)의 고속 동작을 가능케 할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(20)를 나타낸다.
비휘발성 메모리 장치(20)는 두 개의 메모리 셀 어레이, 각각의 페이지 버퍼 회로, 제1 파이프라인 출력단(501), 제2 파이프라인 출력단(502), 제1 데이터 멀티플렉서(525), 제2 데이터 멀티플렉서(560) 및 비교 로직들(505_1, 505_2)을 포함할 수 있다.
제1 파이프라인 출력단은 각각의 페이지 버퍼 회로와 데이터 라인들(DLs)을 통해 연결된 하이브리드 파이프라인 출력단(HPO1_1, HPO1_2)을 포함할 수 있다. 데이터 라인(DLs)을 통해 전달된 데이터는 하이브리드 파이프라인 출력단(HPO1_1, HPO1_2)을 거쳐 제1 데이터 멀티플렉서(525)로 전달될 수 있다. 하이브리드 파이프라인 출력단(HPO1_1, HPO1_2)에 대해서는 도 12a를 참조하여 설명될 수 있다.
제2 파이프라인 출력단은 제1 데이터 멀티플렉서(525) 및 제2 데이터 멀티플렉서(560)와 연결된 하이브리드 파이프라인 출력단(HPO2)을 포함할 수 있다. 제1 데이터 멀티플렉서(525)로부터 전달된 데이터는 하이브리드 파이프라인 출력단(HPO2)을 거쳐 제2 데이터 멀티플렉서(560)로 전달될 수 있다. 하이브리드 파이프라인 출력단(HPO2)에 대해서는 도 12a를 참조하여 설명될 수 있다.
위와 같이 비휘발성 메모리 장치(20)가 하이브리드 파이프라인 구조를 포함함으로써, 데이터가 순차적으로 입출력 될 수 있으며, 제2 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)와의 위상차를 없애 데이터 유효 윈도우(data valid window)를 확보하면서 비휘발성 메모리 장치(20)의 고속 동작을 가능케 할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(30)를 나타낸다.
비휘발성 메모리 장치(30)는 복수의 메모리 셀 어레이, 각각의 페이지 버퍼 회로, 제1 파이프라인 출력단(501), 제2 파이프라인 출력단(502), 제3 파이프라인 출력단(503), 데이터 멀티플렉서들(525_1, 525_2, 526, 560) 및 비교 로직들(505_1~505_4, 506_1, 506_2)을 포함할 수 있다.
제1 파이프라인 출력단(501) 및 제2 파이프라인 출력단(502)은 각각 복수의 웨이브 파이프라인 출력단(WPO1_1, WPO1_2, WPO1_3, WPO1_4, WPO2_1, WPO2_2)을 포함할 수 있다. 웨이브 파이프라인 출력단(WPO1_1, WPO1_2, WPO1_3, WPO1_4, WPO2_1, WPO2_2)에 대해서는 도 12b를 참조하여 설명될 수 있다.
제3 파이프라인 출력단(503)은 하이브리드 파이프라인 출력단(HPO3)을 포함할 수 있다. 위상이 지연된 데이터는 하이브리드 파이프라인 출력단(HPO3)을 거치면서 위상이 빨라질 수 있다. 최종적으로 하이브리드 파이프라인 출력단(HPO3)으로부터 출력되는 데이터는 제4 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)와 동일한 위상을 가질 수 있다. 하이브리드 파이프라인 출력단(HPO3)에 대해서는 도 12a를 참조하여 설명될 수 있다.
위와 같이 비휘발성 메모리 장치(30)가 하이브리드 파이프라인 구조를 포함함으로써, 데이터가 순차적으로 입출력될 수 있으며, 제4 데이터 멀티플렉서(560)의 선택 클락 신호(SEL_CLK)와의 위상차를 없애 데이터 유효 윈도우(data valid window)를 확보하면서 비휘발성 메모리 장치(30)의 고속 동작을 가능케 할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 저장 장치(1000)를 나타낸다.
저장 장치(1000)는 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 도 1 내지 도 16을 참조하여 설명된 비휘발성 메모리 장치로 구현될 수 있다. 즉, 비휘발성 메모리 장치(1100)는 하이브리드 파이프라인 구조를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있고, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다.
실시 예에 있어서, 비휘발성 메모리 장치(1100)는 메모리 컨트롤러의 제어에 따라 고속 모드/저속 모드 중 어느 하나로 진행될 수 있다. 메모리 컨트롤러(1200)는 외부의 요청에 따라 혹은 내부적인 요청에 따라 비휘발성 메모리 장치(1100)의 동작에 대한 고속 모드/저속 모드를 결정할 수 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 FBC(Fail Bit Count) 모드 진입을 결정할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 고속 모드의 읽기 동작시 비휘발성 메모리 장치(1100)의 FBC 모드 진입을 결정할 수 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 복수의 파이프라인 출력단들 중 적어도 하나의 레이턴시 조정을 결정할 수 있다. 레이턴시는 비휘발성 메모리 장치(1100)에 포함된 적어도 하나의 FIFO 메모리를 동작시키는 복수의 FIFO 출력 클락 신호들이 복수의 FIFO 입력 클락 신호들로부터 갖는 전파 지연 레이턴시를 포함할 수 있다.
비휘발성 메모리 장치(1100)가 웨이브 파이프라인 구조 및 직렬 파이프라인 구조를 포함함으로써, 본 발명의 개시에 따른 저장 장치(1000)는 data valid window를 확보하면서 고속으로 데이터 독출 동작을 수행해낼 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 SSD(Solid State Drive; 2000)를 나타낸다.
SSD(2000)는 복수의 비휘발성 메모리 장치들(2100) 및 SSD 제어기(2200)를 포함할 수 있다. 비휘발성 메모리 장치(2100)는 도 1 내지 도 16을 참조하여 설명된 비휘발성 메모리 장치로 구현될 수 있다. 즉, 비휘발성 메모리 장치(2100)는 하이브리드 파이프라인 구조를 포함할 수 있다.
SSD 제어기(2200)는 복수의 채널들(CH1~CHn, n은 2 이상의 자연수)을 통해 비휘발성 메모리 장치들(2100)에 연결될 수 있다. SSD 제어기(2200)는 적어도 하나의 프로세서(2210), ECC 엔진(2220), 호스트 인터페이스(2230), 버퍼 메모리(2240) 및 비휘발성 메모리 인터페이스(2250)를 포함할 수 있다.
ECC 엔진(2220)은 프로그램 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 독출된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(2100)로부터 복구된 데이터의 에러를 정정할 수 있다.
호스트 인터페이스(2230)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 이 외에도 호스트 인터페이스(2230)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다.
비휘발성 메모리 인터페이스(2250)는 비휘발성 메모리 장치(2100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치(2100)가 웨이브 파이프라인 구조 및 직렬 파이프라인 구조를 포함함으로써, 본 발명의 개시에 따른 SSD(2000)는 data valid window를 확보하면서 고속으로 데이터 독출 동작을 수행해낼 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 웨이브 파이프라인 구조의 데이터 경로(data path)를 거친 데이터를 복수의 FIFO 입력 클락 신호들을 기초로 저장하고, 복수의 FIFO 출력 클락 신호들을 기초로 저장된 상기 데이터를 출력하는 FIFO(First In, First Out) 메모리;
    선택 클락 신호를 기초로 입출력 패드에 데이터를 출력하는 시리얼라이저(Deserializer); 및
    상기 FIFO 메모리와 상기 시리얼라이저 사이에 연결되고, 상기 FIFO 메모리로부터 출력된 상기 데이터와 상기 선택 클락 신호 사이의 위상차를 보상하는 직렬 파이프라인 구조를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 직렬 파이프라인 구조는 복수의 직렬 파이프라인들을 포함하는 것을 특징으로 하고,
    상기 비휘발성 메모리 장치는, 상기 복수의 직렬 파이프라인들을 동작시키는 복수의 직렬 파이프라인 구동 클락 신호들을 생성하는 직렬 파이프라인 구동 클락 발생기를 더 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 직렬 파이프라인 구동 클락 신호들은 상기 시리얼라이저에서 상기 FIFO 메모리 쪽으로 갈수록 위상이 지연(delay)되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 직렬 파이프라인 구동 클락 발생기는 상기 복수의 직렬 파이프라인 구동 클락 신호들의 위상을 순차적으로 지연시키는 복수의 위상 지연기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 FIFO 메모리는 상기 복수의 FIFO 입력 클락 신호들을 기초로 상기 데이터를 입력 받는 복수의 레지스터들을 포함하는 것을 특징으로 하고,
    상기 비휘발성 메모리 장치는, 상기 복수의 FIFO 입력 클락 신호들을 생성하는 FIFO 입력 클락 발생기를 더 포함하는 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 복수의 레지스터들은 상기 복수의 FIFO 출력 클락 신호들을 기초로 데이터를 출력하는 것을 특징으로 하고,
    상기 비휘발성 메모리 장치는, 전파 지연(propagation delay)에 상응하는 내부 클락을 이용하여 상기 복수의 FIFO 출력 클락 신호들을 생성하는 FIFO 출력 클락 발생기를 더 포함하는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 데이터 경로에 연결되고, 예상 데이터와 상기 데이터 경로를 거친 데이터를 비교하는 비교 로직(compare logic)을 더 포함하는 비휘발성 메모리 장치.
  8. 적어도 하나의 메모리 셀 어레이;
    복수의 비트 라인들을 통해 상기 적어도 하나의 메모리 셀 어레이와 연결되는 복수의 페이지 버퍼 회로들;
    상기 복수의 페이지 버퍼 회로들과 연결되고, 적어도 하나의 파이프라인 출력단과 직렬 파이프라인 구동 클락 발생기를 포함하는 출력 버퍼 회로; 및
    직렬 파이프라인 구동 클럭 발생기를 포함하고,
    상기 적어도 하나의 파이프라인 출력단은, FIFO 메모리와 복수의 직렬 파이프라인들을 포함하는 직렬 파이프라인 구조를 포함하는 하이브리드 파이프라인 출력단을 포함하고,
    상기 직렬 파이프라인 구동 클락 발생기는, 상기 복수의 직렬 파이프라인들을 제어하기 위한 복수의 직렬 파이프라인 구동 클락 신호들을 생성하거나 조절하고,
    상기 복수의 직렬 파이프라인 구동 클락 신호들은 서로 상이한 위상을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 출력 버퍼 회로는,
    상기 복수의 페이지 버퍼 회로들과 연결되고, 제1 FIFO 메모리를 포함하는 복수의 웨이브 파이프라인을 포함하는 제1 파이프라인 출력단;
    상기 제1 파이프라인 출력단으로부터 출력된 데이터들 중 하나를 선택하는 제1 데이터 멀티플렉서; 및
    상기 데이터 멀티플렉서로부터 선택된 상기 데이터를 수신하고, 상기 하이브리드 파이프라인 출력단을 포함하는 제2 파이프라인 출력단을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 파이프라인 출력단은,
    제2 FIFO 메모리; 및
    상기 제2 FIFO 메모리에 직렬로 연결된 상기 복수의 직렬 파이프라인들을 포함하고,
    상기 직렬 파이프라인 구동 클락 발생기는, 상기 복수의 직렬 파이프라인들 각각으로부터 출력되는 데이터의 위상(phase)이 상기 제2 FIFO 메모리로부터 멀어질수록 빨라지도록 상기 복수의 직렬 파이프라인 구동 클락 신호들을 생성하거나 조절하는 것을 특징으로 하는 비휘발성 메모리 장치.
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