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TW202437099A - 積體電路、半導體裝置與記憶體裝置 - Google Patents

積體電路、半導體裝置與記憶體裝置 Download PDF

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TW202437099A
TW202437099A TW112133101A TW112133101A TW202437099A TW 202437099 A TW202437099 A TW 202437099A TW 112133101 A TW112133101 A TW 112133101A TW 112133101 A TW112133101 A TW 112133101A TW 202437099 A TW202437099 A TW 202437099A
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張逸凡
羅思覺
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旺宏電子股份有限公司
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Abstract

本案實施例提供在半導體裝置中管理資料傳輸(transfer)之系統、方法、電路與裝置。在一方面，積體電路包括：一第一介面，接收一高速度類型資料；一第二介面，接收一低速度類型資料；一第一邏輯電路，耦接至該第一介面；一第二邏輯電路，耦接至該第二介面；以及一驅動電路，分別耦接至該第一邏輯電路與該第二邏輯電路。該第一介面，該第一邏輯電路與該驅動電路串聯形成一第一資料路徑以用一第一速度傳輸該高速度類型資料。該第二介面，該第二邏輯電路與該驅動電路串聯形成一第二資料路徑以用一第二速度傳輸該低速度類型資料，該第一速度高於該第二速度。

Description

積體電路、半導體裝置與記憶體裝置
本發明是有關於一種半導體裝置之資料傳輸管理。
半導體裝置，例如，記憶體裝置，變得愈來愈小且速度愈來愈快。半導體置的資料傳輸速度受限於半導體裝置內的多個複雜邏輯電路或元件，這將大幅地減少資料傳輸速度且加長傳輸時間。
該本案揭露方法，裝置，系統與技術以進行管理資料傳輸於半導體裝置，例如，藉由對低速度類型資料(例如，SDR資料)之邏輯電路分開於高速度類型資料(例如，DDR資料)之邏輯電路，以增加該高速度類型資料之資料傳輸速度。
本案一實例提供一種積體電路，包括：一第一介面，接收一高速度類型資料；一第二介面，接收一低速度類型資料；一第一邏輯電路，耦接至該第一介面；一第二邏輯電路，耦接至該第二介面；以及一驅動電路，分別耦接至該第一邏輯電路與該第二邏輯電路。該驅動電路用以輸出i)相關於該高速度類型資料之資料，當該第一介面接收該高速度類型資料時，與ii)相關於該低速度類型資料的資料，當該第二介面接收該低速度類型資料時。該第一介面，該第一邏輯電路與該驅動電路形成一第一資料路徑以用一第一速度傳輸該高速度類型資料。該第二介面，該第二邏輯電路與該驅動電路形成一第二資料路徑以用一第二速度傳輸該低速度類型資料，該第一速度高於該第二速度。
在某些實施例中，該第一邏輯電路與該第二邏輯電路係使得資料以較高速透過該第一邏輯電路傳送，高於透過該第二邏輯電路傳送。
在某些實施例中，該高速度類型資料包括雙倍資料率(double data rate，DDR)資料而該低速度類型資料包括單倍資料率(single data rate，SDR)資料。在某些實施例中，該高速度類型資料包括四倍資料率(quad data rate，QDR)資料，而該低速度類型資料包括雙倍資料率或單倍資料率(single data rate，SDR)資料。
在某些實施例中，該驅動電路包括：一或多個第一驅動子電路，各第一驅動子電路包括至少一第一類型電晶體；以及，一或多個第二驅動子電路，各第二驅動子電路包括至少一第二類型電晶體。該第一邏輯電路包括：一第一邏輯子電路，耦接至該一或多個第一驅動子電路；以及，一第二邏輯子電路，耦接至該一或多個第二驅動子電路。該第二邏輯電路包括：一第三邏輯子電路，耦接至該一或多個第一驅動子電路；以及，一第四邏輯子電路，耦接至該一或多個第二驅動子電路。在某些實施例中，第一類型電晶體包括P類型電晶體，而第二類型電晶體包括N類型電晶體。在本案一實施例中，積體電路可包括驅動電路與前級驅動電路。驅動電路可分類為拉高驅動電路與拉低驅動電路。拉高驅動電路可以利用PMOS電晶體或NMOS電晶體來達成，同樣地，拉低驅動電路可以利用PMOS電晶體或NMOS電晶體來達成。
在某些實施例中，該驅動電路包括一資料輸出。該一或多個第一驅動子電路耦合於一電源電壓與該資料輸出之間；以及，該一或多個第二驅動子電路耦合於該資料輸出與一接地端之間。
在某些實施例中，各該一或多個第一驅動子電路包括兩個第一類型電晶體，串接於該電源電壓與該資料輸出之間。各該第一邏輯子電路與該第三邏輯子電路耦接至各該一或多個第一驅動子電路之該兩個第一類型電晶體之一個別第一類型電晶體。各該一或多個第二驅動子電路包括兩個第二類型電晶體，串接於該資料輸出與該接地端之間。各該第二邏輯子電路與該第四邏輯子電路耦接至各該一或多個第二驅動子電路的該兩個第二類型電晶體之一個別第二類型電晶體。
在某些實施例中，該第二邏輯電路架構成使得，當該第一介面被選以接收該高速度類型資料時，耦接至該第三邏輯子電路之該個別第一類型電晶體與耦接至該第四邏輯子電路之該個別第二類型電晶體為導通；以及，該驅動電路輸出相關於該高速度類型資料的該資料於該資料輸出。該第一邏輯電路架構成使得，當該第二介面被選以接收該低速度類型資料，耦接至該第一邏輯子電路之該個別第一類型電晶體與耦接至該第二邏輯子電路之該個別第二類型電晶體為導通；以及，該驅動電路輸出相關於該低速度類型資料的該資料於該資料輸出。
在某些實施例中，該第一邏輯子電路包括一第一NAND閘，具有：一第一輸入，接收一反相後高速度類型資料；以及，一第二輸入，接收一第一控制信號。該第二邏輯子電路包括一第一NOR閘，具有：一第一輸入，接收該反相後高速度類型資料，以及，一第二輸入，接收一第二控制信號。
在某些實施例中，該第三邏輯子電路包括一第二NAND閘，該第二邏輯子電路包括一第二NOR閘。該第二NAND閘比該第一NAND閘多至少一個輸入，而該第二NOR閘比該第一NOR閘多至少一個輸入。
在某些實施例中，該第一控制信號與該第二控制信號係執行下列至少一者 i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料，ii)保持耦接至該第一邏輯子電路之一個別第一類型電晶體為導通與耦接至該第二邏輯子電路之一個別第二類型電晶體為導通，當該第二介面被選以接收該低速度類型資料或當接收到一ODT致能信號以致能一ODT 模式，或iii)保持耦接至該第三邏輯子電路之該個別第一類型電晶體為關閉與耦接至該第四邏輯子電路之該個別第二類型電晶體為關閉，當接收到一輸出失能信號以失能該驅動電路的該資料輸出。
在某些實施例中，該積體電路更包括：一額外NOR閘以及一額外反相器。該額外NOR閘具有：一第一輸入，接收該ODT 致能信號；一第二輸入，接收一反相後高速度類型致能信號；與一輸出，輸出該第一控制信號至該第一NAND閘的該第二輸入。該額外反相器接收該額外NOR閘的該輸出所輸出的該第一控制信號並輸出該第二控制信號至該第一NOR閘的該第二輸入，該第二控制信號反相於該第一控制信號。
在某些實施例中，該第一邏輯子電路更包括：一第一反相器，接收該第一介面的該高速度類型資料並輸出該反相後高速度類型資料至該第一NAND閘的該第一輸入；以及，一第二反相器，包括：一輸入，耦接至該第一NAND閘的該輸出，與一輸出，耦接至該個別第一類型電晶體，該個別第一類型電晶體耦接各該一或多個第一驅動子電路的該第一邏輯子電路。該第二邏輯子電路更包括：一第三反相器，接收該第一介面的該高速度類型資料並輸出該反相後高速度類型資料至該第一NOR閘的該第一輸入；以及，一第四反相器，包括：一輸入，耦接至該第一NOR閘的該輸出，以及，一輸出，耦接至該個別第二類型電晶體，該個別第二類型電晶體耦接至各該一或多個第二驅動子電路的該第二邏輯子電路。
在某些實施例中，該第三邏輯子電路包括一OR閘，以及一第二NAND閘。該OR閘具有：一第一輸入，接收該第二介面的該低速度類型資料；一第二輸入，接收一ODT致能信號；一第三輸入，接收一高速度類型致能信號，以及一輸出。該第二NAND閘具有：一第一輸入，耦接至該OR閘之該輸出；一第二輸入，接收一輸出致能信號；以及，一輸出，耦接至一個別第一類型電晶體，該個別第一類型電晶體耦接至該一或多個第一驅動子電路的該第三邏輯子電路。該第四邏輯子電路包括：一AND閘以及一第二NOR閘。該AND閘具有：一第一輸入，接收該第二介面的該低速度類型資料；一第二輸入，接收該ODT 致能信號之一反相信號；一第三輸入，接收該高速度類型致能信號之一反相信號；與一輸出。該第二NOR閘具有：一第一輸入，耦接至該AND閘的該輸出；一第二輸入，接收該輸出致能信號之一反相信號；與一輸出，耦接至一個別第二類型電晶體，該個別第二類型電晶體耦接至各該一或多個第二驅動子電路之該第四邏輯子電路。
在某些實施例中，該積體電路執行下列至少一者：i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料，ii)保持耦接至該第三邏輯子電路之一個別第一類型電晶體為導通與耦接至該第四邏輯子電路之一個別第二類型電晶體為導通，當該第一介面被選以接收該高速度類型資料或當接收到具有高電位的該ODT 致能信號以致能該ODT 模式與該輸出致能信號，或iii)保持耦接至該第三邏輯子電路之該個別第一類型電晶體為關閉與耦接至該第四邏輯子電路之該個別第二類型電晶體為關閉，當接收到該輸出失能信號以失能該驅動電路的該資料輸出。
在某些實施例中，該驅動電路包括：複數個第一驅動子電路，並聯於該電源電壓與該資料輸出；以及，複數個第二驅動子電路，並聯於該資料輸出與該接地端。該第二NAND閘包括一第三輸入，接收一第一選擇信號以從該複數個第一驅動子電路選擇一或多個特別第一驅動子電路以資料傳輸。該第二NOR閘包括一第三輸入，接收一第二選擇信號以從該複數個第二驅動子電路選擇一或多個特別第二驅動子電路來資料傳輸。各該第一選擇信號與各該第二選擇信號相關於該驅動電路之一既定阻抗，該驅動電路之該既定阻抗根據該一或多個特別第一驅動子電路與該一或多個特別第二驅動子電路之組合。
在某些實施例中，該些第二驅動子電路之數量相同於該些第一驅動子電路之數量。在某些實施例中，該些第二驅動子電路之數量不同於該些第一驅動子電路之數量。
在某些實施例中，該些第二驅動子電路相關於該些第一驅動子電路之數量。該一或多個特別第一驅動子電路相關於該一或多個特別第二驅動子電路。在某些實施例中，該第二選擇信號與該第一選擇信號為反相，或者，該第一選擇信號與該第二選擇信號為獨立控制。
在某些實施例中，各該一或多個第一驅動子電路包括：一第一類型電晶體耦合於該電源電壓與該資料輸出之間；以及，一第一NAND閘，具有：一第一輸入耦接至該第一邏輯子電路，一第二輸入耦接至該第三邏輯子電路，與一輸出耦接至該第一類型電晶體。各該一或多個第二驅動子電路包括： 一第二類型電晶體耦合於該資料輸出與該接地端之間；以及一第一NOR閘，具有一第一輸入耦接至該第二邏輯子電路，一第二輸入耦接至該第四邏輯子電路，與一輸出耦接至該第二類型電晶體。
在某些實施例中，該第一邏輯子電路包括：一第一反相器，反相該第一介面之該高速度類型資料；以及，一第二NAND閘，具有一第一輸入接收該第一反相器之該反相後高速度類型資料，一第二輸入接收一第一控制信號，與一輸出耦接至各該一或多個第一驅動子電路之該第一NAND閘之該第一輸入。該第二邏輯子電路包括：一第二反相器，反相該第一介面之該高速度類型資料；以及，一第二NOR閘，具有一第一輸入接收該第二反相器之該反相後高速度類型資料，一第二輸入接收一第二控制信號，與一輸出耦接至各該一或多個第二驅動子電路之該第一NOR閘之該第一輸入。該第一控制信號與該第二控制信號執行至少一者：i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料，或ii)保持該第二NAND閘之該輸出為“1”與該第二NOR閘之該輸出為“0”，當該第二介面被選以接收該低速度類型資料或當接收到一晶片內終結(on die termination，ODT)致能信號以致能一ODT模式。
在某些實施例中，該積體電路更包括：一額外第一NOR閘，具有一第一輸入以接收該ODT 致能信號，一第二輸入以接收一反相後高速度類型致能信號，與一輸出以輸出該第一控制信號至該第二NAND閘之該第二輸入；以及一額外反相器，接收該額外第一NOR閘之該輸出之該第一控制信號並輸出該第二控制信號至該第二NOR閘之該第二輸入，該第二控制信號是反相於該第一控制信號。
在某些實施例中，該積體電路更包括：一額外第二NOR閘，具有一第一輸入接收該ODT 致能信號，一第二輸入接收一高速度類型致能信號，與一輸出以輸出一第三控制信號。該第三邏輯子電路包括：一第三反相器，具有一輸入耦接至該額外第二NOR閘之該輸出以接收該第三控制信號，與一輸出以輸出一反相後第三控制信號；一第一OR閘，具有一第一輸入耦接至該第三反相器之該輸出以接收該反相後第三控制信號，一第二輸入耦接至該第二介面以接收該低速度類型資料，與一輸出；以及一第一AND閘，具有一第一輸入耦接至該第一OR閘之該輸出，一第二輸入接收一輸出致能信號，與一輸出耦接至各該一或多個第一驅動子電路之該第一NAND閘之該第二輸入。該第四邏輯子電路包括：一第二AND閘，具有一第一輸入耦接至該第二介面以接收該低速度類型資料，一第二輸入耦接至該額外第二NOR閘之該輸出以接收該第三控制信號，與一輸出；以及一第二OR閘，具有一第一輸入耦接至該第二AND閘之該輸出，一第二輸入接收該輸出致能信號之一反相信號，與一輸出耦接至各該一或多個第二驅動子電路之該第一NOR閘的該第二輸入。
在某些實施例中，該積體電路執行下列至少一者：i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料，ii)保持該第一AND閘之該輸出為“1”與該第二OR閘之該輸出為“0”，當該第一介面被選以接收該高速度類型資料或當接收具高電位之該ODT 致能信號以致能該ODT模式與該輸出致能信號，或iii)保持該第一AND閘之該輸出為“0”與該第二OR閘之該輸出為“1”，當接收一輸出失能信號失能該驅動電路之該資料輸出。
在某些實施例中，該驅動電路包括：複數個第一驅動子電路並聯耦合該電源電壓與該資料輸出；以及，複數個第二驅動子電路並聯耦合於該資料輸出與該接地端。該第一AND閘包括一第三輸入接收一第一選擇信號以從該複數個第一驅動子電路選擇一或多個特別第一驅動子電路來資料傳輸。該第二OR閘包括一第三輸入接收一第二選擇信號以從該複數個第二驅動子電路選擇一或多個特別第二驅動子電路以該資料傳輸。各該第一選擇信號與該第二選擇信號相關於該驅動電路之一既定阻抗，與該驅動電路之該既定阻抗係根據該一或多個特別第一驅動子電路與該一或多個特別第二驅動子電路之組合。
本案另一實施例提供一種半導體裝置，包括：一資料儲存電路以儲存資料；以及一資料輸出電路耦接至該資料儲存電路。該資料輸出電路包括：一第一介面接收相關於該資料儲存電路之一儲存資料之一高速度類型資料；一第二介面接收該資料儲存電路之該儲存資料之一低速度類型資料；一第一邏輯電路耦接至該第一介面；一第二邏輯電路耦接至該第二介面；以及一驅動電路分別耦接至該第一邏輯電路與該第二邏輯電路。該驅動電路係輸出i)該高速度類型資料之一相關資料，當該第一介面被選接收該高速度類型資料；與ii)該低速度類型資料之一相關資料，當該第二介面被選以接收該低速度類型資料。該第一邏輯電路與該第二邏輯電路使得資料透過該第一邏輯電路的一傳輸速度高於透過該第二邏輯電路之一傳輸速度。
本案又一實施例提供一種記憶體裝置，包括：一記憶體介面；一記憶體晶胞陣列，包括複數個記憶體晶胞以儲存資料；一資料快取電路耦接至該記憶體晶胞陣列，並快取該記憶體晶胞陣列之資料；以及一資料輸出緩衝器，耦接至該資料快取電路，並傳輸從該資料快取電路之一快取資料至該記憶體介面。該資料輸出緩衝器包括：一第一資料介面，從該資料快取電路接收相關於該快取資料之高速度類型資料；一第二資料介面，從該資料快取電路接收相關於該快取資料之低速度類型資料；一第一邏輯電路耦接至該第一資料介面；一第二邏輯電路耦接至該第二資料介面；以及一驅動電路分別耦接至該第一邏輯電路與該第二邏輯電路，該驅動電路係輸出i) 相關於該高速度類型資料之資料，當該第一介面接收該高速度類型資料時，與ii) 相關於該低速度類型資料的資料，當該第二介面接收該低速度類型資料時。該第一資料介面，該第一邏輯電路與該驅動電路係串聯以形成一第一資料路徑以用一第一速度傳輸該高速度類型資料。該第二介面，該第二邏輯電路與該驅動電路係串聯以形成一第二資料路徑以用一第二速度傳輸該低速度類型資料，該第一速度高於該第二速度。
在某些實施例中，該記憶體介面係接收一命令，該命令包括下列至少一者：資訊以用於選擇該第一資料介面與該第二資料介面之一以進行資料傳輸，或資訊用以選擇該驅動電路之一阻抗。
上述該些技術之實施包括方法，系統，電路，電腦程式產品與電腦可讀取媒體。在一例中，方法可執行於記憶體裝置內，而該方法包括該上述操作。在另一例中，此種的電腦程式產品是實施於非暫態機器可讀取媒體，非暫態機器可讀取媒體儲存可由一或多個處理器所執行的指令。該指令使得該一或多個處理器以執行上述操作。此種的電腦可讀取媒體儲存著指令，當被一或多個處理器所執行時，該些指令使得該一或多個處理器執行上述操作。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
本案實施例提供在半導體中的管理資料傳輸技術，以達到高速資料傳輸，例如在記憶體裝置之類的半導體裝置中的DDR資料傳輸。
例如，記憶體裝置可包括：一記憶體晶胞陣列、一資料快取電路，耦接至該記憶體晶胞陣列且用以從該記憶體晶胞陣列快取資料；以及，一資料輸出緩衝器，耦接至該資料快取電路且用以透過一記憶體介面將該快取資料從該資料快取電路傳輸至一外部控制器或一主機裝置。該快取資料可以多種用不同速度類型而從該資料快取電路傳輸。例如，在相同時脈頻率下，該快取資料可從該資料快取電路傳輸出，以單倍資料率(single data rate，SDR)資料，或雙倍資料率(double data rate，DDR)資料或四倍資料率(quad data rate，QDR)資料。該資料輸出緩衝器可沿著資料路徑在資料輸出埠處將該SDR資料、DDR資料或QDR資料傳輸至該記憶體介面。在某些實施例中，SDR當成低速度類型，而DDR或QDR當成高速度類型。然而，在其他實施例中，DDR當成低速度類型，而QDR當成高速度類型。為描述方便，在本案中，SDR當成低速度類型之一例，而DDR當成高速度類型之一例。
該資料輸出緩衝器可支持在高速(或高頻率)下來傳輸DDR資料，以及，在低速(或低頻率)下來傳輸SDR資料。除了支持該些該資料傳輸模式(如SDR 模式與DDR 模式)，該資料輸出緩衝器也可實現一或多種其他模式(或功能)，包括晶片內終結(on die termination，ODT)模式與輸出失能模式(或離線驅動(off chip drive，OCD)模式)。例如，在透過資料輸入緩衝器(如第2圖的該資料輸入緩衝器 242)將資料傳輸至該記憶體晶胞陣列時，可致能該ODT 模式，這可減少電流反射(current reflections)或其他雜訊。例如，在將資料透過該資料輸入緩衝器傳輸至該記憶體晶胞陣列時，可致能該輸出失能模式，這可用於將該輸入資料傳輸隔離於該資料輸出緩衝器。
在某些實施例中，資料路徑(例如高速度資料路徑)可被共享，以傳輸SDR資料與DDR資料。多工器係耦接至DDR介面與SDR介面，且用以選擇DDR資料或SDR資料以沿著該共享資料路徑而透過該資料輸出緩衝器來傳輸資料。在實施DDR模式、SDR模式、ODT模式與輸出失能模式於該共享資料路徑需要多個邏輯控制電路或邏輯閘(如多工器、NAND閘與NOR閘)，這會影響該資料路徑的負載，以及，影響沿著該資料路徑的傳輸速度。
在某些實施例中，如第3A圖至第3F圖以及第4A圖至第4F圖所述，在資料輸出緩衝器內，該些技術可分離SDR 邏輯與DDR 邏輯成為分離的資料路徑，以進行相關資料傳輸(如SDR資料的低速度資料路徑與DDR資料的高速度資料路徑)，以及一或多個操作模式(如DDR 模式、SDR 模式、ODT 模式，及/或輸出失能模式)，這可減低該關鍵路徑(例如DDR資料的高速度資料路徑)上的邏輯複雜度，以及可減少該關鍵路徑上的電容負載(capacitor loading)，以增加該高速度資料路徑上的最大速度(或頻率)。
本案所實施的該些技術可應用於任何適合的半導體裝置，如，可高速傳輸資料的積體電路(IC)裝置，或IC裝置(以DDR或SDR來輸出/傳送資料)，例如快閃記憶體與動態隨機存取記憶體(dynamic random access memory(DRAM))，以及邏輯裝置(例如微控制器)。例如，本案的該些技術可應用於各種揮發性記憶體或非揮發性記憶體，例如，NAND快閃記憶體、NOR快閃記憶體、電阻式隨機存取記憶體(RRAM)、相變記憶體(PCM)(如相變隨機存取記憶體(PCRAM))、自旋轉移矩(spin-transfer torque，STT)磁阻隨機存取記憶體(MRAM)、同步動態隨機存取記憶體(SDRAM)，例如DDR SDRAM等。該些技術也可應用於電荷陷阱式(charge-trapping based)記憶體，例如，矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)記憶體，以及浮接閘式(floating-gate based)記憶體。該些技術也可應用於二維(2D)記憶體或三維(3D)記憶體。該些技術也可應用於各種記憶體類型，例如，單階晶胞(SLC(single-level cell))裝置、多階晶胞(MLC(multi-level cell))裝置，如雙階晶胞(2-level cell)裝置、三階晶胞(TLC(triple-level cell))裝置、四階晶胞(QLC(quad-level))裝置或五階晶胞(PLC(penta-level cell))裝置等。此外，該些技術也可應用於各種類型的裝置與系統，例如，安全數位(secure digital (SD))卡、嵌入式多媒體卡(embedded multimedia cards (eMMC))或固態硬碟(solid-state drive (SSD))、嵌入式系統等。
第1圖顯示根據本案一實施例的系統100。該系統100 包括：裝置110與主機裝置120。該裝置110 包括裝置控制器112與記憶體116。該裝置控制器112 包括處理器113與內部記憶體114。在某些例子中，該裝置110 包括複數個記憶體116，耦接至該裝置控制器112。
該主機裝置120包括主機控制器122，而主機控制器122包括至少一處理器與至少一記憶體，該至少一記憶體耦接至該至少一處理器且儲存程式指令以由該至少一處理器執行來進行一或多個相關操作。
在某些例子中，該裝置110是儲存裝置。例如，該裝置110可為eMMC、SD卡、SSD或其他適合的儲存裝置。在某些例子中，該裝置110可為智慧型手錶、數位相機或多媒體播放機。在某些例子中，該裝置110是用戶端裝置，耦接至主機裝置120。例如，該裝置110是SD卡，安裝於該主機裝置120(為數位相機或多媒體播放機)內。
該裝置控制器112是一般用途(general purpose)微處理器或特殊應用微控制器。在某些例子中，該裝置控制器112是該裝置110之記憶體控制器。底下描述該裝置控制器112是記憶體控制器的各種技術。然而，底下所描述的該些技術也可應用於該裝置控制器112是其他類型控制器，不同於記憶體控制器。
該處理器113用以執行指令並處理資料。該些指令包括韌體指令及或其他程式指令，分別以韌體程式碼及/或其他程式碼來儲存於該第二記憶體內。該資料包括程式資料，相關於可由該處理器所執行的韌體指令及或其他程式指令或其他適當資料。在某些例子中，該處理器113是一般用途微處理器或特殊應用微控制器。該處理器113也可稱為中央處理器(CPU)。
該處理器113從該內部記憶體114存取指令與資料。在某些例子中，該內部記憶體114是靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)。例如，在某些例子中，當該裝置110是eMMC、SD卡或智慧型手錶時，該內部記憶體114是SRAM。在某些例子中，當該裝置110是數位相機或多媒體播放機時，該內部記憶體114是DRAM。
在某些例子中，該內部記憶體是快取記憶體，包括於該裝置控制器112內，如第1圖所示。該內部記憶體114可儲存指令碼，相關於由該處理器113所執行的該指令，及/或該處理器113在執行時所需求的資料。
該裝置控制器112從該記憶體116傳輸該指令碼及/或該資料至該內部記憶體114。該記憶體116可為半導體裝置。在某些例子中，該記憶體116是非揮發性記憶體，可用於長期儲存指令及/或資料，例如，NAND快閃記憶體，或其他適合的非揮發性記憶體。在該記憶體116是NAND 快閃記憶體的例子中，該裝置110是快閃記憶體，例如，快閃記憶體卡，該裝置控制器112是NAND 快閃控制器。例如，在某些例子中，當該裝置110是eMMC或SD卡，該記憶體116是NAND快閃記憶體；在某些例子中，當該裝置110是數位相機，該記憶體116是SD卡；與在某些例子中，當該裝置110是多媒體播放機時，該記憶體116硬碟。
在某些例子中，該裝置控制器112用於對該主機裝置120之間接收資料與指令，並送資料至該主機裝置120。該裝置控制器112更用於送出資料與指令至該記憶體116，與從該記憶體116接收資料。例如，該裝置控制器112用於送出資料與寫入命令以命令該記憶體116將該資料儲存至所指定的位址。在另一例中，該裝置控制器112用於從該主機裝置120接收讀取請求(或讀取命令)與送出相關讀取命令至該記憶體116以從該記憶體116的一指定位址讀取資料。
該記憶體116 包括複數個區塊(block)。該記憶體116可為二維(2D)記憶體，包括2D 記憶體區塊。該記憶體116也可是三維(3D)記憶體，包括3D 記憶體區塊。各區塊包括相同數量的記憶頁(page)。各記憶頁在該區塊內有一獨特編號。資料係儲存於該區塊的該些記憶頁，根據該區塊的該些記憶頁的該些獨特編號的順序。各記憶頁可被分別讀取或寫入，與同一區塊的該些記憶頁可被同時抹除。
第2圖顯示記憶體裝置200。該記憶體裝置200可用於實現第1圖的該記憶體116。該記憶體裝置200包括記憶體晶胞陣列210。該記憶體晶胞陣列210包括複數個記憶體晶胞，串接至複數個列字元線與複數個行位元線。
記憶體晶胞包括記憶體電晶體，當成儲存元件。該記憶體電晶體包括SONOS電晶體、浮接閘電晶體，氮化矽唯讀記憶體(NROM)電晶體，或其他適合的電荷儲存非揮發性記憶體(MOS)裝置。
該記憶體裝置200 包括記憶體介面202，具有多個輸入/輸出(I/O)埠，例如，從控制器(如第1圖的該裝置控制器112或該主機控制器122)接收資料，或從該記憶體晶胞陣列210輸出資料。該記憶體裝置200 包括資料緩衝器 240，用以透過該記憶體介面202而緩衝資料。該資料緩衝器 240包括資料輸入緩衝器 242，用以從控制器(例如，第1圖的該裝置控制器112或該主機控制器122)透過該記憶體介面202而緩衝或傳送資料至該記憶體晶胞陣列210。該資料緩衝器 240也可包括資料輸出緩衝器 244，用以從該記憶體晶胞陣列210透過該記憶體介面202而緩衝或傳送資料至，例如，主機裝置(如第1圖的該主機裝置120)。
在某些實施例中，該記憶體裝置200更包括X解碼器(或列解碼器)206與選擇性包括Y解碼器(未示出)。各記憶體晶胞透過各別字元線而耦接至該X-解碼器206，以及透過各別位元線215而耦接至該Y-解碼器。因此，各記憶體晶胞可被該X-解碼器206與該Y-解碼器所選擇，以透過各別字元線與各別位元線215而進行讀寫操作。
該記憶體裝置200 包括記憶頁緩衝器電路220，記憶頁緩衝器電路220包括複數個記憶頁緩衝器。各記憶頁緩衝器透過個別位元線215而連接至該記憶體晶胞陣列210。在某些例子中，記憶頁緩衝器透過資料線(相關於位元線215)而連接至該Y-解碼器，該相關位元線215則連接至該記憶體晶胞陣列210的記憶體晶胞的信號線。記憶頁緩衝器用以控制相關位元線上的電壓，以對耦接至該相關位元線的記憶體晶胞來執行操作，例如，讀取、程式化或抹除。記憶頁緩衝器包括至少一閂鎖(latch)電路。
在某些實施例中，該記憶體裝置200更包括資料快取電路230，耦接於該記憶頁緩衝器電路220與該資料緩衝器 240之間。在程式化或抹除操作期間，該資料快取電路230用以儲存由該資料緩衝器 240(例如，從該資料輸入緩衝器 242)所傳來的資料，及/或透過該記憶頁緩衝器電路220而輸出資料至該記憶體晶胞陣列210。在讀取操作的期間，該資料快取電路230用以儲存從該記憶體晶胞陣列透過該記憶頁緩衝器電路220所傳來的資料，及/或輸出資料至該資料緩衝器 240(例如，該資料輸出緩衝器 244)。
在某些實施例中，該記憶體裝置200更包括控制邏輯204，耦接至該記憶體裝置200內的元件，包括該X-解碼器206與該Y-解碼器，該資料緩衝器 240，該記憶頁緩衝器電路220，與該資料快取電路230。該控制邏輯204用以，例如，透過該記憶體介面202而從記憶體控制器(如第1圖的該裝置控制器112或該主機控制器122)接收命令、位址資訊，及/或資料。該控制邏輯204也可處理該記憶體晶胞陣列210的區塊/記憶頁的該命令，該位址資訊，及/或該資料，例如，產生物理位址資訊。該控制邏輯204包括電路，例如，整合複數個邏輯，電路，及/或元件的積體電路。
在某些例子中，該控制邏輯204 包括資料暫存器，SRAM 緩衝器，位址產生器，模式邏輯，與狀態機器(state machine)。該模式邏輯可用於決定是否有讀寫操作，並提供決定結果至該狀態機器。
在寫入期間，該控制邏輯204的該資料暫存器可暫存從該記憶體介面202所傳來的輸入資料，以及，該控制邏輯204的該位址產生器可產生相關的物理位址，以將該輸入資料儲存至該記憶體晶胞陣列210的該指定記憶體晶胞。該位址產生器可連接至該X-解碼器206與該Y-解碼器，該X-解碼器206與該Y-解碼器可被控制以透過相關字元線與位元線來選擇所指定的該記憶體晶胞。該SRAM 緩衝器可保持從該資料暫存器所傳來的該輸入資料，只要電源持續被供應。該狀態機器可處理從該SRAM 緩衝器所傳來的寫入信號，並提供一控制信號至電壓產生器，電壓產生器提供寫入電壓至該X-解碼器206及/或 該Y-解碼器。該Y-解碼器用於輸出該寫入電壓該位元線，以儲存該輸入資料於所指定的該記憶體晶胞。
在讀取期間，該狀態機器可提供控制信號至該電壓產生器與該記憶頁緩衝器電路220。該電壓產生器提供讀取電壓至該X-解碼器206與該Y-解碼器，以選擇記憶體晶胞。記憶頁緩衝器可感應小功率信號(例如，電流信號)，小功率信號代表存於被選記憶體晶胞內的資料位元(“1”或“0”)，該被選記憶體晶胞透過位元線215耦接至該記憶頁緩衝器。感應放大器可放大該小功率信號，以辨識邏輯位階，使得該資料位元可適當地被該記憶體裝置200的內部或外部邏輯所解譯。在某些例子中，該感應放大器包括該記憶頁緩衝器電路220及/或該資料快取電路230。該資料緩衝器 240(例如，該資料輸出緩衝器 244)可接收由該感應放大器所傳來的放大後電壓，並透過該記憶體介面202而輸出該放大後功率信號至該記憶體裝置200的該外部邏輯。
第3A圖與第3B圖顯示根據本案一實施例的半導體裝置內的資料輸出緩衝器300，可用於SDR與DDR資料傳輸。該半導體裝置可為第1圖的該記憶體116或第2圖的該記憶體裝置200。該資料輸出緩衝器300可為第2圖的該資料輸出緩衝器 244。該資料輸出緩衝器300可耦接於該半導體裝置的資料儲存電路(例如，資料快取電路(如第2圖的該資料快取電路230)與裝置介面(例如，第2圖的該記憶體介面202)之間。該資料輸出緩衝器300可透過該裝置介面而傳輸該資料儲存電路的資料至控制器(例如，第1圖的該裝置控制器112或該主機控制器122)。第3C圖至第3F圖分別顯示在DDR資料傳輸模式、SDR資料傳輸模式、ODT模式與輸出失能模式下的該資料輸出緩衝器300。
第3A圖是根據本案一實施例的該資料輸出緩衝器300的SDR與DDR資料傳輸。第3B圖是根據本案一實施例的第3A圖的該資料輸出緩衝器300的電路圖。該資料輸出緩衝器300將DDR資料傳輸的高速度資料路徑328 (如第3A圖至第3F圖的粗線)分開於SDR資料傳輸的慢速度資料路徑338，且簡化該DDR資料傳輸的高速度資料路徑328上的邏輯電路以增加傳輸速度(或頻率)。另外，對於被分開的該資料路徑328，338，該資料輸出緩衝器300不需要包括多工器來將SDR資料與DDR資料分開於輸入介面，能更簡化該高速度資料路徑328上的邏輯電路，以更增加DDR資料傳輸的傳輸速度。
在某些實施例中，該資料輸出緩衝器300包括：第一介面(例如，DDR介面)以接收DDR資料(或DDR_DATA)302，與第二介面(例如，SDR 介面)以接收SDR資料(或SDR_DATA)303。各該第一介面與該第二介面可分別耦接至該資料儲存電路。在某些實施例中，該半導體裝置用於接收該控制器所傳來的命令。該命令包括後續資料傳輸的選擇DDR 模式(或DDR 介面)或該SDR 模式(或SDR 介面)的選擇資訊。例如，該DDR 模式與該SDR 模式有各別的值，該命令可包括該DDR 模式或該SDR 模式的值。如果該命令指示該DDR 模式或DDR 介面，該半導體裝置可將該資料儲存電路的儲存資料當成DDR資料而傳輸至該資料輸出緩衝器300的該第一介面，例如，在一時脈頻率的時脈信號的下降邊緣與上升邊緣兩者處傳輸資料。如果該命令指示該SDR 模式或該SDR 介面，則該半導體裝置可將該資料儲存電路的儲存資料當成SDR資料而傳輸至該資料輸出緩衝器300的該第二介面，例如，在時脈頻率的時脈信號的下降邊緣或上升邊緣處傳輸資料。
該資料輸出緩衝器300包括：第一邏輯電路320，耦接至該第一介面以接收該DDR資料302；與第二邏輯電路330 耦接至該第二介面以接收該SDR資料303。該資料輸出緩衝器300也包括驅動電路310，分別耦接至該第一邏輯電路320與該第二邏輯電路330。該驅動電路310包括資料輸出(資料輸出節點或資料佇列(queue)-DQ)311以輸出該DDR資料302的相關資料或該SDR資料303的相關資料至該裝置介面。該第一介面，該第一邏輯電路320與該驅動電路310可為串接以形成該高速度資料路徑328，以第一速度傳輸該DDR資料302。該第二介面，該第二邏輯電路330與該驅動電路310可為串接以形成該低速度資料路徑338，以第二速度傳輸該SDR資料303。該第一速度高於該第二速度，例如，高於100%，為2倍，5倍，10倍或更高。在一例中，該第二速度約為200MHz，而該第一速度約2,000 MHz。如底下所討論的，該第一邏輯電路320與該第二邏輯電路330可使得，透過該第一邏輯電路320的傳輸資料速度高於透過該第二邏輯電路330的傳輸資料速度，例如，該第一邏輯電路320的邏輯閘或電晶體數量少於該第二邏輯電路330的邏輯閘或電晶體數量。
在某些實施例中，例如，如第3A-3B圖，該驅動電路310包括：一或多個第一驅動子電路310-1，各第一驅動子電路310-1具有至少一第一類型電晶體，與一或多個第二驅動子電路310-2，各第二驅動子電路310-2包括至少一第二類型電晶體。該第一類型電晶體可為P類型電晶體，如PMOS電晶體，與該第二類型電晶體可為N類型電晶體，如NMOS電晶體。該一或多個第一驅動子電路310-1可耦合於電源電壓(例如，VDD)與該資料輸出311之間，與該一或多個第二驅動子電路310-2可耦合於該資料輸出311與接地端(例如，VSS 或0 V)之間。
該DDR資料302之該第一邏輯電路320包括第一邏輯子電路320-1(例如，第3A圖的P_PreDRV)耦接至該一或多個第一驅動子電路310-1，與第二邏輯子電路320-2 (例如，第3A圖的N_PreDRV)耦接至該一或多個第二驅動子電路310-2。該SDR資料303之該第二邏輯電路330包括 第三邏輯子電路330-1(例如，第3A圖的PS_PreDRV)耦接至該一或多個第一驅動子電路310-1，與第四邏輯子電路330-2(例如，第3A圖的NS_PreDRV)耦接至該一或多個第二驅動子電路310-2。
在某些實施例中，各第一驅動子電路310-1 包括兩個P類型電晶體312a，312b，串接於該電源電壓與該資料輸出311之間；與各第二驅動子電路310-2包括兩個N類型電晶體314a，314b，串接於該資料輸出311與該接地端之間。如第3B圖所示，各該第一邏輯子電路320-1與各該第三邏輯子電路330-1耦接至各該一或多個第一驅動子電路310-1之個別P類型電晶體312b，312a；各該第二邏輯子電路320-2與各該第四邏輯子電路330-2耦接至各該一或多個第二驅動子電路310-2之個別N類型電晶體314a，314b。
在某些實施例中，該第二邏輯電路330架構成，當選擇該第一介面(例如，DDR 介面)接收該DDR資料302，耦接至該第三邏輯子電路330-1之該P類型電晶體312a與耦接至該第四邏輯子電路330-2之該N類型電晶體314b被導通，與該驅動電路310輸出該DDR資料之相關資料於該資料輸出311。在某些實施例中，該第一邏輯電路320係架構成，當選擇該第二介面(例如，SDR 介面)來接收該SDR資料303，耦接至該第一邏輯子電路320-1之該P類型電晶體312b與耦接至該第二邏輯子電路320-2之該N類型電晶體314a被導通，與該驅動電路310輸出該SDR資料之相關該資料於該資料輸出311。
在某些實施例中，該第一邏輯子電路320-1 包括：第一反相器321，第一NAND閘322，與第二反相器323，串接於該第一介面與該一或多個第一驅動子電路310-1之間。該第一反相器321接收該第一介面所傳來的該DDR資料302，與輸出反相後DDR資料(例如，第3B圖的DOPB)至該第一NAND閘322之第一輸入。該第一NAND閘322 包括：該第一輸入，接收該反相後DDR資料DOPB，一第二輸入，接收第一控制信號305，與一輸出以輸出資料DOP。該第二反相器323包括：一輸入，耦接至該第一NAND閘322之該輸出，與一輸出，以輸出資料PU至各該一或多個第一驅動子電路310-1之該P類型電晶體312b。
在某些實施例中，該第二邏輯子電路320-2 包括：一第三反相器324，一第一NOR閘 325，與一第四反相器326，串接於該第一介面與該一或多個第二驅動子電路310-2之間。該第三反相器324接收該第一介面所傳來的該DDR資料302，與輸出該反相後高速度類型資料(例如，第3B圖的DONB)至該第一NOR閘 325之第一輸入。該第一NOR閘 325 包括：該第一輸入，接收該反相後高速度類型資料DONB；一第二輸入，接收第二控制信號307；與一輸出，輸出資料DON。該第四反相器326 包括：一輸入，耦接至該第一NOR閘 325之該輸出以接收資料DON；與一輸出，輸出資料PD至各該一或多個第二驅動子電路310-2之該N類型電晶體314a。
在某些實施例中，該第一邏輯電路320 包括一額外NOR閘 304，額外NOR閘 304具有：一第一輸入，接收一ODT致能(ODTEN)信號，一第二輸入，接收一反相後DDR致能(DDREN#)信號，與一輸出，輸出該第一控制信號305至該第一NAND閘322之該第二輸入。該反相後DDR致能信號(DDREN#)之產生係由反相器反相該DDR致能(DDREN)信號。該第一邏輯電路320更包括一額外反相器306 耦接至該額外NOR閘 304之該輸出，用以接收該第一控制信號305並輸出該第二控制信號307至該第一NOR閘 325之該第二輸入。因此，該第二控制信號307可為該第一控制信號305之反相。在某些實施例中，該額外NOR閘 304 或該額外反相器306之至少一者可位於該資料輸出緩衝器300之內，但在該第一邏輯電路320之外部。
如第3C-3F圖，該資料輸出緩衝器300(或該第一控制信號305與該第二控制信號307)係執行下列至少一者：(i)當選擇該第一介面以接收該DDR資料302(例如，如第3C圖所示)時，允許輸出該DDR資料；(ii)當選擇該第二介面以接收該SDR資料303(例如，如第3D圖所示)或當接收到ODT致能信號以致能ODT 模式(例如，如第3E示)時，保持耦接至該第一邏輯子電路320-1之P類型電晶體312b為導通且保持耦接至該第二邏輯子電路320-2之N類型電晶體314a為導通；或(iii)當接收到輸出失能信號以失能該驅動電路310之該資料輸出311(例如，如第3F圖)時，令耦接至該第三邏輯子電路330-1之該P類型電晶體312a為關閉且令耦接至該第四邏輯子電路330-2之該N類型電晶體314b為關閉。
如上述，SDR資料303之該第二邏輯電路330包括：該第三邏輯子電路330-1，耦接於該第二介面與該一或多個第一驅動子電路310-1之間；以及，該第四邏輯子電路330-2，耦接於該第二介面與該一或多個第二驅動子電路310-2之間。如底下所述，比起該第一邏輯電路320，該第二邏輯電路330包括更多複雜邏輯閘或元件，使得，該資料輸出緩衝器300可實施DDR 模式，SDR 模式，ODT 模式與輸出失能模式(或OCD 模式)。藉此，DDR資料302可以透過該資料輸出緩衝器300而沿著該高速度資料路徑328來高速傳輸，傳輸速度高於SDR資料303以相同資料路徑的傳輸速度。
在某些實施例中，例如，如第3B圖，該第三邏輯子電路330-1 包括一OR閘331與一第二NAND閘332，耦接於該第二介面與該一或多個第一驅動子電路310-1之間。該OR閘331具有：一第一輸入，接收該第二介面所傳來的該SDR資料303，一第二輸入，接收 ODT致能(ODTEN)信號，一第三輸入，接收DDR致能(DDREN)信號，與一輸出。該第二NAND閘332具有：一第一輸入，耦接至該OR閘331之該輸出；一第二輸入，接收輸出致能(OE)信號；一第三輸入，接收第一選擇信號(例如，第3B圖的OCDPEN[M：0])；以及，一輸出，耦接至P類型電晶體312a，P類型電晶體312a耦接至各該一或多個第一驅動子電路310-1之該第三邏輯子電路330-1。
在某些實施例中，例如，如第3B圖，該第四邏輯子電路330-2 包括：一AND閘 333與第二NOR閘 334，串接於該第二介面與該一或多個第二驅動子電路310-2之間。該AND閘333包括：一第一輸入，接收該第二介面所傳來的該SDR資料303；一第二輸入，接收該ODT致能(ODTEN#)信號之一反相後信號；一第三輸入，接收該DDR致能(例如，DDREN#)信號之一反相後信號；與一輸出。該第二NOR閘 334包括：一第一輸入，耦接至該AND閘333之該輸出；一第二輸入，接收該OE(OE#)信號之一反相後信號；一第三輸入，接收第二選擇信號(例如，第3B圖之OCDNENB[M：0])；與一輸出，耦接至N類型電晶體314b，N類型電晶體314b耦接至各該一或多個第二驅動子電路310-2之該第四邏輯子電路330-2。該ODTEN#信號可使用反相器對該ODT致能(ODTEN)信號反相而得到。該OE#信號可使用反相器對該OE信號反相而得到。該第二選擇信號可為該第一選擇信號之一反相信號，或，該第一選擇信號與該第二選擇信號可被獨立控制。
如第3C-3F圖，該資料輸出緩衝器300執行下列至少一者：(i)允許輸出該SDR資料，當選擇該第二介面以接收該SDR資料303(例如，如第3D圖)；(ii)當選擇該第一介面以接收該DDR資料302 (例如，如第3C圖)或當接收到該ODT 致能信號(ODTEN)以致能該ODT模式(例如，如第3E圖)與具有較高電位的該輸出致能(OE)信號時，保持耦接至該第三邏輯子電路330-1之P類型電晶體312a為導通並保持耦接至該第四邏輯子電路330-2之N類型電晶體314b為導通，或者，(iii)當接收到該輸出失能信號以失能該驅動電路310之該資料輸出311(例如，第3F圖)時，保持耦接至該第三邏輯子電路330-1之該P類型電晶體312a為關閉並保持耦接至該第四邏輯子電路330-2之該N類型電晶體314b為關閉。該輸出失能信號可為具有較低電位的該輸出致能信號。
在某些實施例中，例如，第3B圖，該驅動電路310 包括：複數個第一驅動子電路310-1，並聯於該電源電壓與該資料輸出311；以及，複數個第二驅動子電路310-2，並聯於該資料輸出311與該接地端。該複數個第二驅動子電路310-2可相關於該複數個第一驅動子電路310-1。在某些例子中，例如，第3B圖，該些第二驅動子電路310-2之數量(例如，M)相同於該些第一驅動子電路310-1之數量(例如，M)，其中，M為大於1的整數。在某些例子中，該些第二驅動子電路310-2之數量(例如，N)不同於(例如，大於或小於)該些第一驅動子電路310-1之數量(例如，M)，其中，N為大於1的整數。為描述方便，在底下，該些第二驅動子電路310-2之數量與該些第一驅動子電路310-1之數量皆為M。
該第二NAND閘332接收該第一選擇信號OCDPEN[M：0]，並輸出資料PUS [M：0]以選擇該些M個第一驅動子電路310-1之一或多個第一驅動子電路310-1來資料傳輸。該第二NOR閘 334接收該第二選擇信號OCDNENB [M：0]並輸出資料PDS [M：0]以選擇該些M個第二驅動子電路310-2之一或多個第二驅動子電路310-2來資料傳輸。該一或多個第二驅動子電路310-2可相關於該一或多個第一驅動子電路310-1。例如，該些被選一或多個第二驅動子電路310-2之數量相同於該些被選一或多個第一驅動子電路310-1之數量。該第二選擇信號OCDNENB[M：0]可為該第一選擇信號OCDPEN[M：0]之一反相信號。DDR資料302之該第一邏輯電路320不包括用以接收該第一選擇信號或該第二選擇信號之邏輯閘，故而，該第一邏輯電路320之電路簡單於該第二邏輯電路330。為進行DDR資料傳輸，該第一邏輯子電路320-1可導通地耦接至各該M 第一驅動子電路310-1；以及，該第二邏輯子電路320-2可導通地耦接至各該M 第二驅動子電路310-2。
在某些實施例中，各該第一選擇信號與各該第二選擇信號係相關於該驅動電路310之既定阻抗。該驅動電路310之該既定阻抗可根據該一或多個第一驅動子電路310-1與該一或多個第二驅動子電路310-2之組合而定。在某些實施例中，該半導體裝置接收該控制器之命令。該命令所包括的資訊可指示該驅動電路310之該既定阻抗，例如，根據耦接至該資料輸出緩衝器300之負載。例如，該命令包括該既定阻抗之一設定值。根據該命令之該設定值，該半導體裝置選擇該一或多個第一驅動子電路310-1與該一或多個第二驅動子電路310-2。在某些實施例中，該驅動電路310提供多種阻抗，以及，該控制器選擇該些阻抗之一以包括於該命令之中。該控制器測試不同阻抗以匹配該資料輸出緩衝器300之該負載，以辨別出可提供最高資料傳輸速度之阻抗。
在底下，該資料輸出緩衝器300之操作係參照第3C-3F圖，分別顯示該資料輸出緩衝器300在DDR 模式，SDR 模式，ODT 模式與輸出失能模式。表1也顯示該四種模式下的該資料輸出緩衝器300之操作，其中，“1”與“0”分別相關於高電位與低電位。該ODTEN信號，該DDREN信號，該OE 信號，OCDPEN[M：0] 信號與該OCDNENB[M：0] 信號可由第2圖的該記憶體裝置200的該半導體裝置(例如，第2圖的該記憶體裝置200的該控制邏輯204)提供給該資料輸出緩衝器300。反相器對該DDREN信號，該ODTEN信號，該OE 信號反相以分別得到該DDREN# 信號，該ODTEN# 信號，該OE# 信號。 表1：資料輸出緩衝器之操作
模式 DDR EN ODT EN OE OCD PEN OCD NENB PUS(*M) PDS(*M) PU PD DQ
DDR 1 0 1 1 0 0 1 DDR_ DATA# DDR_ DATA# DDR_ DATA
0 1 1 0
SDR 0 0 1 1 0 SDR_ DATA# SDR_ DATA# 0 1 SDR_ DATA
0 1 1 0
ODT 不重要 1 1 1 0 0 1 0 1 終結
0 1 1 0
輸出失能 不重要 0 0 不重要 不重要 1 0 不重要 不重要 浮接
第3C圖顯示根據本案一或多個實施例之第3A圖與第3B圖之該資料輸出緩衝器300之DDR資料傳輸340。如表1與第3C圖，在DDR 模式，該DDREN信號有高電位 “1”，該ODTEN信號有低電位“0”，與該輸出致能(OE)信號有高電位“1”。該第一選擇信號OCDPEN[M：0]之高電位“1”以選擇一或多個第一驅動子電路310-1，該第一選擇信號OCDPEN[M：0]之低電位“0”以不選第一驅動子電路310-1。該第二選擇信號OCDNENB[M：0]之低電位“0” 以選擇一或多個第二驅動子電路310-2，與該第二選擇信號OCDNENB[M：0]之高電位以不選一或多個第二驅動子電路310-2。因此，該資料PUS[M：0]之常值“0”以導通各該一或多個第一驅動子電路310-1之該P類型電晶體312a，與該資料PDS[M：0]之常值“1” 以導通各該一或多個第二驅動子電路310-2之該n-電晶體314b。
當DDR資料342(為“1” 或“0”)透過該資料輸出緩衝器300而傳輸時，該資料輸出緩衝器300輸出該DDR資料344於該驅動電路310之該資料輸出311，值相同於該DDR資料342。例如，當ODTEN為“0”與DDREN#為“0”時，該額外NOR閘 304輸出有高電位“1”的該第一控制信號305。該第二控制信號307有低電位“0”。因此，該第一NAND閘322之輸出資料DOP之值相同於DDR資料342，與該第一NOR閘 325之輸出資料DON之值相同於DDR資料342。因此，該第二反相器323之輸出資料PU係反相於該DDR資料342，與該第四反相器326之輸出資料PD係反相於該DDR資料342。
當DDR資料342是“1”時，該資料PU是“0”與該資料PD是“0”， 耦接至該第一邏輯子電路320-1之該P類型電晶體312b為導通，而耦接至該第二邏輯子電路320-2之該N類型電晶體314a為關閉。因為該P類型電晶體312a為導通，該資料輸出311導通地耦接至該電源電壓且絕緣於該接地端，因此提供高電位“1”，相同於該DDR資料342。相似地，當DDR資料342是“0”，該資料PU是“1”與該資料PD是“1”，耦接至該第一邏輯子電路320-1之該P類型電晶體312b為關閉，而耦接至該第二邏輯子電路320-2之該N類型電晶體314a為導通。因為該N類型電晶體314b為導通，該資料輸出311導通地耦接至該接地端且絕緣於該電源電壓，因此提供低電位“0”，相同於該DDR資料342。
第3D圖顯示第 3A-3B 圖之該資料輸出緩衝器300之SDR資料傳輸350，根據本案一或多個實施例。當SDR資料352(為“1” 或“0”)係透過該資料輸出緩衝器300而傳輸時，該資料輸出緩衝器300輸出該SDR資料354於該驅動電路310之該資料輸出311，該SDR資料354之值相同於該SDR資料352。
如表1與第3D圖，於SDR 模式，該DDREN信號有低電位“0”，該ODTEN信號有低電位“0”，與該輸出致能(OE)信號有高電位“1”。該第一選擇信號OCDPEN[M：0]之高電位“1”以選擇一或多個第一驅動子電路310-1，與該第一選擇信號OCDPEN[M：0]之低電位“0”以不選第一驅動子電路310-1。該第二選擇信號OCDNENB[M：0]之低電位“0” 以選擇一或多個第二驅動子電路310-2，與該第二選擇信號OCDNENB[M：0]之高電位“1”以不選第二驅動子電路310-2。因此，當ODTEN為“0”，DDREN為“0”與OE為“1”時，例如，如表1，該資料PUS[M：0]之值“1”以關閉各該不選第一驅動子電路310-1之該P類型電晶體312a；以及，該資料PDS[M：0]之值“0”以關閉各該不選第二驅動子電路310-2之該n-電晶體314b。相較之下，該資料PUS[M：0]之值為該一或多個被選第一驅動子電路310-1之該SDR資料352之反相後值，與該資料PDS [M：0]之值為該一或多個被選第二驅動子電路310-2之該SDR資料352 之反相後值。
此外，當ODTEN為“0”與DDREN#為“1”時，該額外NOR閘 304所輸出之該第一控制信號305為低電位“0”。因此，該第一NAND閘322輸出之資料DOP為“1”與該第二反相器323 輸出之資料PU為“0”，以導通各該一或多個第一驅動子電路310-1之該P類型電晶體312b。相似地，該第二控制信號307為高電位“1”，因此，該第一NOR閘 325輸出之資料DON為“0”與該第四反相器326輸出之資料PD為“1”以導通該一或多個第二驅動子電路310-2之該N類型電晶體314a。
當SDR資料352為“1”， 各該一或多個被選第一驅動子電路310-1之該P類型電晶體312a被導通，而該N類型電晶體314b in 各該一或多個被選第二驅動子電路310-2 被關閉。當該P類型電晶體312b為導通時，該資料輸出311是導通地耦接至該電源電壓且絕緣於該接地端，因此提供高電位“1”之該輸出SDR資料354，相同於該SDR資料352。相似地，當SDR資料352為“0”時，各該一或多個被選第一驅動子電路310-1之該P類型電晶體312a被關閉，而各該一或多個被選第二驅動子電路310-2之該N類型電晶體314b被導通。當該N類型電晶體314a導通時，該資料輸出311導通地耦接至該接地端且絕緣於該電源電壓，因而提供為低電位“0”之該輸出SDR資料354，相同於該SDR資料352。
第3E圖顯示 根據本案一或多個實施例之第3A-3B圖之該資料輸出緩衝器300之ODT模式 360。該ODT模式可被該半導體裝置所致能，例如，根據該控制器所發出的命令。
在該ODT 模式下，該ODTEN信號362為高電位“1”，與該資料輸出緩衝器300係導通該一或多個第一驅動子電路310-1之該P類型電晶體312a與312b，且導通該一或多個第二驅動子電路310-2之該N類型電晶體s 314a與314b，使得電流路徑364形成於從該電源電壓透過該驅動電路310至該接地端。因此，該驅動電路310之該資料輸出 311為ODT。
在某些實施例中，如表1與第3E圖，為致能該ODT 模式，該ODTEN信號為高電位“1”，與該OE 信號為高電位“1”。沒有SDR資料與DDR資料之輸入。所以，該DDREN信號此時並不重要。因此，該資料PU為低電位“0”以導通各該一或多個第一驅動子電路310-1之該P類型電晶體312b，且該資料PD為高電位“1”以導通各該一或多個第二驅動子電路310-2之該N類型電晶體314a。該第一選擇信號OCDPEN[M：0]之值“1”可選擇一或多個第一驅動子電路310-1，且該第一選擇信號OCDPEN[M：0]之值“0”可不選一或多個第一驅動子電路310-1。因此，各該一或多個被選第一驅動子電路310-1之該P類型電晶體312a被導通，且各該一或多個未選第一驅動子電路310-1之該P類型電晶體312a被關閉。相似地，該第二選擇信號OCDNENB[M：0]之值“0”可選擇一或多個第二驅動子電路310-2，且該第二選擇信號OCDNENB[M：0]之值“1”可不選一或多個第二驅動子電路310-2。因此，各該一或多個被選第二驅動子電路310-2之該N類型電晶體314b被導通，且各該一或多個未選第二驅動子電路310-2之該N類型電晶體314b被關閉。依此，該電流路徑364可形成於，從該電源電壓，透過該一或多個被選第一驅動子電路310-1與該一或多個被選第二驅動子電路310-2，而至該接地端。
第3F圖顯示根據本案一或多個實施例之第3A-3B圖之該資料輸出緩衝器300之輸出失能模式370。該輸出失能模式可由該半導體裝置所致能(或激活)，例如，根據該控制器的一命令。
為致能該輸出失能模式，該ODTEN信號為低電位“0”，該OE 信號372為低電位“0”與該OE# 信號374為高電位“1”。其他的信號，包括DDREN信號，OCDPEN[M：0] 信號，與OCDNENB[M：0] 信號則不重要。如表1與第3F圖，該資料PUS[M：0]為高電位“1”且該資料PU為高電位“1”，因此，各該一或多個第一驅動子電路310-1之該P類型電晶體s 312a與312b被關閉。相似地，該資料PDS[M：0]為低電位“0”與該資料PD為低電位“0”，因此，各該一或多個第二驅動子電路310-2之該N類型電晶體314a與314b為關閉。因而，該資料輸出311沒有輸出，或該資料輸出311為浮接。
第4A-4B圖顯示根據本案一或多個實施例之半導體裝置內之資料輸出緩衝器 400之SDR與DDR資料傳輸之一例。該半導體裝置可為第1圖的該記憶體116或第2圖之該記憶體裝置200。該資料輸出緩衝器 400可為第2圖的該資料輸出緩衝器 244。該資料輸出緩衝器 400可耦接於該半導體裝置之資料儲存電路(資料快取電路，如第2圖的資料快取電路230)與裝置介面(例如，第2圖該記憶體介面202)之間。該資料輸出緩衝器 400可用於透過該裝置介面而將該資料儲存電路之資料傳輸至控制器(例如，第1圖之該裝置控制器112 或該主機控制器122)。第4C至4F圖顯示該資料輸出緩衝器 400分別處於DDR資料傳輸模式，SDR資料傳輸模式，ODT 模式與輸出失能模式下。
如第4A-4F圖，相似於第3A-3F圖之該資料輸出緩衝器300，該資料輸出緩衝器400包括：一第一介面，接收 DDR資料402；一第二介面，接收 SDR資料403；一第一邏輯電路420，耦接至該第一介面；與一第二邏輯電路430，耦接至該第二介面。因此，該資料輸出緩衝器 400不需要包括多工器，相似於該資料輸出緩衝器300。然而，不同於該資料輸出緩衝器300，該資料輸出緩衝器 400之該第一邏輯電路420與該第二邏輯電路430耦接至驅動電路410之相同邏輯閘與電晶體。亦即，透過該驅動電路410，該DDR資料傳輸與該SDR資料傳輸共享該相同資料路徑。因此，該資料輸出緩衝器 400包括較少的邏輯閘或元件，相較於該資料輸出緩衝器300；但，該資料輸出緩衝器 400之DDR資料傳輸之高速度路徑會遇到較複雜的邏輯閘或元件，相較於該資料輸出緩衝器300之DDR資料傳輸之高速度路徑。
第4A圖是根據本案一或多個實施例之資料輸出緩衝器 400之SDR與DDR資料傳輸。第4B圖根據本案一或多個實施例是第4A圖的該資料輸出緩衝器 400的電路圖。該資料輸出緩衝器 400將DDR資料傳輸之該高速度資料路徑429(如第4A-4F 圖之粗線)分開於與SDR資料傳輸之低速度資料路徑439，且簡化該高速度資料路徑429之邏輯電路以增加DDR資料傳輸之傳輸速度。由於資料路徑429分離於資料路徑439，該資料輸出緩衝器 400不需要多工器來將輸入介面之SDR資料分開於DDR資料，這可更進一步簡化該高速度資料路徑429之該邏輯電路以更增加該DDR資料傳輸之該傳輸速度。
在某些實施例中，該資料輸出緩衝器400包括：該第一介面(例如，DDR 介面)，接收 DDR資料(或DDR_DATA)402；與該第二介面(例如，SDR 介面)，接收 SDR資料(或SDR_DATA)403。各該第一介面與該第二介面分別耦接至該資料儲存電路。在某些實施例中，該半導體裝置接收該控制器之命令。該命令包括用以選擇DDR 模式(或DDR 介面)與該SDR 模式(或SDR 介面)資料傳輸之資訊。當該DDR 模式或DDR 介面係指示於該命令內，該半導體裝置將該資料儲存電路之儲存資料(或快取資料)當成DDR資料而傳輸至該資料輸出緩衝器 400之該第一介面，例如，在一時脈頻率的時脈信號的下降邊緣與上升邊緣兩者處傳輸資料。如果該命令指示該SDR 模式或該SDR 介面，則該半導體裝置可將該資料儲存電路的儲存資料當成SDR資料而傳輸至該資料輸出緩衝器400的該第二介面，例如，在時脈頻率的時脈信號的下降邊緣或上升邊緣處傳輸資料。
該資料輸出緩衝器400包括：該第一邏輯電路420，耦接至該第一介面以接收該DDR資料402；與該第二邏輯電路430，耦接至該第二介面以接收該SDR資料403。該資料輸出緩衝器400也包括該驅動電路410，分別耦接至該第一邏輯電路420與該第二邏輯電路430。該驅動電路410包括資料輸出(資料輸出節點或資料佇列-DQ)411，以輸出該DDR資料402的相關資料或該SDR資料403的相關資料至該裝置介面。該第一介面，該第一邏輯電路420與該驅動電路410可為串接以形成該高速度資料路徑429，以第一速度傳輸該DDR資料402。該第二介面，該第二邏輯電路430與該驅動電路410可為串接以形成該低速度資料路徑439，以第二速度傳輸該SDR資料403。該第一速度高於該第二速度，例如，高於100%，120%，150%，或兩倍。如底下所述，該第一邏輯電路420與該第二邏輯電路430可使得，透過該第一邏輯電路420的傳輸資料速度高於透過該第二邏輯電路430的傳輸資料速度，例如，該第一邏輯電路420的邏輯閘或電晶體數量少於該第二邏輯電路430的邏輯閘或電晶體數量。
在某些實施例中，例如，第4A-4B圖，該驅動電路410包括：一或多個第一驅動子電路410-1，各第一驅動子電路410-1具有至少一第一類型電晶體；以及，一或多個第二驅動子電路410-2，各第二驅動子電路410-2具有至少一第二類型電晶體。該第一類型電晶體可為P類型電晶體，如PMOS電晶體，與該第二類型電晶體可為N類型電晶體，如NMOS電晶體。該一或多個第一驅動子電路410-1可耦合於電源電壓(例如，VDD)與該資料輸出411之間，與該一或多個第二驅動子電路410-2可耦合於該資料輸出411與接地端 (例如，VSS 或0 V)之間。
該DDR資料402之該第一邏輯電路420包括：第一邏輯子電路420-1，耦接至該一或多個第一驅動子電路410-1；以及，第二邏輯子電路420-2，耦接至該一或多個第二驅動子電路410-2。該SDR資料403之該第二邏輯電路包括：第三邏輯子電路430-1，耦接至該一或多個第一驅動子電路410-1；以及，第四邏輯子電路430-2，耦接至該一或多個第二驅動子電路410-2。
在某些實施例中，例如，第4B圖，各該一或多個第一驅動子電路410-1 包括第一NAND閘412與P類型電晶體 414，串接於該第一邏輯電路420與該第二邏輯電路430與該資料輸出411之間。該第一NAND閘412包括：第一輸入，耦接至該第一邏輯子電路420-1；第二輸入，耦接至該第三邏輯子電路430-1；以及，輸出，耦接至該P類型電晶體 414之閘極。該P類型電晶體 414耦接於電源電壓(例如，VDD)與該資料輸出411之間。各該一或多個第二驅動子電路410-2 包括第一NOR閘 416與N類型電晶體，串接於該第一邏輯電路420與該第二邏輯電路430與該資料輸出411之間。該第一NOR閘 416包括：第一輸入，耦接至該第二邏輯子電路420-2；第二輸入，耦接至該第四邏輯子電路430-2；以及，輸出，耦接至該N類型電晶體 418之閘極。該N類型電晶體 418耦接於該資料輸出411與接地端(例如，VSS 或0 V)之間。
在某些實施例中，例如，第4B圖，該第一邏輯子電路420-1包括第一反相器421與第二NAND閘422，串接於該第一介面與該一或多個第一驅動子電路410-1之間。該第一反相器421反相該第一介面之該DDR資料402，並輸出反相後DDR資料DOPB。該第二NAND閘422包括：第一輸入，接收該第一反相器421之該反相後DDR資料DOPB；第二輸入，接收第一控制信號425；以及，輸出，輸出資料DOP至各該一或多個第一驅動子電路410-1之該第一NAND閘412之該第一輸入。該第二邏輯子電路420-2包括第二反相器423與第二NOR閘 424，串接於該第一介面與該一或多個第二驅動子電路410-2之間。該第二反相器423反相該第一介面之該DDR資料402與輸出反相後DDR資料DONB。該第二NOR閘 424包括：第一輸入，接收該第二反相器423之該反相後DDR資料DONB；第二輸入，接收第二控制信號427；以及，輸出，輸出資料DON至各該一或多個第二驅動子電路410-2之該第一NOR閘 416之該第一輸入。
在某些實施例中，該第一邏輯電路420 包括額外第一NOR閘 426，額外第一NOR閘 426包括：第一輸入，接收ODT 致能(ODTEN)信號；第二輸入，接收反相後DDR 致能(DDREN#)信號；與輸出，輸出該第一控制信號425至該第二NAND閘422之該第二輸入。該第一邏輯電路420也包括額外反相器428，耦接至該額外第一NOR閘 426之該輸出，並反相該第一控制信號425與輸出該第二控制信號427至該第二NOR閘 424之該第二輸入。該第二控制信號427是該第一控制信號425之反相。在某些實施例中，該額外第一NOR閘 426 或該額外反相器428之至少一者可位於該資料輸出緩衝器 400之內但在該第一邏輯電路420之外。
如第4C-4E圖，該第一控制信號425與該第二控制信號427可執行下列至少一者：i)當該第一介面被選以接收該DDR資料(例如，第4C圖)時，允許輸出該DDR資料402；或ii)當該第二介面被選以接收該低速度類型資料(例如，第4D圖)或接收ODT致能信號以致能ODT 模式(例如，第4E圖)時，保持該第二NAND閘422之該輸出為“1”與保持該第二NOR閘 424之該輸出為“0”。
在某些實施例中，該第二邏輯電路430包括額外第二NOR閘436，額外第二NOR閘436包括：第一輸入，接收該ODTEN信號；第二輸入，接收DDR致能(DDREN)信號；與輸出，輸出第三控制信號435。在某些實施例中，該額外第二NOR閘436也可位於該資料輸出緩衝器400之內，但在該第二邏輯電路430之外。
在某些實施例中，例如，第4B圖，該第二邏輯電路430之該第三邏輯子電路430-1包括第一OR閘431與第一AND閘 432，串接於該第二介面與該一或多個第一驅動子電路410-1之間。該第三邏輯子電路430-1更包括第三反相器438，第三反相器438包括：輸入，耦接至該額外第二NOR閘 436之該輸出以接收該第三控制信號435與一輸出，輸出反相後第三控制信號437至該第一OR閘 431。該第一OR閘431包括：第一輸入，耦接至該第三反相器438之該輸出以接收該反相後第三控制信號437；第二輸入，耦接至該第二介面以接收該SDR資料403；與一輸出，耦接至該第一AND閘 432。該第一AND閘 432包括：第一輸入，耦接至該第一OR閘431之該輸出；第二輸入，接收輸出致能(OE)信號；第三輸入，接收選擇信號OCDPEN[M：0]；與輸出，耦接至各該一或多個第一驅動子電路410-1之該第一NAND閘412之該第二輸入。
在某些實施例中，如第4B圖，該第二邏輯電路430之該第四邏輯子電路430-2包括第二AND閘 433與第二OR閘434，耦接於該第二介面與該一或多個第二驅動子電路410-2之間。該第二AND閘 433包括：第一輸入，耦接至該第二介面以接收該SDR資料；第二輸入，耦接至該額外第二NOR閘 436之該輸出以接收該第三控制信號435；與輸出，耦接至該第二OR閘434。該第二OR閘434包括：第一輸入，耦接至該第二AND閘 433之該輸出；第二輸入，接收該OE 信號之反相信號(OE#)；第三輸入，接收第二選擇信號OCDNENB[M：0]；與輸出，耦接至各該一或多個第二驅動子電路410-2之該第一NOR閘 416之該第二輸入。
如第4C-4F圖，該資料輸出緩衝器400用以執行下列至少一者： i)允許輸出該SDR資料403當該第二介面被選以接收該SDR資料403(例如，第4D圖)；ii)保持該第一AND閘 432之該輸出為“1”與該第二OR閘434之該輸出為“0”，當該第一介面被選以接收該DDR資料(例如，第4C圖)或當接收到致能該ODT 模式之該ODTEN信號與具高電位之該OE 信號(例如，第4E圖)；或iii)保持該第一AND閘 432之該輸出為“0”與該第二OR閘434之該輸出為“1”，當接收到輸出失能信號時，輸出失能信號用以失能該驅動電路410之該資料輸出411。該輸出失能信號可為具低電位“0”之該輸出致能(OE)信號。
在某些實施例中，例如，第4B圖，該驅動電路410包括：M個第一驅動子電路410-1，並聯於該電源電壓與該資料輸出411；與M個第二驅動子電路410-2，並聯於該資料輸出411與該接地端。該M個第二驅動子電路410-2相關於該M個第一驅動子電路410-1。M為大於1的整體。例如，該些第二驅動子電路410-2之該數量(例如，M)相同於該些第一驅動子電路410-1之該數量(例如，M)。
該第一AND閘432用以接收該第一選擇信號OCDPEN[M：0]，並輸出資料以選擇該M個第一驅動子電路410-1之一或多個第一驅動子電路410-1來進行資料傳輸。該第二OR閘434接收該第二選擇信號OCDNENB [M：0]並輸出資料以選擇該M 個第二驅動子電路410-2之一或多個第二驅動子電路410-2以進行資料傳輸。該一或多個第二驅動子電路410-2可相關於該一或多個第一驅動子電路410-1。例如，該被選一或多個第二驅動子電路410-2之該數量相同於該被選一或多個第一驅動子電路410-1之該數量。該第二選擇信號OCDNENB[M：0]是該第一選擇信號OCDPEN[M：0]之反相。DDR資料402 之該第一邏輯電路420不包括用以接收該第一選擇信號或該第二選擇信號之邏輯閘，所以，該第一邏輯電路420比該第二邏輯電路430簡單。
在某些實施例中，各該第一選擇信號與該第二選擇信號相關於該驅動電路410之既定阻抗。該驅動電路410之該既定阻抗可根據該被選一或多個第一驅動子電路410-1與該被選一或多個第二驅動子電路410-2之組合而定。在某些實施例中，該半導體裝置接收該控制器之命令。該命令所包括的資訊可指示該驅動電路410之該既定阻抗，例如，根據耦接至該資料輸出緩衝器400之負載。例如，該命令包括該既定阻抗之一設定值。根據該命令之該設定值，該半導體裝置選擇該一或多個第一驅動子電路410-1與該一或多個第二驅動子電路410-2。在某些實施例中，該驅動電路410提供多種阻抗，以及，該控制器選擇該些阻抗之一以包括於該命令之中。該控制器測試不同阻抗以匹配該資料輸出緩衝器400之該負載，以辨別出可提供最高資料傳輸速度之阻抗。
在底下，該資料輸出緩衝器400之操作係參照第4C-4F圖，分別顯示該資料輸出緩衝器400在DDR 模式，SDR 模式，ODT模式與輸出失能模式下。表2也顯示該四種模式下的該資料輸出緩衝器400之操作，其中，“1”與“0”分別相關於高電位與低電位。該ODTEN信號，該DDREN信號，該OE 信號，OCDPEN[M：0] 信號與該OCDNENB[M：0] 信號可由第2圖的該記憶體裝置200的該半導體裝置(例如，第2圖的該控制邏輯204)提供給該資料輸出緩衝器 400。反相器對該DDREN信號，該OE 信號反相以分別得到該DDREN# 信號，該OE# 信號。 表2資料輸出緩衝器之操作
模式 DDR EN ODT EN OE OCDPEN [M:0] OCDNENB [M:0] PU (*M) PD (*M) DQ
DDR 1 0 1 1 0 DDR_ DATA# DDR_ DATA# DDR_DATA
0 1 1 0
SDR 0 0 1 1 0 SDR_ DATA# SDR_ DATA# SDR_ DATA
0 1 1 0
ODT 不重要 1 1 1 0 0 1 終結
0 1 1 0
輸出失能 不重要 0 0 不重要 不重要 1 0 浮接
第4C圖顯示根據本案一或多個實施例之第4A圖與第4B圖之該資料輸出緩衝器400之DDR資料傳輸440。如表2與第4C圖，在DDR 模式，該DDREN信號有高電位“1”，該ODTEN信號有低電位“0”，與該輸出致能(OE)信號有高電位“1”。該第一選擇信號OCDPEN[M：0] 之高電位“1”以選擇一或多個第一驅動子電路410-1；以及，該第一選擇信號OCDPEN[M：0] 之低電位“0”以未選第一驅動子電路410-1。該第二選擇信號OCDNENB[M：0] 之低電位“0”以選擇一或多個第二驅動子電路410-2；以及，該第二選擇信號OCDNENB[M：0] 之高電位“1”以未選第二驅動子電路410-2。
當DDR資料442 (為“1” 或“0”)透過該資料輸出緩衝器 400 而傳輸時，該資料輸出緩衝器 400輸出該DDR資料444於該驅動電路410之該資料輸出411，值相同於該DDR資料442。例如，當ODTEN為“0”與DDREN#為“0”時，該額外第一NOR閘 426輸出有高電位“1”的該第一控制信號425。該第二控制信號427有低電位“0”。因此，該第二NAND閘422 輸出之資料DOP之值相同於DDR資料442；與該第二NOR閘 424 輸出之資料DON之值相同於DDR資料442。
因此，對於該一或多個被選第一驅動子電路410-1，該第一NAND閘412 輸出之資料PU0是該DDR資料442之反相。當該DDR資料442為“1”時，該P類型電晶體 414 被導通；當該DDR資料442為“0”時，該P類型電晶體 414關閉。相似地，對於該一或多個被選第二驅動子電路410-2，該第一NOR閘 416 輸出資料PD為該DDR資料442之反相。當該DDR資料442為“1”時，該N類型電晶體 418 被關閉；與當該DDR資料442為“0”時，該N類型電晶體 418導通。因此，當該DDR資料442為“1”時，耦接至該電源電壓之該P類型電晶體 414被導通且耦接至該接地端之該N類型電晶體 418 被關閉。因此，該資料輸出411是導通地耦接至該電源電壓，且絕緣於該接地端，因而提供高電位“1”，相同於該DDR資料442。相似地，當DDR資料442為“0”， 耦接至該電源電壓之該P類型電晶體 414被關閉，且耦接至該接地端該N類型電晶體 418被導通。因此，該資料輸出411導通地耦接至該接地端且絕緣於該電源電壓，提供低電位“0”，相同於該DDR資料442。
第4D圖顯示根據本案一或多個實施例之第4A-4B圖之該資料輸出緩衝器400之SDR資料傳輸450。當SDR資料452(為“1” 或“0”)透過該資料輸出緩衝器 400 而傳輸時，該資料輸出緩衝器 400在該驅動電路410之該資料輸出411輸出該SDR資料454，該SDR資料454之值相同於該SDR資料452。
如表2與第4D圖，在SDR 模式，該DDREN信號為低電位“0”，該ODTEN信號為低電位“0”，與該輸出致能(OE)信號為高電位“1”。該第一選擇信號OCDPEN[M：0]之高電位“1”以選擇一或多個第一驅動子電路410-1，與該第一選擇信號OCDPEN[M：0]之低電位“0”以未選第一驅動子電路410-1。該第二選擇信號OCDNENB[M：0]之低電位“0”以選擇一或多個第二驅動子電路410-2，與該第二選擇信號OCDNENB[M：0]之高電位“1”以未選第二驅動子電路410-2。因此，當ODTEN為“0”，DDREN為“0”，與OE為“1”時，例如，表2所示，該第一AND閘 432輸出該SDR資料452給該一或多個被選第一驅動子電路410-1，與該第一AND閘 432輸出“0”給該未選第一驅動子電路410-1；以及，該第二OR閘434輸出該SDR資料452給該一或多個被選第二驅動子電路410-2，與該第二OR閘434輸出“1”給該未選第二驅動子電路410-2。
此外，當ODTEN為“0”與DDREN#為“1”時，該額外第一NOR閘426輸出之該第一控制信號425 為低電位“0”。因此，該第二NAND閘422 輸出之資料DOP為“1”。該額外反相器428 接收該第一控制信號425與輸出具有高電位“1”之該第二控制信號427。因此，該第二NOR閘 424 輸出之資料DON為“0”。
因此，當該DOP為“1”，對於該一或多個被選第一驅動子電路410-1，該第一NAND閘412 輸出之資料PU0是該SDR資料452之反相；以及，當該SDR資料452為“1”時，該P類型電晶體 414 被導通，當該SDR資料452為“0”時，該P類型電晶體 414 被關閉。相似地，當DON為“0”，對於該一或多個被選第二驅動子電路410-2，該第一NOR閘 416 輸出之資料PD是該SDR資料452之反相；以及，當該SDR資料452為“1”時，該N類型電晶體 418 被關閉，與當該SDR資料452為“0”時，該N類型電晶體 418 導通。因此，當該SDR資料452為“1”時，耦接至該電源電壓之該P類型電晶體 414被導通，與耦接至該接地端之該N類型電晶體 418 被關閉。因此，該資料輸出411是導通地耦接至該電源電壓且絕緣於該接地端，提供高電位“1”，相同於該SDR資料452。相似地，當SDR資料452為“0”時，耦接至該電源電壓之該P類型電晶體 414被關閉，與耦接至該接地端之該N類型電晶體 418被導通。因此，該資料輸出411導通地耦接至該接地端，且絕緣於該電源電壓，提供低電位“0”，相同於該SDR資料452。
第4E圖根據本案一或多個實施例之第4A-4B圖之該資料輸出緩衝器400之ODT模式460。在該ODT 模式460，該ODTEN信號462有高電位“1”，該資料輸出緩衝器400導通該一或多個第一驅動子電路410-1之該P類型電晶體 414且導通該一或多個第二驅動子電路410-2之該N類型電晶體 418，使得電流路徑464形成於從該電源電壓透過該驅動電路410至該接地端。因此，該驅動電路410之該資料輸出 411為ODT。
在某些實施例中，如表2與第4E圖，為致能該ODT模式，該ODTEN信號為高電位“1”，與該OE信號為高電位“1”。沒有輸入SDR資料與DDR資料。該DDREN信號此時不重要。因此，該第二NAND閘422輸出具有高電位“1”的DOP信號；以及，該第一AND閘 432 之輸出資料則相同於該第一選擇信號OCDPEN[M：0]，亦即，“1”用於選擇該一或多個第一驅動子電路410-1而“0”用於未選的其他第一驅動子電路410-1。因此，該第一NAND 412 的輸出資料PU0之低電位“0”用於選擇該一或多個第一驅動電路410-1，與該第一NAND 412 的輸出資料PU0之高電位“1”用於未選第一驅動電路410-1。因此，各該一或多個被選第一驅動子電路410-1之該P類型電晶體 414被導通，與各該未選第一驅動子電路410-1之該P類型電晶體 414 被關閉。
相似地，當該ODTEN有高電位“1”時，該第二NOR閘 424之輸出DON有低電位“0”；以及，該第二OR閘434之輸出資料相同於該第二選擇信號OCDNENB[M：0]，亦即，“0”用於選擇該一或多個第二驅動子電路410-2與“1”用於未選第二驅動子電路410-2。因此，該第一NOR 416之輸出資料PD0之高電位“1”用於選擇該一或多個第二驅動電路410-2而低電位“0”用於未選第二驅動電路410-2。因此，各該一或多個被選第二驅動子電路410-2之該N類型電晶體 418被導通，而各該未選第二驅動子電路410-2之該N類型電晶體 418被關閉。依此，該驅動電路410具有既定阻抗，與該電流路徑464可形成於從該電源電壓並透過該一或多個第一驅動子電路410-1與該一或多個第二驅動子電路410-2而到該接地端。
第4F圖顯示根據本案一或多個實施例之第4A-4B圖之該資料輸出緩衝器400之輸出失能模式 470。為致能該輸出失能模式，該OE 信號472為低電位“0”與該OE# 信號474為高電位“1”。其他信號，包括ODTEN信號，DDREN信號，OCDPEN[M：0] 信號,與OCDNENB[M：0] 信號，則不重要。如表2與第4F圖，該資料PU0有高電位“1”，因此，各該一或多個第一驅動子電路410-1之該P類型電晶體 414被關閉。相似地，該資料PD0有低電位“0”，因此，各該一或多個第二驅動子電路410-2之該N類型電晶體 418被關閉。因而，該資料輸出411沒有輸出，或該資料輸出411為浮接。
第5圖是根據本案一或多個實施例之半導體裝置之管理資料傳輸之流程500。該半導體裝置可為第1圖的該記憶體116或第2圖的該記憶體裝置200。該半導體裝置包括資料輸出緩衝器，例如，第2圖的該資料輸出緩衝器 244，第3A-3F圖的該資料輸出緩衝器300，或第4A-4F圖之該資料輸出緩衝器400。
在某些實施例中，該半導體裝置包括資料儲存電路如資料快取電路(例如，第2圖之該資料快取電路230)與裝置介面(例如，第2圖的該記憶體介面202)。該半導體裝置包括記憶體晶胞陣列(例如，第2圖的該記憶體晶胞陣列210)以儲存資料。於讀取操作，資料可從該記憶體晶胞陣列讀取，並存於該資料儲存電路。該資料輸出緩衝器耦合於該資料儲存電路與該裝置介面之間。該資料輸出緩衝器透過該裝置介面將存於該資料儲存電路之資料傳輸至控制器(例如，第1圖該裝置控制器112 或該主機控制器122)。
該流程500可由該半導體裝置所執行。如第5圖，該流程500包括：子流程510以傳輸高速度類型資料，與子流程520以傳輸低速度類型資料。在某些實施例中，該高速度類型資料包括DDR資料，而該低速度類型資料包括SDR資料。在某些實施例中，該高速度類型資料包括QDR資料而該低速度類型資料包括SDR資料或DDR資料。子流程 510與子流程520可由任何適當順序執行。各子流程510，520包括一或多個步驟。
對於子流程 510，於步驟512，第一介面被選以接收高速度類型資料。根據該控制器的命令，該半導體裝置選擇該第一介面。該命令指示哪一介面被選以進行資料傳輸。該半導體包括該第一介面接收該高速度類型資料與第二介面接收該低速度類型資料。根據該命令，該半導體裝置將存於該資料儲存電路之資料傳輸成該高速度類型資料或該低速度類型資料。
於步驟 514，該高速度類型資料以第一速度傳輸，沿著第一資料路徑，從該第一介面透過第一邏輯電路至驅動電路。該第一邏輯電路可為第3A-3F圖的該第一邏輯電路320 或第4A-4F圖的該第一邏輯電路420。該驅動電路可為第3A-3F圖的該驅動電路310或第4A-4F圖的該驅動電路410。該第一資料路徑可為第3A-3F圖的該高速度資料路徑328或第4A-4F圖的高速度資料路徑429。
於步驟 516，該高速度類型資料輸出於該驅動電路的資料輸出，例如，輸出至該裝置介面。該資料輸出可為第3A-3F圖的該資料輸出311或第4A-4F圖的該資料輸出411。
對於子流程 520，於步驟 522，該第二介面被選以接收低速度類型資料，例如，根據該控制器的命令。於步驟 524，該低速度類型資料以第二速度傳輸，沿著第二資料路徑，從該第二介面透過第二邏輯電路至驅動電路。該第二邏輯電路可為第3A-3F圖的該第二邏輯電路330或第4A-4F圖的該第二邏輯電路430。該第二資料路徑可為第3A-3F圖的該高速度資料路徑338或第4A-4F圖的該高速度資料路徑439。於步驟 526，該低速度類型資料輸出於該驅動電路的該資料輸出，例如，輸出至該裝置介面。該資料輸出可為第3A-3F圖的該資料輸出311或第4A-4F圖的該資料輸出411。
在某些實施例中，該第一邏輯電路與該第二邏輯電路使得資料透過該第一邏輯電路以高速傳輸，速度高於透過該第二邏輯電路。在某些實施例中，該第一邏輯電路的邏輯閘數量或電晶體數量少於該第二邏輯電路。
在某些實施例中，該驅動電路包括一或多個第一驅動子電路(例如，第3A-3F圖的310-1 或第4A-4F圖的410-1)，各第一驅動子電路包括至少一第一類型電晶體；與一或多個第二驅動子電路(例如，第3A-3F圖的310-2或第4A-4F圖的410-2)，各第二驅動子電路包括至少一第二類型電晶體。該第一邏輯電路包括：第一邏輯子電路(例如，第3A-3F圖的320-1或第4A-4F圖的420-1)，耦接至該一或多個第一驅動子電路；與第二邏輯子電路(例如，第3A-3F圖的320-2或第4A-4F圖的420-2)，耦接至該一或多個第二驅動子電路。該第二邏輯電路包括：第三邏輯子電路(例如，第3A-3F圖的330-1或第4A-4F圖的430-1)，耦接至該一或多個第一驅動子電路；與第四邏輯子電路(例如，第3A-3F圖的330-2或第4A-4F圖的430-2)，耦接至該一或多個第二驅動子電路。該第一類型電晶體包括P類型電晶體 (例如，PMOS 電晶體)，與該第二類型電晶體包括N類型電晶體 (例如，NMOS 電晶體)。該一或多個第一驅動子電路耦合於電源電壓與該資料輸出之間，與該一或多個第二驅動子電路耦合於該資料輸出與接地端之間。
在某些實施例中，例如，第3A-3F圖，各該一或多個第一驅動子電路(例如，第3B圖的310-1)包括兩個第一類型電晶體(例如，第3B圖的該P類型電晶體312a，312b)，串接於該電源電壓與該資料輸出之間；以及，各該第一邏輯子電路(例如，第3B圖的320-1)與各該第三邏輯子電路(例如，第3B圖的330-1)耦接至各該一或多個第一驅動子電路的該兩個第一類型電晶體的個別第一類型電晶體 (例如，第3B圖的312b，312a)。各該一或多個第二驅動子電路(例如，第3B圖的310-2)包括兩個第二類型電晶體(例如，第3B圖的314a，314b)串接於該資料輸出與該接地端之間；以及，各該第二邏輯子電路(例如，第3B圖的320-2)與各該第四邏輯子電路(例如，第3B圖的330-2)耦接至各該一或多個第二驅動子電路的該兩個第二類型電晶體的個別第二類型電晶體 (例如，第3B圖的314a，314b)。
在某些實施例中，該第二邏輯電路使得，當該第一介面被選以接收該高速度類型資料時，耦接至該第三邏輯子電路的該第一類型電晶體與耦接至該第四邏輯子電路的該第二類型電晶體為導通；與該驅動電路輸出該高速度類型資料的相關資料於該資料輸出，例如，第3C圖。該第一邏輯電路使得，當該第二介面被選以接收該低速度類型資料，耦接至該第一邏輯子電路的該第一類型電晶體與耦接至該第二邏輯子電路的該第二類型電晶體導通；以及，該驅動電路輸出該低速度類型資料的該相關資料於該資料輸出，例如，第3D圖。
在某些實施例中，各該兩個第一類型電晶體包括P類型電晶體，與各該兩個第二類型電晶體包括N類型電晶體。該第一邏輯子電路包括第一NAND閘(例如，第3B-3F圖的322)，具有：第一輸入，接收反相後高速度類型資料，與第二輸入，接收第一控制信號(例如，第3B圖的305)。該第二邏輯子電路包括第一NOR閘(例如，第3B-3F圖的325)，具有：第一輸入，接收該反相後高速度類型資料與第二輸入，接收第二控制信號(例如，第3B圖的307)。
在某些實施例中，該第一控制信號與該第二控制信號係執行下列至少一者： i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料(例如，第3C圖)；ii)保持耦接至該第一邏輯子電路的P類型電晶體導通並保持耦接至該第二邏輯子電路的 N類型電晶體導通，當該第二介面被選以接收該低速度類型資料(例如，第3D圖)，或當接收到致能ODT 模式的ODT致能信號 (例如，第3E圖)，或iii)保持耦接至該第三邏輯子電路的該P類型電晶體為關閉與保持耦接至該第四邏輯子電路之該N類型電晶體為關閉，當接收到輸出失能信號時，輸出失能信號用以失能該驅動電路的該資料輸出(例如，第3F圖)。
在某些實施例中，該第一邏輯電路更包括：額外NOR閘(例如，第3B圖的304)，具有接收該ODT 致能信號(例如，第3B圖的ODTEN)之第一輸入，接收反相後高速度類型致能信號(例如，第3B圖的DDREN#)之第二輸入，與輸出該第一控制信號至該第一NAND閘的該第二輸入之一輸出；以及，額外反相器(例如，第3B圖的306)，用以接收該額外NOR閘所輸出的該第一控制信號並輸出該第二控制信號(例如，第3B圖的307)至該第一NOR閘的該第二輸入，該第二控制信號是該第一控制信號的反相。
在某些實施例中，該第一邏輯子電路更包括：第一反相器(例如，第3B-3F圖的321)，接收該第一介面的該高速度類型資料與輸出該反相後高速度類型資料至該第一NAND閘的該第一輸入；以及，第二反相器(例如，第3B-3F圖的323)，具有：輸入，耦接至該第一NAND閘的輸出，與輸出，耦接至該P類型電晶體(其耦接至該第一邏輯子電路)，該P類型電晶體在各該一或多個第一驅動子電路之中。該第二邏輯子電路包括：第三反相器(例如，第3B-3F圖的324)接收該第一介面的該高速度類型資料與輸出該反相後高速度類型資料至該第一NOR閘的該第一輸入；以及，第四反相器(例如，第3B-3F圖的326)具有：輸入，耦接至該第一NOR閘的輸出，與一輸出，耦接至該N類型電晶體(其耦接至該第二邏輯子電路)，該N類型電晶體在各該一或多個第二驅動子電路之中。
在某些實施例中，該第三邏輯子電路(例如，第3B圖的330-1)包括：OR閘(例如，第3B圖的331)具有：第一輸入，接收該第二介面的該低速度類型資料；第二輸入，接收ODT 致能信號；第三輸入，接收高速度類型致能信號(例如，第3B圖的DDREN)；與輸出；與第二NAND閘(例如，第3B圖的332)具有：第一輸入，耦接至該OR閘的該輸出；第二輸入，接收輸出致能信號(例如，第3B圖的OE)；與輸出，耦接至P類型電晶體(例如，第3B圖的312a)(其耦接至該第三邏輯子電路)，該P類型電晶體在各該一或多個第一驅動子電路之中。該第四邏輯子電路包括：AND閘(例如，第3B圖的333)具有：第一輸入，接收該第二介面的該低速度類型資料；第二輸入，接收該ODT 致能信號之反相；第三輸入，接收該高速度類型致能信號反相；與輸出；與第二NOR閘(例如，第3B圖的334)具有：第一輸入，耦接至該AND閘的該輸出；第二輸入，接收該輸出致能信號之反相；與輸出，耦接至N類型電晶體(其耦接至該第四邏輯子電路)，該N類型電晶體在各該一或多個第二驅動子電路之中。
在某些實施例中，該資料輸出緩衝器執行至少一者： i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料(例如，第3D圖)，ii)保持耦接至該第三邏輯子電路之P類型電晶體導通與保持耦接至該第四邏輯子電路的N類型電晶體導通，當該第一介面被選以接收該高速度類型資料(例如，第3C圖)或當接收到致能該ODT 模式的該ODT 致能信號與具高電位的該輸出致能信號(例如，第3E圖)，或iii)保持耦接至該第三邏輯子電路之P類型電晶體關閉與保持耦接至該第四邏輯子電路的N類型電晶體關閉，當接收到失能該驅動電路的該資料輸出的該輸出失能信號(例如，第3F圖)。該輸出失能信號可為具低電位的該輸出致能信號。
在某些實施例中，該驅動電路包括：複數個第一驅動子電路，並聯於該電源電壓與該資料輸出；以及，複數個第二驅動子電路，並聯於該資料輸出與該接地端。該複數個第二驅動子電路相關於該複數個第一驅動子電路。該第二NAND閘包括：第三輸入，接收第一選擇信號(例如，OCDPEN[M：0])以選擇該複數個第一驅動子電路的一或多個第一驅動子電路來資料傳輸。該第二NOR閘包括第三輸入，接收第二選擇信號以選擇該複數個第二驅動子電路之一或多個第二驅動子電路來資料傳輸。該一或多個第二驅動子電路相關於該一或多個第一驅動子電路。該第二選擇信號是該第一選擇信號的反相，或該第一選擇信號與該第二選擇信號是獨立控制。各該第一選擇信號與該第二選擇信號相關於該驅動電路之既定阻抗，與 該驅動電路之既定阻抗可根據該一或多個第一驅動子電路與該一或多個第二驅動子電路之組合。
在某些實施例中，例如，第4A-4F圖，於該驅動電路(例如，第4A-4F圖的410)內，各該一或多個第一驅動子電路(例如，第4A-4F圖的410-1)包括：第一類型電晶體(例如，第4A-4F圖的該P類型電晶體 414)耦合於該電源電壓與該資料輸出之間，與第一NAND閘(例如，第4A-4F圖的412)具有：第一輸入，耦接至該第一邏輯子電路；第二輸入，耦接至該第三邏輯子電路，與輸出，耦接至該第一類型電晶體。各該一或多個第二驅動子電路(例如，第4A-4F圖的410-2)包括：第二類型電晶體 (例如，第4A-4F圖的該N類型電晶體 418)耦合於該資料輸出與該接地端之間，與第一NOR閘(例如，第4A-4F圖的416)具有：第一輸入，耦接至該第二邏輯子電路；第二輸入，耦接至該第四邏輯子電路，與輸出，耦接至該第二類型電晶體。
在某些實施例中，該第一邏輯子電路包括：第一反相器(例如，第4B-4F圖的421)反相該第一介面的該高速度類型資料，與第二NAND閘(例如，第4B-4F圖的422)具有：第一輸入，接收該第一反相器的該反相後高速度類型資料；第二輸入，接收第一控制信號(例如，第4B圖的425)，與輸出，耦接至各該一或多個第一驅動子電路的該第一NAND閘的該第一輸入。該第二邏輯子電路包括：第二反相器(例如，第4B-4F圖的423)反相該第一介面的該高速度類型資料，與第二NOR閘(例如，第4B-4F圖的424)具有：第一輸入，接收該第二反相器的該反相後高速度類型資料；第二輸入，接收第二控制信號(例如，第4B圖的427)，與輸出，耦接至各該一或多個第二驅動子電路的該第一NOR閘的該第一輸入。
在某些實施例中，該第一控制信號與該第二控制信號執行至少一者： i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料(例如，第4C圖)，或ii)保持該第二NAND閘的該輸出為“1”與該第二NOR閘的該輸出為“0”，當該第二介面被選以接收該低速度類型資料(例如，第4D圖)或當接收到ODT致能信號時，ODT致能信號用以致能ODT 模式(例如，第4E圖)。
在某些實施例中，該資料輸出緩衝器更包括：額外第一NOR閘(例如，第4B-4F圖的426)具有第一輸入，接收該ODT 致能信號；第二輸入，接收反相後高速度類型致能信號，與輸出，輸出該第一控制信號至該第二NAND閘的該第二輸入；以及，額外反相器(例如，第4B-4F圖的428)接收該額外第一NOR閘的該輸出所輸出的第一控制信號，並輸出該第二控制信號至該第二NOR閘之該第二輸入，該第二控制信號是該第一控制信號的反相。在某些實施例中，該第一邏輯電路包括該額外第一NOR閘與該額外反相器。
在某些實施例中，該資料輸出緩衝器更包括：額外第二NOR閘(例如，第4B-4F圖的436)具有接收該ODT 致能信號之第一輸入，接收高速度類型致能信號之第二輸入，與輸出第三控制信號(例如，第4B圖的435)之輸出。
在某些實施例中，該第三邏輯子電路包括：第三反相器(例如，第4B圖的438)具有：輸入，耦接至該額外第二NOR閘之該輸出以接收該第三控制信號；與輸出，輸出反相後第三控制信號(例如，第4B圖的437)；第一OR閘(例如，第4B-4F圖的431)具有：第一輸入，耦接至該第三反相器之該輸出以接收該反相後第三控制信號；第二輸入，耦接至該第二介面以接收該低速度類型資料；以及，輸出；與第一AND閘(例如，第4B-4F圖的432)具有：第一輸入，耦接至該第一OR閘的該輸出；第二輸入，接收輸出致能信號，與輸出，耦接至各該一或多個第一驅動子電路的該第一NAND閘的該第二輸入。
在某些實施例中，該第四邏輯子電路(例如，第4B圖的430-2)包括：第二AND閘(例如，第4B圖的433)具有：第一輸入，耦接至該第二介面以接收該低速度類型資料；第二輸入，耦接至該額外第二NOR閘的該輸出以接收該第三控制信號；與輸出；以及，第二OR閘(例如，第4B圖的434)具有：第一輸入，耦接至該第二AND閘的該輸出；第二輸入，接收該輸出致能信號之一反相信號；與輸出，耦接至各該一或多個第二驅動子電路的該第一NOR閘的該第二輸入。
在某些實施例中，該資料輸出緩衝器執行至少一者： i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料(例如，第4D圖)，ii)保持該第一AND閘的該輸出為“1”與該第二OR閘的該輸出為“0”，當該第一介面被選以接收該高速度類型資料(例如，第4C圖)或當接收到具有高電位的該ODT 致能信號(用以致能該ODT 模式)與該輸出致能信號 (例如，第4E圖)，或iii)保持該第一AND閘的該輸出為“0”與該第二OR閘的該輸出為“1”，當接收到輸出失能信號(用以失能該驅動電路的該資料輸出(例如，第4F圖)。該輸出失能信號為具低電位的該輸出致能信號。
在某些實施例中，該驅動電路包括：複數個第一驅動子電路並聯於該電源電壓與該資料輸出，以及複數個第二驅動子電路，並聯於該資料輸出與該接地端。該複數個第二驅動子電路相關於該複數個第一驅動子電路。該第一AND閘包括第三輸入以接收第一選擇信號來從該複數個第一驅動子電路選擇一或多個第一驅動子電路進行資料傳輸；以及，該第二OR閘，包括第三輸入，接收第二選擇信號以從該複數個第二驅動子電路選擇一或多個第二驅動子電路進行資料傳輸。該一或多個第二驅動子電路相關於該一或多個第一驅動子電路。該第二選擇信號是該第一選擇信號的反相，或該第一選擇信號與該第二選擇信號是獨立控制。
在某些實施例中，各該第一選擇信號與該第二選擇信號係相關於該驅動電路之既定阻抗，其中，該驅動電路之該既定阻抗可根據該一或多個第一驅動子電路與該一或多個第二驅動子電路之組合而定。
本案上述實施例與其他可能實施例可實施成一或多個電腦程式產品，例如，一或多個電腦程式指令模組，編碼於電腦可讀取媒體，以被資料處理設備執行或控制資料處理設備的操作。該電腦可讀取媒體可為機器可讀取儲存裝置，機器可讀取儲存基板(substrate)，記憶體裝置，或該些的組合。用語“資料處理設備”包括處理資料的所有設備，所有裝置與所有機器，包括，例如但不受限於，可程式化處理器，電腦，或多處理器或多電腦。該設備包括：硬體、產生該電腦程式的執行環境的程式碼、例如，構成處理器韌體的程式碼，協定堆疊(protocol stack)，資料庫管理系統，操作系統，或其組合。
系統可包括處理資料的所有設備，裝置與機器，例如包括，可程式化處理器，電腦，或多處理器或多電腦。系統包括：硬體，產生該電腦程式的執行環境的程式碼，例如，構成處理器韌體的程式碼，協定堆疊(protocol stack)，資料庫管理系統，操作系統，或其組合。
電腦程式(也稱為程式，軟體，軟體應用程式，腳本(script)，或程式碼)可寫成程式語言的任何形式，包括已編譯(compiled)或已解譯(interpreted)語言，且可為任何形式，包括獨立程式(standalone program)或模組，元件，子程序(subroutine)，或其他適合應用於電腦環境的單位。電腦程式不一定要相關於檔案系統的檔案。程式可儲存於檔案(該檔案包括其他程式或資料(例如，存於標記語言文件(markup language document)內的一或多個腳本)的一部份，存於該程式專用的單一檔案，或存於多協調檔案(coordinated files)(例如，儲存一或多個模組、子程式(sub programs)，或部份程式碼(portions of code)的檔案)。電腦程式可部署於電腦上以執行，或部署於多電腦上以執行，多電腦係位於同一場址(site)或位於多個場址但用通訊網路互連。
本案所稱之處理與邏輯流程之執行可由一或多個可程式化處理器執行一或多個電腦程式以執行所稱之功能。處理與邏輯流程之執行可由特殊用途邏輯電路，例如，FPGA (field programmable gate array，現場可程式化邏輯閘陣列)或特殊應用積體電腦(ASIC，application specific integrated circuit)；且設備也可實施為，特殊用途邏輯電路，例如，FPGA或ASIC。
適合用於執行電腦程式的處理器包括，例如但不受限於，一般用途微處理與特殊用途微處理器，與任何類型數位電腦的任何一或多個處理器。一般來說，處理器從唯讀記憶體及/或隨機存取記憶體接收指令與資料。電腦的必要元件包括：處理器，用以執行指令；以及，一或多個記憶體裝置用以儲存指令與資料。一般來說，電腦包括一或多個大量(mass)儲存裝置，或可操作地耦接至一或多個大量(mass)儲存裝置，以接收資料或傳輸資料，該些大量儲存裝置用於儲存資料，例如，磁碟機、磁光碟機(magneto optical disks)，或光碟機(optical disks)。然而，電腦未必有這類裝置。適合儲存電腦程式指令與資料的電腦可讀取媒體包括所有形式的非揮發性記憶體，媒體與記憶體裝置，包括，例如但不受限於，半導體記憶體裝置，例如，EPROM，EEPROM，與快閃記憶體裝置；磁碟機。該處理器與該記憶體可由特殊用途邏輯電路所輔助或合併於特殊用途邏輯電路內。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:系統 110:裝置 112:裝置控制器 113:處理器 114:內部記憶體 116:記憶體 120:主機裝置    122:主機控制器 200:記憶體裝置 202:記憶體介面 204:控制邏輯    206:X解碼器 210:記憶體晶胞陣列 215:位元線 220:記憶頁緩衝器電路 230:資料快取電路 240:資料緩衝器 242:資料輸入緩衝器 244:資料輸出緩衝器 300:資料輸出緩衝器 302:DDR資料  303:SDR資料 304:額外NOR閘 305:第一控制信號 306:額外反相器 307:第二控制信號 310:驅動電路   310-1:第一驅動子電路 310-2:第二驅動子電路 311:資料輸出 312a，312b:P類型電晶體 314a，314b:N類型電晶體 320:第一邏輯電路   320-1:第一邏輯子電路 320-2:第二邏輯子電路 321:第一反相器 322:第一NAND閘   323:第二反相器 324:第三反相器 325:第一NOR閘 326:第四反相器 328:高速度資料路徑 330:第二邏輯電路   330-1:第三邏輯子電路 330-2:第四邏輯子電路 331:OR閘 332:第二NAND閘   333:AND閘 334:第二NOR閘 338:慢速度資料路徑 340:DDR資料傳輸   342、344:DDR資料 350:SDR資料傳輸   352、354:SDR資料 360:ODT 模式 362:ODTEN信號 364:電流路徑   370:輸出失能模式 372:OE 信號    374:OE# 信號 400:資料輸出緩衝器 402:DDR資料 403:SDR資料  410:驅動電路 410-1:第一驅動子電路   410-2:第二驅動子電路 411:資料輸出   412:第一NAND閘 414:P類型電晶體    416:第一NOR閘 418:N類型電晶體    420:第一邏輯電路 410-1:第一驅動子電路   420-2:第二邏輯子電路 421:第一反相器 422:第二NAND閘 423:第二反相器 424:第二NOR閘 425:第一控制信號    426:額外第一NOR閘 427:第二控制信號    428:額外反相器 429:高速度資料路徑 430:第二邏輯電路 430-1:第三邏輯子電路   430-2:第四邏輯子電路 431:第一OR閘  432:第一AND閘 433:第二AND閘    434:第二OR閘 435:第三控制信號   436:額外第二NOR閘 437:反相後第三控制信號  438:第三反相器 439:低速度資料路徑 440:DDR資料傳輸 442、444:DDR資料 450:SDR資料傳輸 452、454:SDR資料 460:ODT模式 462:ODTEN信號 464:電流路徑 470:輸出失能模式   472:OE 信號 474:OE#信號  500:流程 510、520:子流程 512-526:步驟
第1圖顯示根據本案一或多個實施例之一系統。 第2圖顯示根據本案一或多個實施例之一記憶體裝置。 第3A圖顯示根據本案一或多個實施例之資料輸出緩衝器之SDR與DDR資料傳輸。 第3B圖顯示根據本案一或多個實施例之第3A圖的該資料輸出緩衝器的電路圖。 第3C圖顯示根據本案一或多個實施例的第3A-3B圖的該資料輸出緩衝器的DDR資料傳輸。 第3D圖顯示根據本案一或多個實施例的第3A-3B圖的該資料輸出緩衝器的SDR資料傳輸。 第3E圖顯示根據本案一或多個實施例的第3A-3B圖的該資料輸出緩衝器的ODT模式。 第3F圖顯示根據本案一或多個實施例的第3A-3B圖的該資料輸出緩衝器的輸出失能模式。 第4A圖顯示根據本案一或多個實施例之另一種資料輸出緩衝器之SDR與DDR資料傳輸。 第4B圖顯示根據本案一或多個實施例之第4A圖的該資料輸出緩衝器的電路圖。 第4C圖顯示根據本案一或多個實施例的第4A-4B圖的該資料輸出緩衝器的DDR資料傳輸。 第4D圖顯示根據本案一或多個實施例的第4A-4B圖的該資料輸出緩衝器的SDR資料傳輸。 第4E圖顯示根據本案一或多個實施例的第4A-4B圖的該資料輸出緩衝器的ODT模式。 第4F圖顯示根據本案一或多個實施例的第4A-4B圖的該資料輸出緩衝器的輸出失能模式。 第5圖顯示根據本案一或多個實施例之半導體裝置之管理資料傳輸流程。
500:流程
510、520:子流程
512-526:步驟

Claims (21)

  1. 一種積體電路，包括： 一第一介面，接收一高速度類型資料； 一第二介面，接收一低速度類型資料； 一第一邏輯電路，耦接至該第一介面； 一第二邏輯電路，耦接至該第二介面；以及 一驅動電路，分別耦接至該第一邏輯電路與該第二邏輯電路， 其中，該驅動電路用以輸出i)相關於該高速度類型資料之資料，當該第一介面接收該高速度類型資料時，與ii)相關於該低速度類型資料的資料，當該第二介面接收該低速度類型資料時， 該第一介面，該第一邏輯電路與該驅動電路形成一第一資料路徑以用一第一速度傳輸該高速度類型資料，與 該第二介面，該第二邏輯電路與該驅動電路形成一第二資料路徑以用一第二速度傳輸該低速度類型資料，該第一速度高於該第二速度。
  2. 如請求項1所述之該積體電路，其中， 該驅動電路包括：一或多個第一驅動子電路，各第一驅動子電路包括至少一第一類型電晶體；以及，一或多個第二驅動子電路，各第二驅動子電路包括至少一第二類型電晶體； 該第一邏輯電路包括：一第一邏輯子電路，耦接至該一或多個第一驅動子電路，與一第二邏輯子電路，耦接至該一或多個第二驅動子電路；與 該第二邏輯電路包括：一第三邏輯子電路，耦接至該一或多個第一驅動子電路，與一第四邏輯子電路，耦接至該一或多個第二驅動子電路。
  3. 如請求項2所述之該積體電路，其中， 該驅動電路包括一資料輸出； 該一或多個第一驅動子電路耦合於一電源電壓與該資料輸出之間；與 該一或多個第二驅動子電路耦合於該資料輸出與一接地端之間。
  4. 如請求項3所述之該積體電路，其中， 各該一或多個第一驅動子電路包括兩個第一類型電晶體，串接於該電源電壓與該資料輸出之間，與 各該第一邏輯子電路與該第三邏輯子電路耦接至各該一或多個第一驅動子電路之該兩個第一類型電晶體之一個別第一類型電晶體；以及 各該一或多個第二驅動子電路包括兩個第二類型電晶體，串接於該資料輸出與該接地端之間， 各該第二邏輯子電路與該第四邏輯子電路耦接至各該一或多個第二驅動子電路的該兩個第二類型電晶體之一個別第二類型電晶體。
  5. 如請求項4所述之該積體電路，其中， 該第二邏輯電路架構成使得，當該第一介面被選以接收該高速度類型資料時，耦接至該第三邏輯子電路之該個別第一類型電晶體與耦接至該第四邏輯子電路之該個別第二類型電晶體為導通；以及，該驅動電路輸出相關於該高速度類型資料的該資料於該資料輸出；以及 該第一邏輯電路架構成使得，當該第二介面被選以接收該低速度類型資料，耦接至該第一邏輯子電路之該個別第一類型電晶體與耦接至該第二邏輯子電路之該個別第二類型電晶體為導通；以及，該驅動電路輸出相關於該低速度類型資料的該資料於該資料輸出。
  6. 如請求項4所述之該積體電路，其中， 該第一邏輯子電路包括一第一NAND閘，具有：一第一輸入，接收一反相後高速度類型資料；以及，一第二輸入，接收一第一控制信號，以及 該第二邏輯子電路包括一第一NOR閘，具有：一第一輸入，接收該反相後高速度類型資料，以及，一第二輸入，接收一第二控制信號。
  7. 如請求項6所述之該積體電路，其中，該第一控制信號與該第二控制信號係執行下列至少一者： i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料； ii)保持耦接至該第一邏輯子電路之一個別第一類型電晶體為導通與耦接至該第二邏輯子電路之一個別第二類型電晶體為導通，當該第二介面被選以接收該低速度類型資料或當接收到一晶片內終結(on die termination，ODT)致能信號以致能一ODT 模式；或 iii)保持耦接至該第三邏輯子電路之該個別第一類型電晶體為關閉與耦接至該第四邏輯子電路之該個別第二類型電晶體為關閉，當接收到一輸出失能信號以失能該驅動電路的該資料輸出。
  8. 如請求項7所述之該積體電路，更包括： 一額外NOR閘，具有：一第一輸入，接收該ODT 致能信號；一第二輸入，接收一反相後高速度類型致能信號；與一輸出，輸出該第一控制信號至該第一NAND閘的該第二輸入；以及 一額外反相器，接收該額外NOR閘的該輸出所輸出的該第一控制信號並輸出該第二控制信號至該第一NOR閘的該第二輸入，該第二控制信號反相於該第一控制信號。
  9. 如請求項6所述之該積體電路，其中， 該第一邏輯子電路更包括： 一第一反相器，接收該第一介面的該高速度類型資料並輸出該反相後高速度類型資料至該第一NAND閘的該第一輸入，以及 一第二反相器，包括：一輸入，耦接至該第一NAND閘的該輸出，與一輸出，耦接至該個別第一類型電晶體，該個別第一類型電晶體耦接至各該一或多個第一驅動子電路的該第一邏輯子電路，該個別第一類型電晶體在各該一或多個第一驅動子電路之中以及 該第二邏輯子電路更包括： 一第三反相器，接收該第一介面的該高速度類型資料並輸出該反相後高速度類型資料至該第一NOR閘的該第一輸入，以及 一第四反相器，包括：一輸入，耦接至該第一NOR閘的該輸出，以及，一輸出，耦接至該個別第二類型電晶體，該個別第二類型電晶體耦接至各該一或多個第二驅動子電路的該第二邏輯子電路，該個別第二類型電晶體在各該一或多個第二驅動子電路之中。
  10. 如請求項6所述之該積體電路，其中， 該第三邏輯子電路包括： 一OR閘，具有：一第一輸入，接收該第二介面的該低速度類型資料；一第二輸入，接收一ODT致能信號；一第三輸入，接收一高速度類型致能信號，與一輸出，以及 一第二NAND閘，具有：一第一輸入，耦接至該OR閘之該輸出；一第二輸入，接收一輸出致能信號；以及，一輸出，耦接至一個別第一類型電晶體，該個別第一類型電晶體耦接至該第三邏輯子電路，該個別第一類型電晶體在各該一或多個第一驅動子電路之中，以及 該第四邏輯子電路包括： 一AND閘，具有：一第一輸入，接收該第二介面的該低速度類型資料；一第二輸入，接收該ODT 致能信號之一反相信號；一第三輸入，接收該高速度類型致能信號之一反相信號；與一輸出，以及 一第二NOR閘，具有：一第一輸入，耦接至該AND閘的該輸出；一第二輸入，接收該輸出致能信號之一反相信號；與一輸出，耦接至一個別第二類型電晶體，該個別第二類型電晶體耦接至該第四邏輯子電路，該個別第二類型電晶體在各該一或多個第二驅動子電路之中。
  11. 如請求項10所述之該積體電路，其中，該積體電路執行下列至少一者： i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料； ii)保持耦接至該第三邏輯子電路之一個別第一類型電晶體為導通與耦接至該第四邏輯子電路之一個別第二類型電晶體為導通，當該第一介面被選以接收該高速度類型資料或當接收到具有高電位的該ODT 致能信號以致能該ODT 模式與該輸出致能信號；或 iii)保持耦接至該第三邏輯子電路之該個別第一類型電晶體為關閉與耦接至該第四邏輯子電路之該個別第二類型電晶體為關閉，當接收到該輸出失能信號以失能該驅動電路的該資料輸出。
  12. 如請求項10所述之該積體電路，其中， 該驅動電路包括：複數個第一驅動子電路，並聯於該電源電壓與該資料輸出，以及，複數個第二驅動子電路，並聯於該資料輸出與該接地端； 該第二NAND閘包括一第三輸入，接收一第一選擇信號以從該複數個第一驅動子電路選擇一或多個特別第一驅動子電路以資料傳輸； 該第二NOR閘包括一第三輸入，接收一第二選擇信號以從該複數個第二驅動子電路選擇一或多個特別第二驅動子電路來資料傳輸；以及 其中，各該第一選擇信號與各該第二選擇信號相關於該驅動電路之一既定阻抗，該驅動電路之該既定阻抗根據該一或多個特別第一驅動子電路與該一或多個特別第二驅動子電路之組合。
  13. 如請求項3所述之該積體電路，其中， 各該一或多個第一驅動子電路包括： 一第一類型電晶體耦合於該電源電壓與該資料輸出之間；與 一第一NAND閘具有一第一輸入耦接至該第一邏輯子電路，一第二輸入耦接至該第三邏輯子電路，與一輸出耦接至該第一類型電晶體；以及 各該一或多個第二驅動子電路包括： 一第二類型電晶體 耦合於該資料輸出與該接地端之間；以及 一第一NOR閘，具有一第一輸入耦接至該第二邏輯子電路，一第二輸入耦接至該第四邏輯子電路，與一輸出耦接至該第二類型電晶體。
  14. 如請求項13所述之該積體電路，其中， 該第一邏輯子電路包括： 一第一反相器，反相該第一介面之該高速度類型資料；以及 一第二NAND閘，具有一第一輸入接收該第一反相器之該反相後高速度類型資料，一第二輸入接收一第一控制信號，與一輸出耦接至各該一或多個第一驅動子電路之該第一NAND閘之該第一輸入；以及 該第二邏輯子電路包括： 一第二反相器，反相該第一介面之該高速度類型資料；以及 一第二NOR閘，具有一第一輸入接收該第二反相器之該反相後高速度類型資料，一第二輸入接收一第二控制信號，與一輸出耦接至各該一或多個第二驅動子電路之該第一NOR閘之該第一輸入； 其中，該第一控制信號與該第二控制信號執行至少一者： i)允許輸出該高速度類型資料，當該第一介面被選以接收該高速度類型資料；或 ii)保持該第二NAND閘之該輸出為“1”與該第二NOR閘之該輸出為“0”，當該第二介面被選以接收該低速度類型資料或當接收到一ODT致能信號以致能一ODT模式。
  15. 如請求項14所述之該積體電路，更包括： 一額外第一NOR閘，具有：一第一輸入，接收該ODT 致能信號；一第二輸入，接收一反相後高速度類型致能信號；以及與一輸出，輸出該第一控制信號至該第二NAND閘之該第二輸入；以及 一額外反相器，接收該額外第一NOR閘之該輸出之該第一控制信號並輸出該第二控制信號至該第二NOR閘之該第二輸入，該第二控制信號是反相於該第一控制信號。
  16. 如請求項14所述之該積體電路，更包括： 一額外第二NOR閘，具有：一第一輸入，接收該ODT 致能信號；一第二輸入，接收一高速度類型致能信號；以及，一輸出，輸出一第三控制信號； 該第三邏輯子電路包括： 一第三反相器，具有：一輸入，耦接至該額外第二NOR閘之該輸出以接收該第三控制信號；以及一輸出，輸出一反相後第三控制信號； 一第一OR閘，具有一第一輸入耦接至該第三反相器之該輸出以接收該反相後第三控制信號，一第二輸入耦接至該第二介面以接收該低速度類型資料，與一輸出；以及 一第一AND閘，具有一第一輸入耦接至該第一OR閘之該輸出，一第二輸入接收一輸出致能信號，與一輸出耦接至各該一或多個第一驅動子電路之該第一NAND閘之該第二輸入； 該第四邏輯子電路包括： 一第二AND閘，具有一第一輸入耦接至該第二介面以接收該低速度類型資料，一第二輸入耦接至該額外第二NOR閘之該輸出以接收該第三控制信號，與一輸出；以及 一第二OR閘，具有一第一輸入耦接至該第二AND閘之該輸出，一第二輸入接收該輸出致能信號之一反相信號，與一輸出耦接至各該一或多個第二驅動子電路之該第一NOR閘的該第二輸入。
  17. 如請求項16所述之該積體電路，其中，該積體電路執行下列至少一者： i)允許輸出該低速度類型資料，當該第二介面被選以接收該低速度類型資料； ii)保持該第一AND閘之該輸出為“1”與該第二OR閘之該輸出為“0”，當該第一介面被選以接收該高速度類型資料或當接收具高電位之該ODT 致能信號以致能該ODT模式與該輸出致能信號；或 iii)保持該第一AND閘之該輸出為“0”與該第二OR閘之該輸出為“1”，當接收一輸出失能信號失能該驅動電路之該資料輸出。
  18. 如請求項16所述之該積體電路，其中， 該驅動電路包括：複數個第一驅動子電路並聯耦合該電源電壓與該資料輸出，以及，複數個第二驅動子電路並聯耦合於該資料輸出與該接地端； 該第一AND閘包括一第三輸入接收一第一選擇信號以從該複數個第一驅動子電路選擇一或多個特別第一驅動子電路來資料傳輸； 該第二OR閘包括一第三輸入接收一第二選擇信號以從該複數個第二驅動子電路選擇一或多個特別第二驅動子電路來傳輸該資料；以及 各該第一選擇信號與該第二選擇信號相關於該驅動電路之一既定阻抗，與該驅動電路之該既定阻抗係根據該一或多個特別第一驅動子電路與該一或多個特別第二驅動子電路之組合。
  19. 一種半導體裝置，包括： 一資料儲存電路以儲存資料；以及 一資料輸出電路耦接至該資料儲存電路，該資料輸出電路包括： 一第一介面接收相關於該資料儲存電路之一儲存資料之一高速度類型資料； 一第二介面接收該資料儲存電路之該儲存資料之一低速度類型資料； 一第一邏輯電路耦接至該第一介面； 一第二邏輯電路耦接至該第二介面；以及 一驅動電路分別耦接至該第一邏輯電路與該第二邏輯電路， 該驅動電路係輸出i)該高速度類型資料之一相關資料，當該第一介面被選接收該高速度類型資料；與ii)該低速度類型資料之一相關資料，當該第二介面被選以接收該低速度類型資料， 該第一邏輯電路與該第二邏輯電路使得資料透過該第一邏輯電路的一傳輸速度高於透過該第二邏輯電路之一傳輸速度。
  20. 一種記憶體裝置，包括： 一記憶體介面； 一記憶體晶胞陣列，包括複數個記憶體晶胞以儲存資料； 一資料快取電路耦接至該記憶體晶胞陣列，並快取該記憶體晶胞陣列之資料；以及 一資料輸出緩衝器，耦接至該資料快取電路，並傳輸從該資料快取電路之一快取資料至該記憶體介面， 其中，該資料輸出緩衝器包括： 一第一資料介面，從該資料快取電路接收相關於該快取資料之高速度類型資料； 一第二資料介面，從該資料快取電路接收相關於該快取資料之低速度類型資料； 一第一邏輯電路耦接至該第一資料介面； 一第二邏輯電路耦接至該第二資料介面；以及 一驅動電路分別耦接至該第一邏輯電路與該第二邏輯電路，該驅動電路係輸出i)相關於該高速度類型資料之資料，當該第一介面接收該高速度類型資料時，與ii)相關於該低速度類型資料的資料，當該第二介面接收該低速度類型資料時；以及 該第一資料介面，該第一邏輯電路與該驅動電路係串聯以形成一第一資料路徑以用一第一速度傳輸該高速度類型資料； 該第二介面，該第二邏輯電路與該驅動電路係串聯以形成一第二資料路徑以用一第二速度傳輸該低速度類型資料，該第一速度高於該第二速度。
  21. 如請求項20所述之記憶體裝置，其中，該記憶體介面係接收一命令，該命令包括下列至少一者： 資訊以用於選擇該第一資料介面與該第二資料介面之一以進行資料傳輸；或 資訊用以選擇該驅動電路之一阻抗。
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