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CN101404184A - 半导体存储装置 - Google Patents

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CN101404184A
CN101404184A CNA2008102126545A CN200810212654A CN101404184A CN 101404184 A CN101404184 A CN 101404184A CN A2008102126545 A CNA2008102126545 A CN A2008102126545A CN 200810212654 A CN200810212654 A CN 200810212654A CN 101404184 A CN101404184 A CN 101404184A
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Abstract

本发明公开了一种半导体存储装置。在RAS周期，存储单元数据被从存储单元(10)读出到位线上，在读出放大器(20)中被放大。多路复用器、多路分解器(8)根据行预解码信号AX<0>将1/2条数的位线连接在全局数据线GDL/NGDL<543：0>上。被连接的位线上的数据在数据放大器第一锁存器(30)中被放大并被保持好。在CAS周期，根据列预解码信号AY<3：0>选出1/4条数的信号，输入到错误检测、纠正电路40中进行错误纠正，经由第二锁存器60输出到读出输出总线DO<127：0>中。因此，能够缩短CAS存取时间，提高数据传送效率。

Description

半导体存储装置
技术领域
本发明涉及一种包括错误检测纠正(Error Checking andCorrecting)电路的半导体存储装置。
背景技术
近年来，对混载动态随机存取存储器(DRAM：Dynamic Random AccessMemory)有一个高集成化的要求，为的是低成本地实现SOC(System OnChip)。占据存储器的大部分面积的是存储器阵列部，为实现高集成化，一直在靠使用了存储单元晶体管和高介电常数绝缘膜的存储器电容器的微细化技术缩小存储单元本身的面积。
在是静态型存储单元的情况下，针对电容器的表面积由于微细化而减小而言，新的高介电常数绝缘膜的导入而确保了电容器电容，但为使电容器电容增大，需要使绝缘膜的膜厚极薄，这就导致了电容器绝缘膜的沟道漏电流增大。而且，在所述微细化工艺中，因为对逻辑互容性的要求非常高，所以存储节点被硅化物化，但是这又导致存储节点的结漏电流增大。结果，单元的电荷保持时间恶化就成了问题。另外，还要求能够应对可靠性由于单元的电荷保持时间下降、单元存取时间加长等所造成的恶化，电荷保持时间下降、单元存取时间加长等是由于制造后的单元电容器和晶体管的特性随时间变动而引起的。利用ECC这一做法就是对这样的单元可靠性恶化进行改善的一种手法。
在例如美国专利申请公开第2006/0112321号说明书中公开了包括ECC电路的半导体存储装置的公知技术。即，公开有：为了实现具有字节写入功能的纠错操作，在将数据读出、用外部数据置换了已被纠错的数据的一部分的置换数据以及由该置换数据生成的奇偶数据写回(writeback)到存储单元的一系列顺序中，将字线和读出放大器连续地活性化的排序手法。
在日本国公开特许公报特开2003-59290号公报中公开了为实现具有字节写入功能的纠错操作，用外部输入数据来置换n比特已被纠错的读出数据的一部分m比特并写回去的结构。
在日本国公开特许公报特开2005-25827号公报中公开了一种为在SDRAM(Synchronous DRAM)中实现具有字节屏蔽(byte mask)功能的ECC操作，进行读出、改进、写入的结构。具体而言，在该结构下，在读出等待时间下，完成校正子的生成和纠错，在写入时，事先准备好已被纠错的读出数据，在读出等待时间过后，通过在每一个突发周期执行一次奇偶生成和写回操作，而在中途中断突发数据的输入。
在日本国公开特许公报特开2006-244632号公报中公开了这样的一种结构，为在SDRAM中实现具有字节屏蔽功能的ECC操作，进行流水线读出、改进、写入的结构。具体而言，在该结构下，为防止写入操作之前的读出操作与将写入数据和奇偶数据写回去时的总线冲突，将DQ线分开为读出用DQ和写入用DQ线，在突发操作的奇偶周期让读出、写入分开进行。
当在这些半导体存储装置中进行存储数据的读出操作的时候，首先，根据行地址从存储单元阵列中读出多个比特的信号，再在读出放大器中放大并加以保持(RAS周期，行地址选通，RAS：Row Address Strobe)。之后，在列地址门，将根据列地址从所述多个比特中选出的一部分比特的信号，经由缓冲器输入到ECC电路中，进行错误检测、纠正处理，读出数据从半导体存储装置输出(CAS周期，列地址选通，CAS：ColumnAddress Strobe)。
发明内容
但是，在象上述那样根据列地址选择了从存储单元阵列中读出的多个比特的信号中的一部分的情况下，是列地址确定后，再进行上述选择、错误检测纠正等处理的。因此，很难将列地址选通(CAS)存取时间缩短，所以就有了难以谋求存储器存取高速化的问题。
本发明正是为解决上述问题而研究开发出来的，其目的在于：实现很容易地就能够缩短CAS存取时间，使数据传送效率提高的带ECC功能的存储器。
为解决上述问题，本发明的第一方面的半导体存储装置，包括：存储单元阵列，从该存储单元阵列中同时读出由主数据信号和错误检测、纠正符号数据信号构成、具有第一比特数的数据信号的所有比特；读出放大器，将已被读出的数据信号进行放大；选择部，选出由读出放大器放大的数据信号的一部分即第二比特数的数据信号；以及错误检测纠正部，基于已选择出的第二比特数的数据信号中的至少一部分进行错误检测、纠正。所述选择部根据行地址进行选择。
这样一来，由读出放大器放大的数据信号中的一部分被选择了以后，便能够使之后的处理电路的规模缩小，同时通过根据行地址进行所述选择，则即使列地址没有确定下来，也能够进行该选择本身、或者该选择本身与之后的错误检测等处理，所以能够使CAS存取时间缩短。
第二方面的发明是这样的，在所述第一方面的发明中，进一步包括：放大部，将已由所述选择部选出的第二比特数的数据信号放大；放大数据信号选择部，对已被放大的第二比特数的信号中的第三比特数的数据信号选出来。所述放大数据信号选择部，根据行地址与列地址中任一方的地址来进行选择。
这样一来，很容易地就能够使存储单元阵列的存取比特数和错误检测纠正的比特数之比值较大等，纠错处理时间和电路面积的最佳化等也很容易。在由放大数据信号选择部根据行地址进行选择的情况下，也还是能够快速地进行之后的错误检测等处理。
第三方面的发明是这样的，在所述第二方面的发明中，包括：对由所述放大部放大前或放大后的数据信号加以保持的保持部、或者兼作放大部用的保持部。
这样一来，在不重复地从存储单元阵列读出和不重复地由读出放大器进行放大等的情况下，就能够针对保持在保持部的数据快速地进行对同一个行地址的读出或者写入。而且，在保持部兼作放大部用的情况下，也容易使平面布置面积减小。
第四方面的发明是这样的，在所述第三方面的发明中，进一步包括：使所述保持部与选择部断开的开关。
这样一来，若使开关为断开状态，寄生电容的影响就会下降，所以很容易地就能够使放大部的放大操作高速。而且，相对寄生电容的电荷的积累和释放下降，所以功耗下降。
第五方面的发明是这样的，在所述第四方面的发明中，经由所述选择部，将已由所述错误检测纠正部纠错了的已纠错数据信号的一部分被从半导体存储装置外部输入的数据信号的一部分置换后所得到的置换数据信号写入存储单元阵列中，同时，经由所述开关让保持部保持所述置换数据信号。
这样一来，在存储数据的一部分被改写的情况下，因为保持部的保持数据被更新，所以能够适当地、快速地进行所述改写后的对同一个行地址的读出和/或写入。也就是说，能够适当地、快速地进行在例如页面操作时的各种顺序下的读出存取和写入存取等。
第六方面的发明是这样的，在所述第五方面的发明中，在所述置换数据信号被写入存储单元阵列中之际，从所述保持部输出的数据信号被切断。
这样一来，即使写入存储单元阵列的置换数据信号被保持在保持部中，也能够防止置换数据信号由于该保持数据信号而被过度写入，发生控制不稳(racing)等不良现象。
第七方面的发明是这样的，在所述第五方面的发明中，进一步包括：输出入数据信号保持部，对从半导体存储装置外部输入的数据信号、向半导体存储装置外部输出的数据信号加以保持，与置换选择部，有选择地将已纠错数据信号的一部分和从半导体存储装置外部输入的输入数据信号的一部分保持在所述输出入数据信号保持部。
第八方面的发明是这样的，在所述第七方面的发明中，所述置换选择部，基于表示选择已纠错数据信号的一部分与输入数据信号的一部分的屏蔽信号、表示允许将已选出的数据信号保持在所述输出入数据信号保持部中的保持允许信号而受到控制。
这样一来，很容易地就能够控制置换的有无与/或被置换的数据位置，例如，能够使其进行字节写入或者比特写入等。
第九方面的发明是这样的，在所述第八方面的发明中，所述保持允许信号在已纠错数据信号确定后的时刻表示允许保持。
这样一来，就防止了在已纠错数据信号确定了的前后产生无用的保持数据的翻转，而导致功耗增大。
第十方面的发明是这样的，在所述第八方面的发明中，在由输出入数据信号保持部保持的数据信号被写入存储单元阵列之际，所述保持允许信号表示禁止保持。
这样一来，即使保持在输出入数据信号保持部、被写入存储单元阵列的数据信号经由保持部再次传达给输出入数据信号保持部，保持在输出入数据信号保持部的数据信号也不会由于该数据信号重写，产生控制不稳等不良现象。
第十一方面的发明是这样的，在所述第七方面的发明中，所述输出入数据信号保持部所保持的数据信号的比特数和已由错误检测纠正部检测、纠正了的数据信号的比特数相等，和在与半导体存储装置外部之间输入、输出的数据信号的比特数不同；进一步包括切换电路，用于使由所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输出入的数据信号的比特数互相转换。
第十二方面的发明是一种半导体存储装置，包括：存储单元阵列，由主数据信号和错误检测、纠正符号数据信号构成的第一比特数的数据信号被同时读出，读出放大器，将已读出的数据信号进行放大，错误检测纠正部，基于已被放大的数据信号进行错误检测、纠正，以及输出入数据信号保持部，对在与半导体存储装置外部之间输入、输出的数据信号加以保持。所述输出入数据信号保持部所保持的数据信号的比特数和已由错误检测纠正部检测、纠正了的的数据信号的比特数相等，和在与半导体存储装置外部之间输入、输出的数据信号的比特数不同。进一步包括切换电路，用于使由所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输出入的数据信号的比特数互相转换。
这样一来，即使在从存储单元读出的数据总线宽度和外部输出入总线宽度上存在差别的情况下，也能够任意地调整所述错误检测、纠正电路的输出入比特数，从而很容易地就能够进行纠错处理时间和电路面积的最佳化。
根据本发明，很容易地就能够缩短CAS存取时间，提高数据传送效率。
附图的简单说明
图1是示出了第一实施方式的半导体存储装置的主要部分的结构的方框图。
图2是示出了第一实施方式的半导体存储装置中的数据放大器第一锁存器30的结构的电路图。
图3是示出了第一实施方式的半导体存储装置的工作情况的时序图。
图4是示出了第二实施方式的半导体存储装置的主要部分的结构的方框图。
图5是示出了第二实施方式的半导体存储装置的工作情况的时序图。
图6是示出了第三实施方式的半导体存储装置的主要部分的结构的方框图。
具体实施方式
下面，参考附图对本发明的实施方式进行详细的说明。需提一下，在以下各个实施方式中，用同一个符号来表示与其它实施方式具有相同功能的构成要素，省略说明。
(发明的第一实施方式)
(半导体存储装置的结构)
图1示出了本发明的第一实施方式中例如是DRAM的半导体存储装置的主要部分的结构。在该图中，1a-1c是“与非”元件，2a-2b是“与”元件，3a-3d是反相元件，4a-4b是三态元件，5a-5d是传输门，6a-6b是多路复用器，7a-7b是多路分解器，8a-8b是多路复用器、多路分解器。10a和10b分别是正常数据用和奇偶数据用存储单元，20a和20b分别是正常数据用和奇偶数据用读出放大器，30a和30b分别是正常数据用和奇偶数据用数据放大器第一锁存器(正常数据锁存器、奇偶数据锁存器)，40是错误检测、纠正电路，50是奇偶生成电路，60是第二锁存器(数据锁存器)。
具体而言，所述数据放大器第一锁存器30a，30b具有例如图2所示的结构。在该图中，TN1-TN3是NMOS(N-channel Metal-OxideSemiconductor)晶体管，TP1-TP2是PMOS晶体管。该结构是交叉耦合型锁存放大器，若数据放大器第一锁存器控制信号MSEN成为高电平，则将一对输入信号线间的电位放大，输出逻辑电平(“H”或“L”电平的信号)，同时，保持该电平不变。也就是说，由于该结构兼具数据放大功能和锁存功能，所以在该结构下，容易谋求平面布置面积的最小化。
GDL/NGDL<543:0>(GDL/NGDL<543:32>和GDL/NGDL<31:0>)是全局数据线(Global Data Line)，RD<543:0>(RD<543:32>和RD<31:0>)是数据放大器和第一锁存器30a、30b的输出即第一锁存器节点，WRD<127:0>是第二锁存器60的输出即第二锁存器节点，DI/DO<127:0>是输出入数据总线。所述多路复用器、多路分解器8a、8b、存储单元10a、10b以及读出放大器20a、20b分别经由1024条或者64条位线(单元存取位线)连接，1024比特的正常数据和64比特的奇偶数据同时被读出或被写入。
SEN是读出放大器控制信号，CSLEN是读出放大器、全局数据线连接控制信号，SWEN是第一锁存器输入控制信号，MSEN是数据放大器和第一锁存器控制信号，ROEN是第一锁存器数据输出控制信号，ECCTG是第二锁存器传送控制信号，WEN是写入缓冲器控制信号，AX<0>是行预解码信号，AY<3:0>是列预解码信号，NWMSK<15:0>是写入屏蔽信号。
该半导体存储装置，在它和外部电路之间，128比特的数据经由输出入数据总线DI/DO输入、输出，同时，对128比特的数据附加上8位的奇偶数据进行ECC处理。该半导体存储装置还具有写入屏蔽功能，能够只改写128比特的输入数据中由写入屏蔽信号NWMSK<15:0>指定的例如一个字节单位、一个比特单位、规定的比特单位等数据。
在该结构下，也能够进行一个周期在2个时钟以上结束的页面操作。
(半导体存储装置的工作情况)
参考图3的时序图来说明这样构成的电路的工作情况。
(随机读出操作)
期间t1-t2是随机读出操作之例，未示的控制部对各个部分进行控制，做到：当检测出在时钟的上升沿，NRAS信号成为低电平(RAS指令)时，在期间t1，便使其进行RAS操作(RAS周期)；在第二个时钟的期间t2，检测NWE信号的高电平和NRAS信号的高电平，使其进行读出操作和预充电操作(CAS周期)。
首先，在RAS周期t1，若检测出RAS指令，未示的字线便成为“允许”(激活电平)，存储单元数据(1024比特中的正常数据和64比特的奇偶数据)被从存储单元10读出到位线上，接着读出放大器控制信号SEN成为“允许”，读出放大器20开始工作。
之后，当读出放大器、全局数据线连接控制信号CSLEN成为高电平时，多路复用器、多路分解器8便根据在RAS指令被检测出之际所确定的行预解码信号AX<0>，从1024+64条位线中选出512+32条位线来，连接到全局数据线GDL/NGDL<543:0>上。而且，此时，第一锁存器控制信号SWEN和列预解码信号AY<3:0>成为高电平，传输门5因此而成为导通状态。于是，所述选出的位线BL的数据经由全局数据线输入到数据放大器第一锁存器30中。不过，在该时刻，因为全局数据线的布线电容(寄生电容)通常较大，所以输入到全局数据线和数据放大器第一锁存器30的信号的电位只有微小的变化。
接下来，若数据放大器第一锁存器控制信号MSEN成为高电平，则数据放大器第一锁存器30的数据开始被放大，若进一步第一锁存器输入控制信号SWEN成为低电平，寄生电容很大的全局数据线被断开，则第一存储器节点RD<543:0>被急速地放大，数据被确定下来(这里，如上所述，因为若将第一存储器节点RD<543:0>和全局数据线断开，则全局数据线就不用被放大到整个振幅那么大，所以也能够很容易地实现低功耗化)。
在下一个CAS周期t2，在第一锁存器数据输出控制信号ROEN成为高电平时，多路复用器6便根据在检测出是CAS周期之际所确定的列预解码信号AY<3:0>，从所述数据放大器第一锁存器30输出的512+32比特的第一锁存器节点RD<543:0>的数据中选出1/4即128+8比特，作为正常读出数据和奇偶读出数据输入到错误检测、纠正电路40中。错误检测、纠正电路40将128比特的已纠错数据输出。
之后，因为若在所述纠错已结束的时刻第二锁存器传送控制信号ECCTG成为高电平，则在读出周期时，写入屏蔽信号NWMSK<15:0>被控制为低电平，所以所有的纠错数据被第二锁存器60锁存，向读出输出总线DO<127:0>输出(这里，如上所述，若使第二锁存器传送控制信号ECCTG在来自纠错电路的所有数据都被确定以后成为高电平，则能够防止第二数据锁存器节点WRD<127:0>进行无用的翻转，从而能够谋求低功耗化)。
在一系列的读出排序结束后，全局数据线和位线被未示的预充电电路预充电。
如上所述，由行预解码信号AX<0>进行的选择而成为1/2的位线以后，不仅能够使数据放大器第一锁存器30的电路规模缩小，还能够在RAS周期内使其进行放大操作，所以不管错误检测、纠正如何，很容易地就能够将CAS周期所需要的时间抑制得很短。
(随机写入操作)
期间t3-t4是随机写入操作之例，控制部对各个部分进行控制，做到：当检测出在时钟的上升沿，NRAS信号成为低电平(RAS指令)时，在期间t3，便使其进行RAS操作(RAS周期)；在第二个时钟的期间t4，检测NWE信号的低电平和NRAS信号的高电平，使其进行写入操作和预充电操作(CAS周期)。
这里，在具有纠错功能和字节写入功能的情况下，写入操作需要读出、改进、写入排序。因此，RAS周期t3的操作成为和所述随机读出操作的RAS周期t1一样的操作。
在下一个CAS周期t4，最初也还是进行和随机读出操作一样的操作，也就是说，在第一锁存器数据输出控制信号ROEN成为高电平时，多路复用器6便根据列预解码信号AY<3:0>，从第一锁存器节点RD<543:0>的数据中选出1/4即128+8比特，作为正常读出数据和奇偶读出数据输入到错误检测、纠正电路40中。错误检测、纠正电路40将128比特的已纠错数据输出。
之后，若第二锁存器传送控制信号ECCTG成为高电平，则从错误检测、纠正电路40输出的已纠错数据中只有对应于写入屏蔽信号NWMSK<15:0>的高电平的比特的字节位置的数据被置换为输入数据DI的写入数据，保持在第二锁存器60的第二锁存器节点WRD<127:0>中(这里，连接在写入输入数据总线上的路径上的数据和连接在错误检测、40上的路径上的数据输入到第二锁存器节点，但所对应的比特位置的传输门5a、5b由写入屏蔽信号NWMSK<15:0>控制，而不会同时成为导通状态，所以不会出现输入到第二锁存器60的信号冲突，第二锁存器节点WRD<127:0>的电平不定的状态)。
第二锁存器节点WRD<127:0>的数据被输入三态元件4a中，还被输入到奇偶生成电路50，所生成的奇偶数据输入到三态元件4b。于是，若在所生成的奇偶数据确定后的时刻写入缓冲器控制信号WEN成为高电平，则原来的数据、奇偶数据、(128+8比特)从三态元件4a、4b输入到多路分解器7a、7b中。
多路分解器7a、7b，将所输入的数据和奇偶数据传送到512+32条全局数据线GDL/NGDL<543:0>中根据列预解码信号AY<3:0>而选出的128+8条中。另一方面，若读出放大器、全局数据线连接控制信号CSLEN成为高电平，则多路复用器、多路分解器8a、8b将上述512+32条全局数据线GDL/NGDL<543:0>连接在1024+64条位线中根据行预解码信号AX<0>选出的512+32条上。此时，读出放大器控制信号SEN是“允许”，读出放大器20成为动作状态，若将三态元件4的驱动能力设定得很大，则在两者的数据不同的情况下，位线的数据被从三态元件4输出的数据置换，被写入存储单元10中。这里，从三态元件4输出的128+8比特的数据中只有对应于写入屏蔽信号NWMSK<15:0>的低电平的比特的字节位置的数据是原来就在RAS周期从存储单元10读出的数据，所以实际上只有对应于写入屏蔽信号NWMSK<15:0>的高电平的比特的字节位置的数据被输入数据DI置换。
若第一锁存器输入控制信号SWEN成为高电平，则所述全局数据线GDL/NGDL<543:0>中的根据列预解码信号AY<3:0>而选出的128+8条经由传输门5连接在数据放大器第一锁存器30上，第一锁存器节点RD<543:0>的数据也被更新。需提一下，在是随机写入操作的情况下没有必要进行这样的更新，但在该实施方式中，进行与后述的页面写入、读出操作的情况一样的控制，而谋求控制的简单化。在数据放大器第一锁存器30例如是在每一个比特都有延迟的时刻被改写等，由错误检测、纠正电路40的传输门5b选出的比特的数据过度地变化，第二锁存器60的数据有可能被过度写入的情况下，在数据放大器第一锁存器30被写入以前，有必要使第一锁存数据输出控制信号ROEN或者第二锁存器传送控制信号ECCTG成为低电平。
在一系列的读出排序结束后，全局数据线和位线被未示的预充电电路预充电。
如上所述，在进行随机写入操作的情况下，也与进行随机读出操作一样，很容易地就能够将CAS周期所需要的时间抑制得很短。
(页面写入、读出操作)
期间t5-t7是页面写入、读出操作之例。控制部对各个部分进行控制，做到：当检测出在时钟的上升沿，NRAS信号成为低电平(RAS指令)时，在期间t5，便使其进行RAS操作(RAS周期)；在第二个时钟的期间t6，检测NWE信号的低电平和NRAS信号的低电平，使其进行写入操作；在第三个时钟的期间t7，检测NWE信号的高电平和NRAS信号的高电平，使其进行写入操作和预充电操作。
在该情况下，t5-t6的写入周期，除了最后不进行预充电这一点和所述随机写入操作的t3-t4不同以外，其它地方都相同。在写入周期t6结束的那一时刻，如上所述，数据被写入存储单元10中，同时，数据放大器第一锁存器30所保持的数据被更新，于是，保持在读出放大器20中的数据中由行预解码信号AX<0>选出的所有数据一致。也就是说，成为与通常的随机读出操作的RAS周期(t1)进行后一样的状态。
于是，无需象RAS周期那样，重新将数据从读出放大器20传送到数据放大器第一锁存器30中。当在t7检测出是(页面)的读出周期的时候，控制部便对各个部进行控制，使各个部进行与随机读出操作的CAS周期(t2)一样的的操作。也就是说，若第一锁存器数据输出控制信号ROEN成为高电平，则第一锁存器节点RD<543:0>的数据中的1/4由多路复用器6根据列预解码信号AY<3:0>选择出来，输入到错误检测、纠正电路40中。
之后，若第二锁存器传送控制信号ECCTG成为高电平，则在读出周期时，写入屏蔽信号NWMSK<15:0>被控制为低电平，所以所有的纠错数据被第二锁存器60锁存，向读出输出总线DO<127:0>输出。需提一下，在例如接下来输入了写入指令的情况下，进行与写入周期t4或者t6一样的操作。
如上所述，就是在从存储单元10读出的数据由数据放大器第一锁存器30保持后，输入数据DI被写入存储单元10的情况下，也不需要重新将读出放大器20的数据传送给数据放大器第一锁存器30，等列预解码信号AY<3:0>一确定下来，马上就能够将由数据放大器第一锁存器30锁存的数据传送到后级的错误检测、纠正电路40中，所以在进行ECC处理的时候，特别是在进行页面操作的时候，也能够抑制CAS等待时间增加或者是CAS周期时间增加。
因为不需要在每一次进行CAS存取的时候，将数据从读出放大器20传送给所述数据放大器第一锁存器30，所以低功耗化很容易实现。
而且，即使采取在将数据写入存储单元10之际，数据放大器第一锁存器30的保持数据被更新这一措施，随机存取性能也不会恶化，所以构成的半导体存储装置适于用在作为统一化的存储器要求随机操作和高速数据传送两立的混载DRAM中。
(发明的第二实施方式)
图4示出了本发明的第二实施方式中的半导体存储装置的主要部分的结构。
与第一实施方式中的半导体存储装置相比，在该半导体存储装置中，传输门5c、5d和多路复用器6a，6b不是由列预解码信号AY<3:0>控制，而是由行预解码信号AX<4:1>控制。
参考图5的时序图对这样构成的电路的工作情况进行说明。
期间t1-t2是随机读出操作之例，基于NRAS信号、NEW信号，在期间t1进行RAS操作、在期间t2进行CAS操作这一点和第一实施方式相同。从存储单元10读出的数据保持在数据放大器第一锁存器30，到输出到第一存储器节点RD<543:0>为止的顺序也和第一实施方式一样。
但是，由多路复用器6对第一存储器节点RD<543:0>数据的选择，不用等CAS周期t2，当锁存器数据输出控制信号ROEN成为高电平时，利用在RAS周期t1中已确定的行预解码信号AX<4:1>迅速地进行。于是，由错误检测、纠正电路40尽早地进行错误检测、纠正处理，第二锁存器传送控制信号ECCTG成为高电平后，读出数据尽早地输出给读出输出总线DO<127:0>。因此，很容易缩短CAS存取时间等。
T3-t4的随机存取操作和t5-t7的页面操作时的RAS操作顺序也和上述一样，写入时也不需要等待CAS周期便能够进行错误纠正处理，所以能够更加容易地缩短CAS周期等。
(发明的第三实施方式)
图6示出了本发明的第三实施方式中的半导体存储装置的主要部分的结构。
该半导体存储装置，在第一实施方式的结构的基础上，又在数据的输出入部设置了多路复用器6c、多路分解器7c，分别利用64比特宽的输出入总线和外部电路连接。而且，用对应于列预解码信号AY<4>的第二锁存器传送控制信号ECCTG<1:0>代替第二锁存器传送控制信号ECCTG，64比特64比特地控制对输入到第二锁存器60中的信号的屏蔽。
这里，一般情况下，错误检测、纠正处理电路和奇偶生成电路具有以下折衷关系，输入比特数越少，处理速度越高，但平面布置面积增大。例如，有一个32比特的数据使用了6比特奇偶的错误检测、纠正处理电路，还有一个对128比特的数据使用了8比特奇偶的错误检测、纠正处理电路，对这两个电路进行以下比较，则前者的处理速度是高速，后者的平面布置面积小。
于是，如上所述，利用了多路复用器6c和多路分解器7c后，很容易地就能够使在错误检测、纠正电路40和奇偶生成电路50中所处理的数据的总线宽度、和在与半导体存储装置的外部电路之间输出入的读出、写入数据的总线宽度有各种各样的不同，所以能够提高对处理速度和/或电路规模的设定自由度。
在存储单元10和错误检测、纠正电路40之间或者存储单元10和奇偶生成电路50之间设置多路复用器6a、6b、多路分解器7b或者多路复用器、多路分解器8a、8b以后，就能够灵活地设定在存储单元10同时读出或者写入的比特数、和在错误检测、纠正电路40和奇偶生成电路50之间处理的数据的总线宽度的关系。因此，能够提高对处理速度和/或电路规模的设定自由度。
需提一下，本发明并不限于上述实施例，在不脱离其主要技术思想的范围内还能够做出多种多样的变更。
例如，ECC处理的比特数并不限于对正常128比特的数据使用8比特的奇偶数据，还可以是其它的比特数；对多路复用器、多路分解器8的输入地址数也不限于1比特(1/2选择)，还可以是多比特；相对多路复用器6或者多路分解器7的列预解码信号AY<3:0>也不限于4个(1/4选择)，能够进行多种设定；还可以仅由多路复用器、多路分解器8进行选择。不过，因为用于控制多路复用器、多路分解器8的行地址的比特数越多，就能够使数据放大器第一存储器30的电路规模越小，另一方面，因为在CAS周期仅使列地址不同，能够存取的范围就变小，所以只要根据所要求的电路规模或者传送速率进行设定即可。
还可以将数据放大器第一存储器30的数据放大功能和数据锁存功能分开，让数据放大器和第一锁存器分别由不同的电路构成。
所述数据放大器的名称只是为方便起见这样称呼的，还可以使用放大增益是1的缓冲器等。
另外，并非一定要具有锁存功能。也就是说，例如，在第一实施方式(图1)的例子中，在仅由多路复用器、多路分解器8进行基于3比特的行地址的1/8选择，得到128比特的数据的情况下，因为该数据(或者是已被纠错的数据)全部由第二锁存器60保持，所以即使不象数据放大器第一锁存器30那样具有锁存功能，也能够进行以字节为单位的写入。
还可以使用例如RAS操作在多个时钟周期进行的结构、或者是在预充电独立出来的时钟周期进行的结构。
还可以在一个存储模块上含有多个上述那样的半导体存储装置，使数据并列地输入输出。这样的结构对具有多条数据状态总线的混载DRAM很适用。
本发明所涉及的半导体存储装置，具有很容易地就能够缩短CAS存取时间，提高数据传输效率等效果，作为包括错误检测、纠正(ErrorChecking and Correcting：ECC)电路的半导体存储装置等很有用。

Claims (12)

1.一种半导体存储装置，其特征在于：
包括：
存储单元阵列，从该存储单元阵列中同时读出由主数据信号和错误检测、纠正符号数据信号构成、具有第一比特数的数据信号的所有比特，
读出放大器，将已被读出的数据信号进行放大，
选择部，选出由读出放大器放大的数据信号的一部分即第二比特数的数据信号，以及
错误检测纠正部，基于已选出的第二比特数的数据信号中的至少一部分进行错误检测、纠正；
所述选择部根据行地址进行选择。
2.根据权利要求1所述的半导体存储装置，其特征在于：
进一步包括：
放大部，将已由所述选择部选出的第二比特数的数据信号放大，
放大数据信号选择部，将已被放大的第二比特数的信号中的第三比特数的数据信号选出来；
所述放大数据信号选择部，根据行地址与列地址中任一方的地址来进行选择。
3.根据权利要求2所述的半导体存储装置，其特征在于：
包括对由所述放大部放大前或放大后的数据信号加以保持的保持部或者兼作放大部用的保持部。
4.根据权利要求3所述的半导体存储装置，其特征在于：
进一步包括将所述保持部和选择部断开的开关。
5.根据权利要求4所述的半导体存储装置，其特征在于：
经由所述选择部，将已由所述错误检测纠正部纠错的已纠错数据信号的一部分被从半导体存储装置外部输入的数据信号的一部分置换后所得到的置换数据信号写入存储单元阵列中，同时，经由所述开关让保持部保持所述置换数据信号。
6.根据权利要求5所述的半导体存储装置，其特征在于：
在所述置换数据信号被写入存储单元阵列中之际，从所述保持部输出的数据信号被切断。
7.根据权利要求5所述的半导体存储装置，其特征在于：
进一步包括：
输出入数据信号保持部，对在该半导体存储装置与该半导体存储装置外部之间输入、输出的数据信号加以保持，以及
置换选择部，有选择地将已纠错数据信号的一部分和从半导体存储装置外部输入的输入数据信号的一部分保持在所述输出入数据信号保持部。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述置换选择部，基于表示选择已纠错数据信号的一部分与输入数据信号的一部分的屏蔽信号、表示允许将已选出的数据信号保持在所述输出入数据信号保持部中的允许保持信号而受到控制。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述允许保持信号在已纠错数据信号确定后的时刻表示允许保持。
10.根据权利要求8所述的半导体存储装置，其特征在于：
在输出入数据信号保持部所保持的数据信号被写入存储单元阵列中之际，所述允许保持信号表示禁止保持。
11.根据权利要求7所述的半导体存储装置，其特征在于：
所述输出入数据信号保持部所保持的数据信号的比特数和已由错误检测纠正部检测、纠正了的数据信号的比特数相等，所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输入、输出的数据信号的比特数不同；
进一步包括切换电路，用于使由所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输出入的数据信号的比特数互相转换。
12.一种半导体存储装置，其特征在于：
包括：
存储单元阵列，由主数据信号和错误检测、纠正符号数据信号构成的第一比特数的数据信号被同时读出，
读出放大器，将已读出的数据信号进行放大，
错误检测纠正部，基于已被放大的数据信号进行错误检测、纠正，以及
输出入数据信号保持部，对在该半导体存储装置与该半导体存储装置外部之间输入、输出的数据信号加以保持；
所述输出入数据信号保持部所保持的数据信号的比特数和已由错误检测纠正部检测、纠正了的数据信号的比特数相等，所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输入、输出的数据信号的比特数不同；
进一步包括切换电路，用于使由所述输出入数据信号保持部所保持的数据信号的比特数和在该半导体存储装置与该半导体存储装置外部之间输出入的数据信号的比特数互相转换。
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