TW511097B - Memory module structure having adaptable redundancy circuit - Google Patents

Description

五、發明說明（1) 發明背景 本發明係有關於_插θ γ _ Μ r Η Λ · 種具可調整冗餘電路（adaptabl e 7^71 ；"lui t} ^t£ ^ ^ ^ ^ ^ ^ it 2::”路所需求的熔絲組並在早期發展階段 源浪費。，、°己隐體取代範圍以避免不必要的記憶體資 w二二ί ί ί ί體裝置中’例在動態隨機存取記憶 (RAM)或靜‘i酼機存取記憶體（SRAM)中， crm考第1圖，係一包含冗餘電路的典型記憶 埴二所示’在測試時，若資料經記憶體的 二2,二：14儲存至記憶體陣列16的儲存位置係一缺陷記 ，，細胞時，這類記憶體通常利用額外的冗餘細胞18來取 代製造過程中所致的缺陷記憶體細胞’藉此增加生產的良 率（production yield)。隨著記憶體密度的增加，為了增 加操作速度及減少解碼操作時的切換電力（swi tching power)，一階層式解碼（未顯示）方案（hierarchicai decoding scheme)被應用於其中。執行該冗餘取代 (redundancy replacement)係藉參考一預置的缺陷位址對 映表（failure-address map)(未顯示）來連接或熔斷 (connected or blown)相對應的熔絲（未顯示），藉此使用 一冗餘行或列18來取代具有缺陷的單行或單列。然而，在 此階層式解碼方式（scheme)下所架構的冗餘電路會須要龐 大的空間來容納所需的溶絲’尤其是在高密度的記憶體 中’相當浪費空間導致正常的記憶體細胞（ceU)架

0503-5955TW;TSMC2000-0701 ;Sue.ptd

受限，也使整體結構線路複雜化 據此’本發明之一目的 圍記憶體缺陷模式能力之冗 減少程式化冗餘電路所需求 展階段決定較佳的缺陷記憶 的冗餘記憶體資源浪費。 係提供一種具修復不同大小範 餘電路結構，其利用致能線來 的炫絲組之數量，並在早期發 體取代範圍以避免過多不必要

本發明係一種具可調整冗餘電路（adaptable Rdiindancy circuit)之記憶體模組結構，其具有修復不 同大小範圍圯憶體缺陷模式之能力並以位址線配合致能線 來達到降低熔絲組及避免記憶體資源浪費的目的。該具可 調整几餘電路（adaptable redundancy circuit)之記憶體 模組結構包括·複數個主記憶體（main memory)，用以儲 存、料’複數個冗餘記憶體（redundancy memory)，用以 取代主§己憶體中具缺陷的記憶體·，複數個溶絲組（f u s e sets) ’藉著程式化該複數個熔絲組來產生取代信號而使 相對應的冗餘記憶體經由電性連接以取代對應至該冗餘記 憶體的主記憶體位置中的缺陷記憶體。該取代信號包括一 記憶體陣列區塊取代信號、一記憶體區段取代信號及一記 憶體行或列取代信號，藉此決定最佳的缺陷記憶體取代範 圍大小。 圖示之簡單說明 為讓本發明之上述及其它目的、特徵、與優點能更顯 而易見，下文特舉一較佳實施例，並配合所附圖式，作詳

0503-5955TW;TSMC2000-0701 ;Sue.ptd 第5頁 511097

細說明如下： 型記憶體方塊圖； 冗餘電路的記憶體模組 第1圖係一包含冗餘電路的典 第2圖係一本發明包含可調整 示意圖；及 第3圖係一 本發明可調整冗餘 電路示意圖 〇 [符號說明] 2 記憶體模組 12 RAM 埠 14 RAM介面 16 RAM陣列 冗餘行 20、 22、24、26、28、29 冗餘記憶體 21、 23、25、27 主記憶體 31 取代信號產生電路 較佳實施例之詳細說明 參考第2圖’係本發明包括可調整冗餘電路 (adaptable redundancy circuit)的記憶體模組2 的示意

圖。在第2圖中，包含儲存資料的主記憶體21、23、25及 2 7、用以取代上述主記憶體中缺陷記憶體位置的冗餘記憶 體20、22、24、26、28及29、以及用以選擇取代區域大小 的炼絲組Fuse — set 0、Fuse_set 1、Fuse —set 2 及 Fuse_set 3，其中，該取代區域大小包括位元

511097 五、發明說明（4) (redundancy cell)、行或列（column or row)、區段 (sector)及陣列區塊（MAT)。如第2圖所示，以一主記憶體 對應一冗餘記憶體並多加二冗餘記憶體的方式來配置 (implement)本記憶體模組2的本體（body)。例如，先交錯

配置（interlace)四組完整之區段㈠“忧。加上列/行之冗 餘記憶體及主記憶體20-21-22-23-24-25-26-27，之後接 該多加之四組半MAT冗餘記憶體28及29。最後，將記憶體 模組本體以電性連接至熔絲〇、Fuse_sei; 1、 Fuse —set 2及Fuse 一 set 3以架構該可調整冗餘電路而完成 本發明包含可調整冗餘電路的記憶體結構2的配置。其 中’溶絲組Fuse-set 0係電性連接至冗餘記憶體28中前四 個記憶體陣列區塊及宂餘記憶體2〇，熔絲組Fuse_set 1係 連接至冗餘記憶體2 9中前四個記憶體陣列區塊及冗餘記憶 體22 ’溶絲組Fuse —set 2係電性連接至冗餘記憶體28中後 四個㊉憶體陣列區塊及冗餘記憶體2 4，以及炼絲組 Fuse —set 3係連接至冗餘記憶體29中後四個記憶體陣列區 塊及几餘§己憶體26。該可調整冗餘電路進一步說明於下。

參考第3圖，係一本發明可調整冗餘電路示意圖。在 第3圖中，包括複數個熔絲附加件fa〇 —FA8、複數個致能熔 絲件FENT、FENM、FENB、取代信號產生電路31。如第3圖 所示，缺陷位址AO-A8分別先輸入至熔絲附加件FA〇 —FA8以 產生程式化功能。其中，一列或一行（r〇w 〇r c〇lumn)係 由低階缺陷位址（bottom hierarchy addresses) a〇-A2 經 溶絲附加件FA0-FA2來解碼，且熔絲附加件以〇_FA2之輸出

511097

分別被輸入至取代信號產生電路31的反及閘“仉1，一區 段（sector)係由中階缺陷位址（middle hierarchy

addresses) A3-A5經熔絲附加件FA3_FA5來解碼，且熔 附加件FA3-FA5之輸出分別被輸入至取代信號產生電路 的反及閘NAND2，以及一記憶體陣列區塊（MAT)係由高階缺 陷位址（top hierarchy addresses) A6-A8 經熔絲附加件、 FA6-FA8來解碼，且熔絲附加件FA6-FA8之輸出分別被輸入 至取代信號產生電路31的反及閘NAND3，其中，在架構各 熔絲附加件FA0-FA8時，彼此間相距約為5微米（。一 溶絲組致能信號FUSET—EN同時被輸入至致能熔絲件FENT、 FENM、FENB中以分別程式化致能溶絲件fent、FENM、

FENB，並各自產生一輸入至取代信號產生電路31的致能信 號TOP—EN、MID —EN及Β0Τ-ΕΝ。該取代信號產生電路31進一 步包括反及閘NANDI-NAND6、反或閘N0R1及N0R2與一反相 器NOT。反及閘NAND1接收來自熔絲附加件FA0-FA2之輸出 信號並產生一輸出信號至反或閘N0R1。反及閘NAND2接收 來自溶絲附加件FA3-FA5之輸出信號並產生一輸出信號至 反或閘N0R1及反或閘N0R2。反及閘NAND3接收來自熔絲附 加件FA6 - FA8之輸出信號並輸出一信號N3至反或閘⑽以、 反或閘N0R2及反相器NOT。反或閘N0R1接收來自反及閘 NANDI、NAND2及NAND3之輸出信號並產生一輸出信號至反 及閘NAND4。反或閘N0R2接收來自反及閘NAND2及NAND3之 輸出信號並產生一輸出信號至反及閘NAND5。反相器NOT接 收來自反及閘NAND3之輸出信號並產生一反相之輸出信號

0503-5955TWF;TSMC2000-0701;Sue.ptd 第8頁 511097 五、發明說明（6) 至反及閘NAND6。反及閘NAND4接收信號Β0Τ一EN及反或閘 NOR 1之輸出信號並產生用以決定一行或一列缺陷取代範圍 之取代信號B0TRED_HIT。反及閘NAND5接收信號MID_EN及 反或閘N0R2之輸出信號並產生用以決定一區段缺陷取代範 圍之取代信號MIDRED_HIT。反及閘NAND6接收信號T0PJN 及反相器NOT之輸出信號並產生用以決定一區塊（mat)缺陷 取代範圍之取代信號T0PRED-HIT。如此，利用取代信號 80丁1^0一!111'、^110{^1)一1111'及110?1^0一111>1來指示一缺陷記憶 體的取代範圍大小，即可透過第2圖結構來產生最佳的缺u 陷取代範圍，藉此降低所需的熔絲數並避免空間上的、 費。 ' 雖然本發明已以一較佳實施例揭露如上，然其並 以限定本發明，任何熟知此技術之人士，在不脫^ 之精神及範圍内，當可做更動與潤飾，因此本發明 = 範圍當視後附之申請專利範圍所界定者為準。 5

Claims (1)

1. 511097 六、申請專利範圍 1· 一種具可調整冗餘電路（adaptable redundancy circuit)之記憶體模組結構，包括： 複數個主記憶體（main memory )，用以儲存資料； 複數個冗餘記憶體（redundancy memory)，用以取代 主記憶體中具缺陷的記憶體；以及 複數個熔絲組（fuse sets)，藉著程式化該複數個熔 絲組來產生取代信號而使相對應的冗餘記憶體經由電性連 接以取代在該冗餘記憶體所對應的主記憶體位置上的缺陷 記憶體。 2 ·如申請專利範圍第1項之記憶體模組結構，其中， 該取代信號包括一陣列區塊取代信號、一區段取代信號及 一線（line)取代信號。 3·如申請專利範圍第2項之記憶體模組結構，其中， 該線取代信號是一行取代信號。 4·如申請專利範圍第2項之記憶體模組結構，其中， 該線取代信號是一列取代信號。 5·如申請專利範圍第丨項之記憶體模組結構，其中， 該熔絲組進一步包括： ‘ 複數個熔絲附加件，其以1對1方式接收來自外部之位 址線並分別產生一輸出信號； 複數個致能熔絲件，其根據外部輸入之一熔絲組致能 信號來產生程式化，藉此分別產生一用以致能不同缺陷^ 憶體取代範圍之致能信號；以及 取代信號產生電路，其接收並解碼來自複數個炼絲附

   0503-5955TWF;TSMa000-0701 ;Sue.ptd

   中 中 511097 六、申請專利範圍 加件之輸出信號及來自複數個致能熔絲件之致能信號，藉 此產生用以決定取代具缺陷記憶體的冗餘記憶體範圍之取 代信號。 6·如申請專利範圍第5項之記憶體模組結構，其中， 該不同缺陷記憶體取代範圍包括一位元（cel 1 〇r bit)取 代範圍、一線取代範圍、一區段（s e c t 〇 r)取代範圍及一陣 列區塊（MAT)取代範圍。 7·如申請專利範圍第5項之記憶體模組結構，其中， 該致能信號包括一陣列區塊致能信號、一區段致能信號及 一線致能信號。 8 ·如申請專利範圍第7項之記憶體模組結構，其中， 該線致能信號是一行致能信號。 9 ·如申請專利範圍第7項之記憶體模組結構，其中， 該線致能信號是一列致能信號。 I 0 ·如申明專利範圍第5項之記憶體模組結構，其中， 該取代信號包括—陣列區塊取代信號、一區段取代信號及 一線取代信號。 II ·如申請專利範圍第i 〇項之記憶體模組結構，其 該線取代信號是一行取代信號。 U線如取申代V專圍第10項之記憶體模組結構’其 这踝取代乜旒疋一列取代信號。 1 3 · —種具炫絲组夕7 ^ ρ ^ & 、之了調整几餘電路，其择担嫌协μ 述記憶體模組結構中，包括· 長保架構於上 九熔絲附加件，复r彳

   /、以1對1方式接收來自外部之位址線

   M1097

   六、申請專利範圍 並分別產生 三致能 來產生程式 記憶體取代 憶體取代範 一輸出信號； 熔絲件，其根據 化，藉此分別產 範圍之線致能信 圍之區段致能信 陷記憶體取代範圍之陣列區 一第一反及閘（NAND)， 接收來自該複數 輸入端分別 號並由其輸 出端產生一輸出 一第二反及閘（NAND)， 輸入端分別接收來自該複數 说並由其輸出端產生一輸出 一第三 輸入端分別 並由其輸出 反及閘（NAND)， 接收來自該複數 端產生一輸出信 外部輸 生一用 號、一 號及一 塊致能 具有三 個熔絲 信號； 具有三 個熔絲 信號； 具有三 個熔絲 號； 以致能 用以致 用以致 信號； 輪入蠕 附加件 輪入端 附加件 熔絲組致能信號 一列或一行缺陷 能一區段缺陷記 能一陣列區塊缺 及一輸出端，其 之最小三輸出信 及一輸出端，其 之居中三輸出信 輪入端 附加件最大三輸出信 及一輸出端，

   一第一反或閘（NOR)，具有三輸入端及一輸出端， 輸入端分別接收來自該第一反及閘、該第二反及閘及該第 一反及閘之輸出#號並由其輸出端產生^一輸出信號；

   ‘ 一第二反或閘（NOR)，具有二輸入端及一輸出端，其 輸入端分別接收來自該第二反及閘及該第三反及閘之輸出 信號並由其輸出端產生一輸出信號； ^ 一反相器（invert er)，其接收一來自該第三反及閘之 輸出信號並產生一反相之輪出信號； 一第四反及閘（NAND) ’具有二輸入端及一輸出端，其

   511097 六、申請專利範圍 輪入端分別接收來自該線致能信號及該第一反或閘之輸出 信號，並由其輸出端產生該線取代信號； 一第五反及閘，具有二輸入端及一輸出端’其輸入端 分別接收來自該區段致能信號及該第二反或閘之輸出信 號，並由其輸出端產生該區段取代信號；以及 一第六反及閘，具有二輸入端及一輸出端，其輸入端 分別接收來自該陣列區塊致能信號及該反相器之輸出信 號，並由其輸出端產生該陣列區塊取代信號。

   第13頁 0503-5955TWF;TSMC2000-0701;Sue.ptd