JPH1027499A - 区分化された電気的に消去及びプログラムできる冗長を有する不揮発性メモリ装置 - Google Patents
区分化された電気的に消去及びプログラムできる冗長を有する不揮発性メモリ装置Info
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- JPH1027499A JPH1027499A JP6617297A JP6617297A JPH1027499A JP H1027499 A JPH1027499 A JP H1027499A JP 6617297 A JP6617297 A JP 6617297A JP 6617297 A JP6617297 A JP 6617297A JP H1027499 A JPH1027499 A JP H1027499A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 区分化して電気的に消去及びプログラムでき
る冗長を強化する。 【解決手段】 複数の個別にアドレスできるメモリセク
ターを具え、各メモリセクターは列と行とに配設された
メモリセルのアレイを具え、メモリセルの損傷した行を
置き換えるための冗長メモリセルの冗長行、及び欠陥の
ある行のアドレスを記憶し且つ前記の欠陥のある行がア
ドレスされた場合にそれぞれの冗長行を活性化するため
の冗長制御回路を具える。各メモリセクターは少なくと
も１個のそれぞれ冗長行を具える。冗長制御回路はその
メモリセクターに属する欠陥のある行のアドレスを記憶
するためのそれぞれのメモリセクターと関連する個別に
アドレスできる少なくとも１個のメモリ手段と、そのメ
モリ装置へ供給された現在のアドレスが現在アドレスさ
れたメモリセクターと関連する損傷のある行アドレスと
一致するか否かを認識するためのアドレス認識手段とを
具える。
る冗長を強化する。 【解決手段】 複数の個別にアドレスできるメモリセク
ターを具え、各メモリセクターは列と行とに配設された
メモリセルのアレイを具え、メモリセルの損傷した行を
置き換えるための冗長メモリセルの冗長行、及び欠陥の
ある行のアドレスを記憶し且つ前記の欠陥のある行がア
ドレスされた場合にそれぞれの冗長行を活性化するため
の冗長制御回路を具える。各メモリセクターは少なくと
も１個のそれぞれ冗長行を具える。冗長制御回路はその
メモリセクターに属する欠陥のある行のアドレスを記憶
するためのそれぞれのメモリセクターと関連する個別に
アドレスできる少なくとも１個のメモリ手段と、そのメ
モリ装置へ供給された現在のアドレスが現在アドレスさ
れたメモリセクターと関連する損傷のある行アドレスと
一致するか否かを認識するためのアドレス認識手段とを
具える。
Description
【０００１】
【発明の属する技術分野】本発明は、区分化された電気
的に消去及びプログラムできる冗長を有する不揮発性メ
モリ装置、特にフラッシュEEPROM（電気消去可能プログ
ラマブル読出し専用メモリ）に関するものである。
的に消去及びプログラムできる冗長を有する不揮発性メ
モリ装置、特にフラッシュEEPROM（電気消去可能プログ
ラマブル読出し専用メモリ）に関するものである。
【０００２】
【従来の技術】EEPROMのような、フラッシュEEPROMは、
電気的に消去できるメモリ装置であることは既知であ
る。しかしながら、フラッシュEEPROMは、紫外線消去可
能EPROM（消去可能なプログラム可能読取り専用記憶装
置）において達成できる一体化密度と比較可能な、より
高い一体化密度（チップの単位面積当たりのメモリセ
ル）により特徴付けられる。この特徴は、一度に単一バ
イトにおけるメモリ装置を消去する可能性に対して、EE
PROMの典型的な特徴を放棄することにより達成され、EP
ROM のような、フラッシュEEPROMは、「大量消去でき
る」装置でありここで消去動作は一度に全部のメモリセ
ルを伴う。
電気的に消去できるメモリ装置であることは既知であ
る。しかしながら、フラッシュEEPROMは、紫外線消去可
能EPROM（消去可能なプログラム可能読取り専用記憶装
置）において達成できる一体化密度と比較可能な、より
高い一体化密度（チップの単位面積当たりのメモリセ
ル）により特徴付けられる。この特徴は、一度に単一バ
イトにおけるメモリ装置を消去する可能性に対して、EE
PROMの典型的な特徴を放棄することにより達成され、EP
ROM のような、フラッシュEEPROMは、「大量消去でき
る」装置でありここで消去動作は一度に全部のメモリセ
ルを伴う。
【０００３】大量消去特徴の欠点を制限するため及びメ
モリ装置の柔軟性を増加するため、フラッシュEEPROM
（少なくとも大きいメモリサイズを有するフラッシュEE
PROM）は「区分化」され、すなわち、メモリセルのアレ
イが、相互に独立して個別に消去され得る複数のメモリ
セクターに分割される。これらのメモリセクターが独立
なメモリ範囲を形成し、読取の間に、唯一のメモリセク
ターが一度にアドレスされる。
モリ装置の柔軟性を増加するため、フラッシュEEPROM
（少なくとも大きいメモリサイズを有するフラッシュEE
PROM）は「区分化」され、すなわち、メモリセルのアレ
イが、相互に独立して個別に消去され得る複数のメモリ
セクターに分割される。これらのメモリセクターが独立
なメモリ範囲を形成し、読取の間に、唯一のメモリセク
ターが一度にアドレスされる。
【０００４】独立なメモリセクター内のメモリセルのア
レイの配置が、冗長の構造を達成する。
レイの配置が、冗長の構造を達成する。
【０００５】既知のように、冗長は損傷のあるメモリ素
子を「修復する」ために、メモリ装置内に設けられた回
路と付加的なメモリ素子との複合体であり、冗長によっ
て、損傷の僅かの数しか影響されるメモリ装置が回復さ
れ得ない。
子を「修復する」ために、メモリ装置内に設けられた回
路と付加的なメモリ素子との複合体であり、冗長によっ
て、損傷の僅かの数しか影響されるメモリ装置が回復さ
れ得ない。
【０００６】冗長メモリ素子は、列（冗長列）又は行
（冗長行）に配設された、メモリアレイのメモリセルと
同じメモリセルである。その冗長回路が、少なくとも１
個の欠陥のあるメモリセルが検出されたメモリアレイの
列又は行に対する代用として、所定の冗長列又は冗長行
の選択を制御し、この目的のために、冗長回路が欠陥の
あるメモリセルを含んでいる列又は行のアドレスを記憶
するので、欠陥のある列又は行が（読取又はプログラミ
ングの間に）アクセスされた場合に、それらが選択され
ず、且つ対応する冗長メモリ素子が選択される。冗長列
又は行による欠陥のある列及び行の機能的代用は、メモ
リ装置の工場内試験の間に実行され、且つエンドユーザ
に対して普通は明瞭である。
（冗長行）に配設された、メモリアレイのメモリセルと
同じメモリセルである。その冗長回路が、少なくとも１
個の欠陥のあるメモリセルが検出されたメモリアレイの
列又は行に対する代用として、所定の冗長列又は冗長行
の選択を制御し、この目的のために、冗長回路が欠陥の
あるメモリセルを含んでいる列又は行のアドレスを記憶
するので、欠陥のある列又は行が（読取又はプログラミ
ングの間に）アクセスされた場合に、それらが選択され
ず、且つ対応する冗長メモリ素子が選択される。冗長列
又は行による欠陥のある列及び行の機能的代用は、メモ
リ装置の工場内試験の間に実行され、且つエンドユーザ
に対して普通は明瞭である。
【０００７】メモリ装置における冗長の準備はチップ面
積による費用を明らかに有し、設けられるべき冗長メモ
リ素子（冗長列又は行）の数は、製造工程の欠陥性と回
復され得る欠陥のあるメモリ装置の数とを考慮して、全
部の生産高に基づいて評価されねばならない。
積による費用を明らかに有し、設けられるべき冗長メモ
リ素子（冗長列又は行）の数は、製造工程の欠陥性と回
復され得る欠陥のあるメモリ装置の数とを考慮して、全
部の生産高に基づいて評価されねばならない。
【０００８】先に述べたように、フラッシュEEPROM内の
独立なメモリセクターの存在は、冗長構造に影響する。
独立なメモリセクターの存在は、冗長構造に影響する。
【０００９】
【発明が解決しようとする課題】前述の技術の現在到達
水準において、区分化された電気的に消去及びプログラ
ムできるより多くの冗長を有する不揮発性メモリ装置を
提供することが、本発明の目的である。
水準において、区分化された電気的に消去及びプログラ
ムできるより多くの冗長を有する不揮発性メモリ装置を
提供することが、本発明の目的である。
【００１０】
【課題を解決するための手段】本発明によると、そのよ
うな目的は、複数の個別にアドレスできるメモリセクタ
ーを具えている、区分化された電気的に消去及びプログ
ラムできる不揮発性メモリ装置によって達成され、各メ
モリセクターは、列及び行に配設されたメモリセルのア
レイと、メモリセルの欠陥のある行を置き換えるための
冗長メモリセルの冗長行、及び欠陥のある行のアドレス
を記憶し、且つ前記の欠陥のある行がアドレスされた場
合にそれぞれの冗長行を活性化するための冗長制御回路
を具えており、各メモリセクターが少なくとも１個のそ
れぞれの冗長行を具えること、及び前記の冗長制御回路
が、各メモリセクターに対して個別に、そのメモリセク
ターに属する欠陥のある行のアドレスを記憶するための
それぞれのメモリセクターに各々１個が関連する個別に
アドレスできるメモリ位置を具えている少なくとも１個
のメモリ手段と、そのメモリ装置へ供給される現在のア
ドレスが現在アドレスされたメモリセクターと関連する
前記のメモリ位置のうちのアドレスされた１個内に記憶
された欠陥のある行アドレスと一致するかどうかを認識
するために前記のメモリ手段と関連するアドレス認識手
段とを具えていることを特徴としている。
うな目的は、複数の個別にアドレスできるメモリセクタ
ーを具えている、区分化された電気的に消去及びプログ
ラムできる不揮発性メモリ装置によって達成され、各メ
モリセクターは、列及び行に配設されたメモリセルのア
レイと、メモリセルの欠陥のある行を置き換えるための
冗長メモリセルの冗長行、及び欠陥のある行のアドレス
を記憶し、且つ前記の欠陥のある行がアドレスされた場
合にそれぞれの冗長行を活性化するための冗長制御回路
を具えており、各メモリセクターが少なくとも１個のそ
れぞれの冗長行を具えること、及び前記の冗長制御回路
が、各メモリセクターに対して個別に、そのメモリセク
ターに属する欠陥のある行のアドレスを記憶するための
それぞれのメモリセクターに各々１個が関連する個別に
アドレスできるメモリ位置を具えている少なくとも１個
のメモリ手段と、そのメモリ装置へ供給される現在のア
ドレスが現在アドレスされたメモリセクターと関連する
前記のメモリ位置のうちのアドレスされた１個内に記憶
された欠陥のある行アドレスと一致するかどうかを認識
するために前記のメモリ手段と関連するアドレス認識手
段とを具えていることを特徴としている。
【００１１】本発明のおかげで、所定のメモリセクター
に属する欠陥のある行を、そのメモリ装置の他のメモリ
セクターから独立して、前記のセクターに関連する冗長
行と置き換えることが可能である。
に属する欠陥のある行を、そのメモリ装置の他のメモリ
セクターから独立して、前記のセクターに関連する冗長
行と置き換えることが可能である。
【００１２】
【発明の実施の形態】本発明のこれらの及びその他の特
徴及び利点が、添付の図面に制限されない例として記載
された、特定の実施例の以下の詳細な記載から明らかに
されるであろう。
徴及び利点が、添付の図面に制限されない例として記載
された、特定の実施例の以下の詳細な記載から明らかに
されるであろう。
【００１３】図１を参照して、本発明によるフラッシュ
EEPROM（電気消去可能プログラマブル読み出し専用メモ
リ）が、複数（図示の例では８個）の独立な、個別に消
去できるメモリセクターS1〜S8を具えて示されている。
このメモリセクターS1〜S8は等しい大きさを有し得る
が、それらは同様に相互に異なる大きさを有し得る。例
えばフラッシュEEPROMが８個の出力データ線を有する４
メガビット装置（すなわち、 512キロバイトメモリ）で
あり、且つ前記のメモリセクターS1〜S8が等しい大きさ
を有すると仮定すると、各メモリセクターは 512キロビ
ットの大きさを有する。
EEPROM（電気消去可能プログラマブル読み出し専用メモ
リ）が、複数（図示の例では８個）の独立な、個別に消
去できるメモリセクターS1〜S8を具えて示されている。
このメモリセクターS1〜S8は等しい大きさを有し得る
が、それらは同様に相互に異なる大きさを有し得る。例
えばフラッシュEEPROMが８個の出力データ線を有する４
メガビット装置（すなわち、 512キロバイトメモリ）で
あり、且つ前記のメモリセクターS1〜S8が等しい大きさ
を有すると仮定すると、各メモリセクターは 512キロビ
ットの大きさを有する。
【００１４】メモリセクターS1〜S8は２個の部分、すな
わち左側 S1L〜S8L 及び右側 S1R〜S8R に分割される。
以下にもっと良く説明されるように、各メモリセクター
の各側は、列（ワード線） WL0〜WL255 と行（ビット
線）との交差点に置かれた 256キロ個のメモリセルを含
んでいる。各メモリセクターの各側に関連して、 256個
のうちの１個のワード線を選択するためにそれぞれの列
復号器RDが利用できる。各側が各側の列復号器を有する
二つの側へのメモリセクターの分割は、メモリ装置のア
クセスタイムの許容できない増大を生じないで、充分に
短いワード線の長さを維持することを許容する。
わち左側 S1L〜S8L 及び右側 S1R〜S8R に分割される。
以下にもっと良く説明されるように、各メモリセクター
の各側は、列（ワード線） WL0〜WL255 と行（ビット
線）との交差点に置かれた 256キロ個のメモリセルを含
んでいる。各メモリセクターの各側に関連して、 256個
のうちの１個のワード線を選択するためにそれぞれの列
復号器RDが利用できる。各側が各側の列復号器を有する
二つの側へのメモリセクターの分割は、メモリ装置のア
クセスタイムの許容できない増大を生じないで、充分に
短いワード線の長さを維持することを許容する。
【００１５】各メモリセクターS1〜S8は同じ大きさ（64
キロビット）の８個の部分D1〜D8に分割され、各部分は
メモリ装置のそれぞれの出力データ線に対して保持され
たメモリ空間に対応している。各メモリセクターの左側
S1L〜S8L は、８個の出力データ線の４個の最小桁のビ
ットに対応する最初の４個の部分D1〜D4を含み、そのメ
モリセクターの右側 S1R〜S8R は８個の出力データ線の
４個の最上位ビットに対応する残りの４個の部分D5〜D8
を含んでいる。
キロビット）の８個の部分D1〜D8に分割され、各部分は
メモリ装置のそれぞれの出力データ線に対して保持され
たメモリ空間に対応している。各メモリセクターの左側
S1L〜S8L は、８個の出力データ線の４個の最小桁のビ
ットに対応する最初の４個の部分D1〜D4を含み、そのメ
モリセクターの右側 S1R〜S8R は８個の出力データ線の
４個の最上位ビットに対応する残りの４個の部分D5〜D8
を含んでいる。
【００１６】所定のメモリセクターSk（ｋ＝１〜８）の
一部分Di（ｉ＝１〜８）の構造を詳細に示している、図
２においてわかるように、各部分Diは 256個のビット線
BL0〜BL255 を含んでいる。メモリセルMCは、それぞれ
のワード線（ 256個のワード線 WL0〜WL255 のうちの１
個）へ接続された制御ゲート電極と、それぞれのビット
線（ 256個のビット線 BL0〜BL255 のうちの１個）へ接
続されたドレイン電極と、（大地と消去電圧源１との間
で切り換えられ得る）切換可能なソース線へメモリセク
ターSkの全部の他のメモリセルMCのソース電極と一緒に
接続されたソース電極とを各々が有する、浮遊ゲート M
OS（酸化金属半導体）トランジスタにより表現されてい
る。各部分Diの内側に、ビット線 BL0〜BL255 は４個の
群に一緒に群分けされ、各群はそれぞれの第２レベルの
ビット線B1〜B64 へ結合されており、それぞれの第１レ
ベル選択信号YO0K〜YO3Kにより駆動される第１レベル選
択トランジスタ２が各群内の１個のビット線 BL0〜BL25
5 の選択を許容するので、選択されたビット線 BL0〜BL
255 がそれぞれの第２レベルビット線B1〜B64 へ電気的
に接続され得る。図１においてわかるように、所定のメ
モリセクターSk所定の部分Diの第２レベルビット線B1〜
B64 は、他のメモリセクターの全部の部分Diと共通であ
る。８個の行復号器CDi(ｉ＝１〜８）のアレイ（所定の
行復号器CDiは全部の８個のメモリセクターS1〜S8の部
分Diと関連している）が、64個の第２レベルビット線B1
〜B64 を単一線Li（ｉ＝１〜８）に多重化する、64個の
第２レベルビット線B1〜B64 のうちの１個を選択するこ
とを許す。図２に示されたように、第２レベルビット線
B1〜B64 は８個の群に一緒に群分けされる。各行復号器
CDi は、第２レベル選択信号 YN0〜YN7(全部のメモリセ
クターに対して共通）により駆動され且つ８個の各群内
で第２レベルビット線B1〜B64 のうちの一つの選択を許
容する８個の第２レベル選択トランジスタ３の８群を具
え、且つ第３レベル選択信号 YM0〜YM7(また全部のメモ
リセクターに共通である) により駆動され且つ８個の第
２レベルビット線B1〜B64 の８群のうちの１個の選択を
許容する８個の第３レベル選択トランジスタ４を具えて
いる。
一部分Di（ｉ＝１〜８）の構造を詳細に示している、図
２においてわかるように、各部分Diは 256個のビット線
BL0〜BL255 を含んでいる。メモリセルMCは、それぞれ
のワード線（ 256個のワード線 WL0〜WL255 のうちの１
個）へ接続された制御ゲート電極と、それぞれのビット
線（ 256個のビット線 BL0〜BL255 のうちの１個）へ接
続されたドレイン電極と、（大地と消去電圧源１との間
で切り換えられ得る）切換可能なソース線へメモリセク
ターSkの全部の他のメモリセルMCのソース電極と一緒に
接続されたソース電極とを各々が有する、浮遊ゲート M
OS（酸化金属半導体）トランジスタにより表現されてい
る。各部分Diの内側に、ビット線 BL0〜BL255 は４個の
群に一緒に群分けされ、各群はそれぞれの第２レベルの
ビット線B1〜B64 へ結合されており、それぞれの第１レ
ベル選択信号YO0K〜YO3Kにより駆動される第１レベル選
択トランジスタ２が各群内の１個のビット線 BL0〜BL25
5 の選択を許容するので、選択されたビット線 BL0〜BL
255 がそれぞれの第２レベルビット線B1〜B64 へ電気的
に接続され得る。図１においてわかるように、所定のメ
モリセクターSk所定の部分Diの第２レベルビット線B1〜
B64 は、他のメモリセクターの全部の部分Diと共通であ
る。８個の行復号器CDi(ｉ＝１〜８）のアレイ（所定の
行復号器CDiは全部の８個のメモリセクターS1〜S8の部
分Diと関連している）が、64個の第２レベルビット線B1
〜B64 を単一線Li（ｉ＝１〜８）に多重化する、64個の
第２レベルビット線B1〜B64 のうちの１個を選択するこ
とを許す。図２に示されたように、第２レベルビット線
B1〜B64 は８個の群に一緒に群分けされる。各行復号器
CDi は、第２レベル選択信号 YN0〜YN7(全部のメモリセ
クターに対して共通）により駆動され且つ８個の各群内
で第２レベルビット線B1〜B64 のうちの一つの選択を許
容する８個の第２レベル選択トランジスタ３の８群を具
え、且つ第３レベル選択信号 YM0〜YM7(また全部のメモ
リセクターに共通である) により駆動され且つ８個の第
２レベルビット線B1〜B64 の８群のうちの１個の選択を
許容する８個の第３レベル選択トランジスタ４を具えて
いる。
【００１７】各行復号器CDi がそれぞれのセンス増幅器
SAi(ｉ＝１〜８) へ供給し、且つ各センス増幅器SAi は
今度はそれぞれの出力データ線Oi（ｉ＝１〜８）を駆動
するそれぞれの出力バッファOBi(ｉ＝１〜８) へ供給す
る。
SAi(ｉ＝１〜８) へ供給し、且つ各センス増幅器SAi は
今度はそれぞれの出力データ線Oi（ｉ＝１〜８）を駆動
するそれぞれの出力バッファOBi(ｉ＝１〜８) へ供給す
る。
【００１８】第１レベル選択信号YO0k〜YO3k（ｋ＝１〜
８）と、第２レベル選択信号 YN0〜YN7 、及び第３レベ
ル選択信号 YM0〜YM7 は、アドレス信号バスADD により
供給される復号回路９により発生される。第１レベル選
択信号と、第２レベル選択信号、及び第３レベル選択信
号の発生は、後ほど更に詳細に説明されるだろう。
８）と、第２レベル選択信号 YN0〜YN7 、及び第３レベ
ル選択信号 YM0〜YM7 は、アドレス信号バスADD により
供給される復号回路９により発生される。第１レベル選
択信号と、第２レベル選択信号、及び第３レベル選択信
号の発生は、後ほど更に詳細に説明されるだろう。
【００１９】このメモリ装置が読取又はプログラムモー
ドでアクセスされた場合には、８ビット線が同時に選択
されるはずで、１ビット線は現在アドレスされているメ
モリセクターの８個の部分D1〜D8のうちの各々１個に対
するものである。
ドでアクセスされた場合には、８ビット線が同時に選択
されるはずで、１ビット線は現在アドレスされているメ
モリセクターの８個の部分D1〜D8のうちの各々１個に対
するものである。
【００２０】図２に更に示されているように、各メモリ
セクターSkの各部分Diに関連して、４行の冗長メモリセ
ルRMC(冗長ビット線RBL0〜RBL3）は、メモリセルMCと同
じである。４個の第１レベル選択信号YO0K〜YO3Kにより
駆動される、４個の第１レベル冗長選択トランジスタ2R
は、第２レベル冗長ビット線RBi(ｉ＝１〜８）へ選択さ
れた冗長ビット線を電気的に接続する、４個の冗長ビッ
ト線RBL0〜RBL3のうちの１個の選択を許し、所定のメモ
リセクターの所定の部分Diの第２レベル冗長ビット線RB
i は他のメモリセクターの全部の部分Diと共通である。
行復号器CDi において、（全部のメモリセクターに共通
な）第２レベル冗長選択信号YRにより駆動される第２レ
ベル冗長選択トランジスタ4Rが、その部分Diと関連する
センス増幅器SAi へ第２レベル冗長ビット線RBi を電気
的に接続することを許す。付随的に、冗長メモリセルRM
C がメモリセクターSkの共通ソース線SLK へ接続された
ソース電極を有しないことは注意されねばならない。
セクターSkの各部分Diに関連して、４行の冗長メモリセ
ルRMC(冗長ビット線RBL0〜RBL3）は、メモリセルMCと同
じである。４個の第１レベル選択信号YO0K〜YO3Kにより
駆動される、４個の第１レベル冗長選択トランジスタ2R
は、第２レベル冗長ビット線RBi(ｉ＝１〜８）へ選択さ
れた冗長ビット線を電気的に接続する、４個の冗長ビッ
ト線RBL0〜RBL3のうちの１個の選択を許し、所定のメモ
リセクターの所定の部分Diの第２レベル冗長ビット線RB
i は他のメモリセクターの全部の部分Diと共通である。
行復号器CDi において、（全部のメモリセクターに共通
な）第２レベル冗長選択信号YRにより駆動される第２レ
ベル冗長選択トランジスタ4Rが、その部分Diと関連する
センス増幅器SAi へ第２レベル冗長ビット線RBi を電気
的に接続することを許す。付随的に、冗長メモリセルRM
C がメモリセクターSkの共通ソース線SLK へ接続された
ソース電極を有しないことは注意されねばならない。
【００２１】図３はビット線の物理的構造と第２レベル
ビット線とを図式的に示している。ビット線 BL0〜BL22
5 及び冗長ビット線RBL0〜RBL3は、各部分Diに対して局
部的であり（すなわち、所定のセクターの所定の部分Di
のビット線と冗長ビット線とは、他のメモリセクターの
部分Diのビット線と冗長ビット線と物理的に異なってい
る）、且つ例えば第１レベル相互接続層のストリップに
よって形成されている（例えば、二重金属層製造過程に
おいては、それらは第１レベル金属層のストリップによ
り形成される）。所定のメモリセクターの所定の部分Di
の第２レベルビット線B1〜B64 及び第２レベル冗長ビッ
ト線RBi は、他のメモリセクターの全部の部分Diと代わ
りに共通であり、且つ例えば第２レベル相互接続層のス
トリップによって形成されている（二重金属層過程にお
いては、それらは第２レベル金属層のストリップにより
形成される）。
ビット線とを図式的に示している。ビット線 BL0〜BL22
5 及び冗長ビット線RBL0〜RBL3は、各部分Diに対して局
部的であり（すなわち、所定のセクターの所定の部分Di
のビット線と冗長ビット線とは、他のメモリセクターの
部分Diのビット線と冗長ビット線と物理的に異なってい
る）、且つ例えば第１レベル相互接続層のストリップに
よって形成されている（例えば、二重金属層製造過程に
おいては、それらは第１レベル金属層のストリップによ
り形成される）。所定のメモリセクターの所定の部分Di
の第２レベルビット線B1〜B64 及び第２レベル冗長ビッ
ト線RBi は、他のメモリセクターの全部の部分Diと代わ
りに共通であり、且つ例えば第２レベル相互接続層のス
トリップによって形成されている（二重金属層過程にお
いては、それらは第２レベル金属層のストリップにより
形成される）。
【００２２】図４はメモリセクターの内側の冗長ビット
線の物理的配置を図式的に図解している。この図におい
ては、メモリセクターの左側のみが示されており、右側
は対称である。16個の冗長ビット線（メモリセクターの
左側において４個の部分D1〜D4のうちの各々１個に対し
て４個の局部的冗長ビット線RBL0〜RBL3）が各メモリセ
クターS1〜S8の部分D2とD3との間に置かれている。全体
として、 256個の冗長ビット線がこのメモリ装置内に設
けられている。
線の物理的配置を図式的に図解している。この図におい
ては、メモリセクターの左側のみが示されており、右側
は対称である。16個の冗長ビット線（メモリセクターの
左側において４個の部分D1〜D4のうちの各々１個に対し
て４個の局部的冗長ビット線RBL0〜RBL3）が各メモリセ
クターS1〜S8の部分D2とD3との間に置かれている。全体
として、 256個の冗長ビット線がこのメモリ装置内に設
けられている。
【００２３】図５は、フラッシュEEPROM内に一体化され
た冗長制御回路を図式的に示している。この回路は４個
のメモリバンクCAM1〜CAM4を具えているコンテントアド
レッサブルメモリ（Content Addressable Memory ; CA
M）を具えている。第１メモリバンクCAM1は各メモリセ
クターSkの各部分Di内の冗長ビット線RBL0と関連してお
り、同様に、第２、第３及び第４メモリバンクCAM2〜CA
M4はそれぞれ冗長ビット線RBL1〜RBL3と関連している。
各メモリバンクCAM1〜CAM4は、８個のそれぞれのCAM 列
選択信号 CR1〜CR8 によって個別にアドレスできる、８
個のCAM 列(CAMメモリ位置）を具えている。各CAM 列は
９個のメモリ素子を具え、最初の８個のメモリ素子 AB0
〜AB7 はメモリセクターの部分Diの 256個のビット線 B
L0〜BL255の間の欠陥のあるビット線のアドレスに対応
する８ビットディジタルコードを記憶することができ、
一方９番目のメモリ素子GB（いわゆる「保護ビット」）
は欠陥のあるビット線アドレスがメモリ素子 AB0〜AB7
内に記憶される信号に対してプログラムされる。各CAM
列はそれぞれのメモリセクターと関連し、例えば、各メ
モリバンクCAM1〜CAM4の第１CAM 列は第１メモリセクタ
ーS1に関連し、以下同様であり、以下にもっと良く説明
されるように、所定のCAM 列は対応するメモリセクター
がアドレスされた場合に読み取られる。この方法におい
ては、現在アドレスされているメモリセクターの現在ア
ドレスされているビット線が欠陥のあるビット線である
場合は、アドレスされたメモリセクターに属する冗長ビ
ット線によりその欠陥のあるビット線を置き換えること
が可能であり、しかも欠陥のあるビット線と同じアドレ
スを有する他のメモリセクターに属するビット線は冗長
ビット線により置き換えられず、これがより大きい数の
欠陥を修復することを許容する。
た冗長制御回路を図式的に示している。この回路は４個
のメモリバンクCAM1〜CAM4を具えているコンテントアド
レッサブルメモリ（Content Addressable Memory ; CA
M）を具えている。第１メモリバンクCAM1は各メモリセ
クターSkの各部分Di内の冗長ビット線RBL0と関連してお
り、同様に、第２、第３及び第４メモリバンクCAM2〜CA
M4はそれぞれ冗長ビット線RBL1〜RBL3と関連している。
各メモリバンクCAM1〜CAM4は、８個のそれぞれのCAM 列
選択信号 CR1〜CR8 によって個別にアドレスできる、８
個のCAM 列(CAMメモリ位置）を具えている。各CAM 列は
９個のメモリ素子を具え、最初の８個のメモリ素子 AB0
〜AB7 はメモリセクターの部分Diの 256個のビット線 B
L0〜BL255の間の欠陥のあるビット線のアドレスに対応
する８ビットディジタルコードを記憶することができ、
一方９番目のメモリ素子GB（いわゆる「保護ビット」）
は欠陥のあるビット線アドレスがメモリ素子 AB0〜AB7
内に記憶される信号に対してプログラムされる。各CAM
列はそれぞれのメモリセクターと関連し、例えば、各メ
モリバンクCAM1〜CAM4の第１CAM 列は第１メモリセクタ
ーS1に関連し、以下同様であり、以下にもっと良く説明
されるように、所定のCAM 列は対応するメモリセクター
がアドレスされた場合に読み取られる。この方法におい
ては、現在アドレスされているメモリセクターの現在ア
ドレスされているビット線が欠陥のあるビット線である
場合は、アドレスされたメモリセクターに属する冗長ビ
ット線によりその欠陥のあるビット線を置き換えること
が可能であり、しかも欠陥のあるビット線と同じアドレ
スを有する他のメモリセクターに属するビット線は冗長
ビット線により置き換えられず、これがより大きい数の
欠陥を修復することを許容する。
【００２４】各メモリバンクCAM1〜CAM4内の９個のメモ
リ素子 AB0〜AB7 とGBとのうちの各々１個が、それぞれ
のメモリ素子の内容を読み取るためにそれぞれの感知回
路５と関連しており、もっと詳細に言えば、８個のCAM
列に属している全部のメモリ素子AB0 は、独特の感知回
路５に関連しており、且つ同じことが他のメモリ素子AB
0〜AB7 とGBとに対しても真を保持する。保護ビットGB
と関連する感知回路５の出力端子を除いて、各感知回路
５の出力端子が、他の入力がアドレス信号バスADD のそ
れぞれのアドレス信号A0〜A7であるそれぞれの２入力排
他的論理和ゲート６へ供給し、アドレス信号A0〜A7が現
在の行アドレス信号を運ぶ。各排他的論理和ゲート６
は、関連するコンテントアドレッサブルメモリバンクの
それぞれのメモリ素子 AB0〜AB7 の内容を、行アドレス
信号A0〜A7のうちの１個の論理状態と比較する。排他的
論理和ゲート６の出力と保護ビットGBと関連する感知回
路５の出力とは、出力 RS0〜RS3 が残りの３個のメモリ
バンクCAM1〜CAM4と関連する他の３個の論理積ゲート７
の出力と一緒に、行復号回路９と４入力論理和ゲート12
とへ供給する９入力論理積ゲート７へ供給される。論理
和ゲート12の出力が第２レベル冗長選択信号YRを形成
し、且つまた行復号回路９へ供給する。選択されたCAM
列のメモリ素子 AB0〜AB7 内に記憶されたディジタルコ
ードが行アドレス信号A0〜A7の現在の論理形態と一致す
る場合、及び選択されたCAM 列の保護ビットGBがプログ
ラムされた場合のみ、所定の論理積ゲート７の出力は高
である。
リ素子 AB0〜AB7 とGBとのうちの各々１個が、それぞれ
のメモリ素子の内容を読み取るためにそれぞれの感知回
路５と関連しており、もっと詳細に言えば、８個のCAM
列に属している全部のメモリ素子AB0 は、独特の感知回
路５に関連しており、且つ同じことが他のメモリ素子AB
0〜AB7 とGBとに対しても真を保持する。保護ビットGB
と関連する感知回路５の出力端子を除いて、各感知回路
５の出力端子が、他の入力がアドレス信号バスADD のそ
れぞれのアドレス信号A0〜A7であるそれぞれの２入力排
他的論理和ゲート６へ供給し、アドレス信号A0〜A7が現
在の行アドレス信号を運ぶ。各排他的論理和ゲート６
は、関連するコンテントアドレッサブルメモリバンクの
それぞれのメモリ素子 AB0〜AB7 の内容を、行アドレス
信号A0〜A7のうちの１個の論理状態と比較する。排他的
論理和ゲート６の出力と保護ビットGBと関連する感知回
路５の出力とは、出力 RS0〜RS3 が残りの３個のメモリ
バンクCAM1〜CAM4と関連する他の３個の論理積ゲート７
の出力と一緒に、行復号回路９と４入力論理和ゲート12
とへ供給する９入力論理積ゲート７へ供給される。論理
和ゲート12の出力が第２レベル冗長選択信号YRを形成
し、且つまた行復号回路９へ供給する。選択されたCAM
列のメモリ素子 AB0〜AB7 内に記憶されたディジタルコ
ードが行アドレス信号A0〜A7の現在の論理形態と一致す
る場合、及び選択されたCAM 列の保護ビットGBがプログ
ラムされた場合のみ、所定の論理積ゲート７の出力は高
である。
【００２５】このメモリ装置へ現在供給されたアドレス
が、コンテントアドレッサブルメモリ内に記憶された欠
陥のあるアドレスと一致するかどうかを認識するための
回路を、感知回路５、排他的論理和ゲート６及び論理積
ゲート７が、一緒に形成している。
が、コンテントアドレッサブルメモリ内に記憶された欠
陥のあるアドレスと一致するかどうかを認識するための
回路を、感知回路５、排他的論理和ゲート６及び論理積
ゲート７が、一緒に形成している。
【００２６】図６はメモリ素子 AB0〜AB7 又はGBのうち
の一つ、及びそれぞれの感知回路５の構造を詳細に示し
ている。図からわかるように、各メモリ素子 AB0〜AB7
又はGBは、CAM 列選択信号 CR1〜CR8 のうちのそれぞれ
の１個を供給される制御入力端子13A, 13Bと、プログラ
ミング電圧WRA, WRBを供給されるプログラミング入力端
子14A, 14B、及び感知回路５へ供給する読取出力端子15
A, 15Bを有する２個のメモリセル10A, 10Bを具えてい
る。メモリセル10A, 10Bの読取出力端子15A, 15Bは、２
個の位相反転器I1, I2を具える双安定ラッチのそれぞれ
の入力端子へ、それぞれの電圧制限トランジスタ11A, 1
1Bを通して結合されている。そのラッチの出力端子16は
それぞれの排他的論理和ゲート６へ供給され、又は、保
護ビットGBの場合には、それぞれの論理積ゲート７へ直
接に供給される。電圧制限トランジスタ11A, 11Bのゲー
ト電極は、ソフトの書込誤りを防止するために、約1Vに
メモリセルの読取出力端子15A, 15B上の電圧を制限する
ほぼ2Vのバイアス電圧VBによりバイアスされる。
の一つ、及びそれぞれの感知回路５の構造を詳細に示し
ている。図からわかるように、各メモリ素子 AB0〜AB7
又はGBは、CAM 列選択信号 CR1〜CR8 のうちのそれぞれ
の１個を供給される制御入力端子13A, 13Bと、プログラ
ミング電圧WRA, WRBを供給されるプログラミング入力端
子14A, 14B、及び感知回路５へ供給する読取出力端子15
A, 15Bを有する２個のメモリセル10A, 10Bを具えてい
る。メモリセル10A, 10Bの読取出力端子15A, 15Bは、２
個の位相反転器I1, I2を具える双安定ラッチのそれぞれ
の入力端子へ、それぞれの電圧制限トランジスタ11A, 1
1Bを通して結合されている。そのラッチの出力端子16は
それぞれの排他的論理和ゲート６へ供給され、又は、保
護ビットGBの場合には、それぞれの論理積ゲート７へ直
接に供給される。電圧制限トランジスタ11A, 11Bのゲー
ト電極は、ソフトの書込誤りを防止するために、約1Vに
メモリセルの読取出力端子15A, 15B上の電圧を制限する
ほぼ2Vのバイアス電圧VBによりバイアスされる。
【００２７】図７はメモリセル10A, 10Bうちの１個の詳
細な回路図である。このメモリセルは５個の浮遊ゲート
MOS（酸化金属半導体）トランジスタM1〜M5を具えてい
る。最初の４個の浮遊ゲートMOS トランジスタM1〜M4
は、大地へ接続されたソース電極と、読取出力端子15A,
15Bへ接続されたドレイン電極及びメモリセル10A, 10B
の制御入力端子13A, 13Bへ接続された制御ゲート電極を
有し、並列に接続され、５番目の浮遊ゲートMOS トラン
ジスタは、大地へ接続されたソース電極、プログラミン
グ入力端子14A, 14Bへ接続されたドレイン電極及びメモ
リセル10A, 10Bの制御入力端子13A, 13Bへ接続された制
御ゲート電極を有している。これら５個のトランジスタ
M1〜M5は互いに短絡された浮遊ゲートを有している。最
初の４個の浮遊ゲートMOS トランジスタM1〜M4は、高い
感知電流を与えるためにメモリセル10A, 10Bの読取の間
に、同時に活性化され、一方第５の浮遊ゲートMOS トラ
ンジスタはメモリセル10A, 10Bのプログラミングの間に
使用され、５個のトランジスタM1〜M5は互いに短絡され
た浮遊ゲートを有するので、トランジスタM5のチャネル
内に発生される熱電子流が５個のトランジスタM1〜M5を
同時に全部プログラムする。このメモリセルをプログラ
ムするために必要なプログラミング電流は単一の浮遊ゲ
ート MOSトランジスタのプログラミング電流とほぼ等し
いが、感知電流は同じバイアス条件において単一の浮遊
ゲート MOSトランジスタの感知電流の４倍とほぼ等し
い。
細な回路図である。このメモリセルは５個の浮遊ゲート
MOS（酸化金属半導体）トランジスタM1〜M5を具えてい
る。最初の４個の浮遊ゲートMOS トランジスタM1〜M4
は、大地へ接続されたソース電極と、読取出力端子15A,
15Bへ接続されたドレイン電極及びメモリセル10A, 10B
の制御入力端子13A, 13Bへ接続された制御ゲート電極を
有し、並列に接続され、５番目の浮遊ゲートMOS トラン
ジスタは、大地へ接続されたソース電極、プログラミン
グ入力端子14A, 14Bへ接続されたドレイン電極及びメモ
リセル10A, 10Bの制御入力端子13A, 13Bへ接続された制
御ゲート電極を有している。これら５個のトランジスタ
M1〜M5は互いに短絡された浮遊ゲートを有している。最
初の４個の浮遊ゲートMOS トランジスタM1〜M4は、高い
感知電流を与えるためにメモリセル10A, 10Bの読取の間
に、同時に活性化され、一方第５の浮遊ゲートMOS トラ
ンジスタはメモリセル10A, 10Bのプログラミングの間に
使用され、５個のトランジスタM1〜M5は互いに短絡され
た浮遊ゲートを有するので、トランジスタM5のチャネル
内に発生される熱電子流が５個のトランジスタM1〜M5を
同時に全部プログラムする。このメモリセルをプログラ
ムするために必要なプログラミング電流は単一の浮遊ゲ
ート MOSトランジスタのプログラミング電流とほぼ等し
いが、感知電流は同じバイアス条件において単一の浮遊
ゲート MOSトランジスタの感知電流の４倍とほぼ等し
い。
【００２８】図８は、メモリ素子 AB0〜AB7 のメモリセ
ル 10A〜10B をプログラミングするための、プログラミ
ング回路の回路図である。このプログラミング回路は２
個の他のＰチャネルMOSFET（酸化金属半導体電界効果ト
ランジスタ）18A, 18Bへプログラミング電圧VPG （約５
〜６Ｖ）の供給を可能にするための、プログラムイネー
ブル信号PEにより制御されるＰチャネルMOSFET 17 を具
えている。MOSFET 18Aは行アドレス信号A0〜A7のうちの
一つにより制御され、一方MOSFET 18Bは前記の行アドレ
ス信号A0〜A7の相補信号より制御される。MOSFET 18Aの
ドレインはメモリセル10A のプログラミング入力端子14
A へ接続され、一方MOSFET 18Bのドレインはメモリセル
10B のプログラミング入力端子14B へ接続されている。
ル 10A〜10B をプログラミングするための、プログラミ
ング回路の回路図である。このプログラミング回路は２
個の他のＰチャネルMOSFET（酸化金属半導体電界効果ト
ランジスタ）18A, 18Bへプログラミング電圧VPG （約５
〜６Ｖ）の供給を可能にするための、プログラムイネー
ブル信号PEにより制御されるＰチャネルMOSFET 17 を具
えている。MOSFET 18Aは行アドレス信号A0〜A7のうちの
一つにより制御され、一方MOSFET 18Bは前記の行アドレ
ス信号A0〜A7の相補信号より制御される。MOSFET 18Aの
ドレインはメモリセル10A のプログラミング入力端子14
A へ接続され、一方MOSFET 18Bのドレインはメモリセル
10B のプログラミング入力端子14B へ接続されている。
【００２９】図９は行復号回路９の構造を図式的に示し
ている。この回路は行アドレス信号A5〜A7を供給され且
つ８個の第３レベル選択信号 YM0〜YM7 を発生する第１
復号器19を具え、アドレス信号A5〜A7の特定の論理形態
に依存して、第３レベル選択信号 YM0〜YM7 のうちの１
個だけが活性化される。信号YRが活性である場合に、ア
ドレス信号A5〜A7の状態とは無関係に、この第１復号器
19は第３レベル選択信号 YM0〜YM7 のいずれか１個の活
性化を抑制するために信号YRをも供給される。第２復号
器20はアドレス信号A2〜A4を供給され、且つ８個の第２
レベル選択信号YN0〜YN7 を発生し、これらの信号 YN0
〜YN7 のうちの１個だけが、アドレス信号A2〜A4の状態
に依存して活性化される。第３復号器21は残りの行アド
レス信号A0, A1及び８個のメモリセクター選択信号 SS1
〜SS8 を供給され、且つ第１レベル選択信号YO0K〜YO3K
（ｋ＝１〜８）の８個の群を発生する。セクター選択信
号SS1〜SS8 は、これもアドレス信号バスADD により供
給される、もう一つの復号器22により発生され、且つア
ドレス信号ADD の特定の論理形態に従って、セクター選
択信号 SSk (ｋ＝１〜８）のうちの１個が活性化され
る。セクター選択信号SSk のうちの所定の１個の活性化
が、アドレス信号A0, A1の形態に従って、群ｋの４個の
信号YO0K〜YO3Kのうちのそれぞれ１個の活性化を許容
し、他の群の全部の他の第１レベル選択信号YO0K〜YO3K
は活性化されない。第３復号器21は信号YR及び冗長選択
信号 RS0〜RS3 をも供給され、信号YRが活性な場合に
は、選択されたセクターｋに対応する第１レベル選択信
号YO0K〜YO3Kのうちの１個の活性化はアドレス信号A0,
A1に依存せず、それぞれ冗長選択信号 RS0〜RS3 に依存
する。
ている。この回路は行アドレス信号A5〜A7を供給され且
つ８個の第３レベル選択信号 YM0〜YM7 を発生する第１
復号器19を具え、アドレス信号A5〜A7の特定の論理形態
に依存して、第３レベル選択信号 YM0〜YM7 のうちの１
個だけが活性化される。信号YRが活性である場合に、ア
ドレス信号A5〜A7の状態とは無関係に、この第１復号器
19は第３レベル選択信号 YM0〜YM7 のいずれか１個の活
性化を抑制するために信号YRをも供給される。第２復号
器20はアドレス信号A2〜A4を供給され、且つ８個の第２
レベル選択信号YN0〜YN7 を発生し、これらの信号 YN0
〜YN7 のうちの１個だけが、アドレス信号A2〜A4の状態
に依存して活性化される。第３復号器21は残りの行アド
レス信号A0, A1及び８個のメモリセクター選択信号 SS1
〜SS8 を供給され、且つ第１レベル選択信号YO0K〜YO3K
（ｋ＝１〜８）の８個の群を発生する。セクター選択信
号SS1〜SS8 は、これもアドレス信号バスADD により供
給される、もう一つの復号器22により発生され、且つア
ドレス信号ADD の特定の論理形態に従って、セクター選
択信号 SSk (ｋ＝１〜８）のうちの１個が活性化され
る。セクター選択信号SSk のうちの所定の１個の活性化
が、アドレス信号A0, A1の形態に従って、群ｋの４個の
信号YO0K〜YO3Kのうちのそれぞれ１個の活性化を許容
し、他の群の全部の他の第１レベル選択信号YO0K〜YO3K
は活性化されない。第３復号器21は信号YR及び冗長選択
信号 RS0〜RS3 をも供給され、信号YRが活性な場合に
は、選択されたセクターｋに対応する第１レベル選択信
号YO0K〜YO3Kのうちの１個の活性化はアドレス信号A0,
A1に依存せず、それぞれ冗長選択信号 RS0〜RS3 に依存
する。
【００３０】所定のメモリセクターの所定の部分Diにお
いて欠陥のあるビット線が前記の部分Diと関連する４個
の冗長ビット線RBL0〜RBL3のうちの１個により置き換え
られた場合に、同じ分配がしかも欠陥のあるビット線の
同じアドレスを有するメモリセクターの他の部分に属す
る全部のビット線に対して起こり、言い換えれば、欠陥
のあるビット線の冗長は、欠陥のあるビット線が見ださ
れる部分Diから独立ではないことは注意されねばならな
い。
いて欠陥のあるビット線が前記の部分Diと関連する４個
の冗長ビット線RBL0〜RBL3のうちの１個により置き換え
られた場合に、同じ分配がしかも欠陥のあるビット線の
同じアドレスを有するメモリセクターの他の部分に属す
る全部のビット線に対して起こり、言い換えれば、欠陥
のあるビット線の冗長は、欠陥のあるビット線が見ださ
れる部分Diから独立ではないことは注意されねばならな
い。
【００３１】図１０はフラッシュEEPROMに対してなされ
る冗長動作を選択するための回路を図式的に示してい
る。一つの２動作モードは信号Ｍにより選択される。第
１冗長モードにおいては、４個のコンテントアドレッサ
ブルメモリバンクCAM1〜CAM4の８個のCAM 列全部へのア
クセスが可能にされ、CAM 列選択信号CR1 はセクター選
択信号SS1 に対応し、CAM 列選択信号CR2 はセクター選
択信号SS2 に対応し、以下同様である。現在アドレスさ
れているセクターがS1である場合には、第１CAM列がア
ドレスされ、現在アドレスされているセクターがS2であ
る場合には、第２CAM 列がアドレスされ、以下同様であ
る。この冗長モードにおいては、４個以上の欠陥のある
ビット線が各メモリセクター内に存在しない場合には、
このメモリ装置内に設けられた 256個の冗長ビット線
が、最大で32個の欠陥のあるビット線を修復することを
許容する。各メモリバンクCAM1〜CAM4の８個のメモリ位
置全部が使用されるので、これが可能にされて、それに
より各メモリセクター毎に４個の欠陥のあるビット線ア
ドレスがコンテントアドレッサブルメモリ内に記憶され
得て、そのような置き換えを他のセクターにおいて起こ
させることなく、所定のメモリセクター内の欠陥のある
ビット線が置き換えられ得る。
る冗長動作を選択するための回路を図式的に示してい
る。一つの２動作モードは信号Ｍにより選択される。第
１冗長モードにおいては、４個のコンテントアドレッサ
ブルメモリバンクCAM1〜CAM4の８個のCAM 列全部へのア
クセスが可能にされ、CAM 列選択信号CR1 はセクター選
択信号SS1 に対応し、CAM 列選択信号CR2 はセクター選
択信号SS2 に対応し、以下同様である。現在アドレスさ
れているセクターがS1である場合には、第１CAM列がア
ドレスされ、現在アドレスされているセクターがS2であ
る場合には、第２CAM 列がアドレスされ、以下同様であ
る。この冗長モードにおいては、４個以上の欠陥のある
ビット線が各メモリセクター内に存在しない場合には、
このメモリ装置内に設けられた 256個の冗長ビット線
が、最大で32個の欠陥のあるビット線を修復することを
許容する。各メモリバンクCAM1〜CAM4の８個のメモリ位
置全部が使用されるので、これが可能にされて、それに
より各メモリセクター毎に４個の欠陥のあるビット線ア
ドレスがコンテントアドレッサブルメモリ内に記憶され
得て、そのような置き換えを他のセクターにおいて起こ
させることなく、所定のメモリセクター内の欠陥のある
ビット線が置き換えられ得る。
【００３２】第２冗長モードにおいては、４個のメモリ
バンクのうちの第１CAM 列のみがアクセスされ得て、４
個の欠陥のあるビット線アドレスのみがコンテントアド
レッサブルメモリ内に記憶され得る。この冗長モードに
おいては、そのメモリ装置内に設けられた 256個の冗長
ビット線が、最大で４個の欠陥のあるビット線を、それ
が見つかった時はいつでも、修復することを許容する。
所定のメモリセクターの欠陥のあるビット線が前記のメ
モリセクターに属する冗長ビット線により置き換えられ
た場合には、同じ置き換えが他のメモリセクターに属す
るが、欠陥のあるビット線の同じアドレスを有する全部
のビット線に対して行われる。言い換えれば、他のセク
ターの冗長ビット線と無関係に所定のセクターの冗長ビ
ット線を使用することは不可能である。
バンクのうちの第１CAM 列のみがアクセスされ得て、４
個の欠陥のあるビット線アドレスのみがコンテントアド
レッサブルメモリ内に記憶され得る。この冗長モードに
おいては、そのメモリ装置内に設けられた 256個の冗長
ビット線が、最大で４個の欠陥のあるビット線を、それ
が見つかった時はいつでも、修復することを許容する。
所定のメモリセクターの欠陥のあるビット線が前記のメ
モリセクターに属する冗長ビット線により置き換えられ
た場合には、同じ置き換えが他のメモリセクターに属す
るが、欠陥のあるビット線の同じアドレスを有する全部
のビット線に対して行われる。言い換えれば、他のセク
ターの冗長ビット線と無関係に所定のセクターの冗長ビ
ット線を使用することは不可能である。
【００３３】二つの冗長モードのうちの一方の選択は、
そのメモリ装置の工場内試験の間に行われる。たとえ第
１冗長モードがより多くの数の欠陥が修復されることを
許容するとしても、第１冗長モードはメモリ装置の読取
アクセス時間の延長を生じ、実際には、アドレスの遷移
が、所定のメモリセクター内の欠陥のあるビット線か
ら、もう一つのメモリセクター内のもう一つの欠陥のあ
るビット線へ行われた場合に、冗長制御回路の感知回路
５の整定を待つことが必要であり、すなわち、コンテン
トアドレッサブルメモリ位置の内容の読取が動的に実行
される。コンテントアドレッサブルメモリ位置は決して
変化しないので、コンテントアドレッサブルメモリの内
容がメモリ装置の出力増加において読み取られ、且つ出
力増加においてのみ整定するために、冗長制御回路の感
知回路５を待つことが必要であるから、第２冗長モード
はこの欠点を示さない。
そのメモリ装置の工場内試験の間に行われる。たとえ第
１冗長モードがより多くの数の欠陥が修復されることを
許容するとしても、第１冗長モードはメモリ装置の読取
アクセス時間の延長を生じ、実際には、アドレスの遷移
が、所定のメモリセクター内の欠陥のあるビット線か
ら、もう一つのメモリセクター内のもう一つの欠陥のあ
るビット線へ行われた場合に、冗長制御回路の感知回路
５の整定を待つことが必要であり、すなわち、コンテン
トアドレッサブルメモリ位置の内容の読取が動的に実行
される。コンテントアドレッサブルメモリ位置は決して
変化しないので、コンテントアドレッサブルメモリの内
容がメモリ装置の出力増加において読み取られ、且つ出
力増加においてのみ整定するために、冗長制御回路の感
知回路５を待つことが必要であるから、第２冗長モード
はこの欠点を示さない。
【００３４】二つの冗長モードのいずれか一方の選択
は、メモリ装置内に見だされる欠陥のあるビット線の数
に依存し、この数が４よりも大きい場合には、第１冗長
モードが力を与えられ、一方この数が４より小さいか又
は等しい場合には、第２冗長モードが選択される。
は、メモリ装置内に見だされる欠陥のあるビット線の数
に依存し、この数が４よりも大きい場合には、第１冗長
モードが力を与えられ、一方この数が４より小さいか又
は等しい場合には、第２冗長モードが選択される。
【００３５】本発明による冗長制御回路が第１冗長モー
ドで動作される場合に、本発明による冗長制御回路が、
たとえメモリ装置チップ内の冗長制御回路により占有さ
れる面積が４個の欠陥のあるビット線のみを修復するこ
とができる冗長制御回路により占有されるはずの面積と
ほとんど等しいとしても、32個までの欠陥のあるビット
線を修復することを許容することを明白にすることは重
要である。
ドで動作される場合に、本発明による冗長制御回路が、
たとえメモリ装置チップ内の冗長制御回路により占有さ
れる面積が４個の欠陥のあるビット線のみを修復するこ
とができる冗長制御回路により占有されるはずの面積と
ほとんど等しいとしても、32個までの欠陥のあるビット
線を修復することを許容することを明白にすることは重
要である。
【００３６】実際には、本発明の冗長制御回路において
は、このメモリ装置へ供給される現在のアドレスと欠陥
のあるアドレスとの間の一致を認識するために４個の回
路だけが設けられる（各メモリバンクCAM1〜CAM4に関連
する回路５、６及び７の４個の群）。チップ面積のこの
節約が欠陥のあるアドレスを記憶するためのコンテント
アドレッサブルメモリの使用のおかげで可能にされる。
慣習的な冗長制御回路においては、感知回路５、排他的
論理和ゲート６及び論理積ゲート７の各群が唯一の欠陥
のあるアドレスを記憶できる単一のそれぞれのメモリレ
ジスタと関連して、本発明による冗長制御回路において
は、代わりに、感知回路５、排他的論理和ゲート６及び
論理積ゲート７の各群は欠陥のあるアドレスを各々１個
が記憶できる８個のコンテントアドレッサブルメモリ列
に関連し、これが感知回路５、排他的論理和ゲート６及
び論理積ゲート７の各群が、単一の欠陥のあるアドレス
の代わりに、８個の欠陥のあるアドレスを認識できるこ
とを意味している。コンテントアドレッサブルメモリの
内容の感知が、アドレスされるセクター変化の度毎に動
的に実行されるので、メモリ装置の読取アクセス時間の
僅かな増加により唯一の欠点が表現され、しかしなが
ら、慣習的な構成が用いられた場合には、８倍大きいチ
ップ面積が必要であろう。
は、このメモリ装置へ供給される現在のアドレスと欠陥
のあるアドレスとの間の一致を認識するために４個の回
路だけが設けられる（各メモリバンクCAM1〜CAM4に関連
する回路５、６及び７の４個の群）。チップ面積のこの
節約が欠陥のあるアドレスを記憶するためのコンテント
アドレッサブルメモリの使用のおかげで可能にされる。
慣習的な冗長制御回路においては、感知回路５、排他的
論理和ゲート６及び論理積ゲート７の各群が唯一の欠陥
のあるアドレスを記憶できる単一のそれぞれのメモリレ
ジスタと関連して、本発明による冗長制御回路において
は、代わりに、感知回路５、排他的論理和ゲート６及び
論理積ゲート７の各群は欠陥のあるアドレスを各々１個
が記憶できる８個のコンテントアドレッサブルメモリ列
に関連し、これが感知回路５、排他的論理和ゲート６及
び論理積ゲート７の各群が、単一の欠陥のあるアドレス
の代わりに、８個の欠陥のあるアドレスを認識できるこ
とを意味している。コンテントアドレッサブルメモリの
内容の感知が、アドレスされるセクター変化の度毎に動
的に実行されるので、メモリ装置の読取アクセス時間の
僅かな増加により唯一の欠点が表現され、しかしなが
ら、慣習的な構成が用いられた場合には、８倍大きいチ
ップ面積が必要であろう。
【図１】本発明による冗長を有する区分化されたフラッ
シュEEPROMの図式的ブロック図である。
シュEEPROMの図式的ブロック図である。
【図２】図１のフラッシュEEPROMの行復号アーキテクチ
ャの図式的ブロック図である。
ャの図式的ブロック図である。
【図３】図２に示された行復号アーキテクチャの図式的
な物理的構造を示している。
な物理的構造を示している。
【図４】図１に示されたフラッシュEEPROMの部分の図式
的な物理的レイアウトである。
的な物理的レイアウトである。
【図５】図１に示されたフラッシュEEPROMの冗長制御回
路を示している。
路を示している。
【図６】図５の冗長制御回路の詳細を示している。
【図７】冗長制御回路のメモリセルを示している。
【図８】図７のメモリセルのためのプログラミング回路
を示している。
を示している。
【図９】行選択信号を発生するための回路の概略図であ
る。
る。
【図１０】二つの冗長動作モードのうちの一方を選択す
るための回路を図式的に示している。
るための回路を図式的に示している。
１ 消去電圧源 ２ 第１レベル選択トランジスタ 2R 第１レベル冗長選択トランジスタ ３ 第２レベル選択トランジスタ ４ 第３レベル選択トランジスタ 4R 第２レベル冗長選択トランジスタ ５ 感知回路 ６ ２入力排他的論理和ゲート ７ ９入力論理積ゲート ９ 行復号回路 10A, 10B メモリセル 11A, 11B 電圧制限トランジスタ 12 ４入力論理和ゲート 13A, 13B 制御入力端子 14A, 14B プログラミング入力端子 15A, 15B 読取出力端子 16 ラッチの出力端子 17 ＰチャネルMOSFET 18A, 18B ＰチャネルMOSFET 19 第１復号器 20 第２復号器 21 第３復号器 22 もう一つの復号器 A0〜A7 アドレス信号 AB0〜AB7 メモリ素子 ADD アドレス信号バス B1〜B64 第２レベルのビット線 BL0〜BL255 ビット線 CAM1〜CAM4 メモリバンク CDi（ｉ＝１〜８）行復号器 CR1〜CR8 メモリバンク列選択信号 Di（ｉ＝１〜８）各メモリセクターの部分 GB ９番目のメモリ素子（いわゆる「保護ビット」） I1, I2 位相反転器 Li（ｉ＝１〜８）単一線 Ｍ 信号 M1〜M5 浮遊ゲート MOSトランジスタ MC メモリセル Oi（ｉ＝１〜８） 出力データ線 OBi(ｉ＝１〜８) 出力バッファ PE プログラムイネーブル信号 RBi(ｉ＝１〜８）第２レベル冗長ビット線 RBL0〜RBL3 冗長ビット線 RD 列復号器 RMC 冗長メモリセル RS0〜RS3 出力 S1〜S8 メモリセクター S1L〜S8L メモリセクターの左側部分 S1R〜S8R メモリセクターの右側部分 SAi （ｉ＝１〜８）センス増幅器 SLK メモリセクターの共通ソース線 SSk(ｋ＝１〜８） セクター選択信号 VB バイアス電圧 VPG プログラミング電圧 WL0〜WL255 列（ワード線） WRA, WRB プログラミング電圧 YM0〜YM7 第３レベル選択信号 YN0〜YN7 第２レベル選択信号 YO0K〜YO3K（ｋ＝１〜８） 第１レベル選択信号 YR 第２レベル冗長選択信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ デーラボーラ イタリア国 ミラノ 20080 カルピアー ノ ヴィア ローマ ７ (72)発明者 ファヴィオ タッサン カサー イタリア国 20148 ミラノ ヴィア マ ザーレンチ 27
Claims (19)
- 【請求項１】 複数の個別にアドレスできるメモリセク
ター（S1〜S8）を具えている、区分化された電気的に消
去及びプログラムできる不揮発性メモリ装置であって、
各メモリセクターは、列(WL0〜WL255)及び行(BL0〜BL25
5)に配設されたメモリセル（MC）のアレイと、メモリセ
ルの欠陥のある行を置き換えるための冗長メモリセル(R
MC) の冗長行（RBL0〜RBL3）、及び欠陥のある行のアド
レスを記憶し、且つ前記の欠陥のある行がアドレスされ
た場合にそれぞれの冗長行を活性化するための冗長制御
回路（CAM1〜CAM4, ５〜７，12）を具えている区分化さ
れた電気的に消去及びプログラムできる不揮発性メモリ
装置において、 各メモリセクターが少なくとも１個のそれぞれの冗長行
（RBL0〜RBL3）を具えること、及び前記の冗長制御回路
が、各メモリセクターに対して個別に、そのメモリセク
ターに属する欠陥のある行のアドレスを記憶するための
それぞれのメモリセクターに各々１個が関連する個別に
アドレスできるメモリ位置を具えている少なくとも１個
のメモリ手段（CAM1〜CAM4）と、そのメモリ装置へ供給
される現在のアドレスが現在アドレスされたメモリセク
ターと関連する前記のメモリ位置のうちのアドレスされ
た１個内に記憶された欠陥のある行アドレスと一致する
かどうかを認識するために、前記のメモリ手段と関連す
るアドレス認識手段（５，６，７）とを具えていること
を特徴とする、区分化された電気的に消去及びプログラ
ムできる冗長を有する不揮発性メモリ装置。 - 【請求項２】 請求項１記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記の少なくとも１個のメモリ手段（CAM1
〜CAM4）がコンテントアドレッサブルメモリのバンクで
あることを特徴とする、区分化された電気的に消去及び
プログラムできる冗長を有する不揮発性メモリ装置。 - 【請求項３】 請求項２記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、関連するメモリセクター（S1〜S8）がアド
レスされた場合に、少なくとも１個のメモリ手段（CAM1
〜CAM4）の前記のメモリ位置のうちの１個を個別にアド
レスするための手段を具えていることを特徴とする、区
分化された電気的に消去及びプログラムできる冗長を有
する不揮発性メモリ装置。 - 【請求項４】 請求項３記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記のアドレス認識手段（５，６，７）
が、メモリ手段の前記のメモリ位置のうちのアドレスさ
れた１個内に記憶された欠陥のある行アドレスを読み取
るための感知手段（５）と、前記メモリ装置へ供給され
た現在のアドレスを前記のメモリ手段のアドレスされた
メモリ位置内に記憶された欠陥のある行アドレスと比較
するための前記の感知手段（５）により供給される比較
器手段（６）とを具えていることを特徴とする、区分化
された電気的に消去及びプログラムできる冗長を有する
不揮発性メモリ装置。 - 【請求項５】 請求項４記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記のアドレス認識手段（５，６，７）
が、メモリ手段のアドレスされたメモリ位置の内容が前
記メモリ装置へ供給された現在のアドレスと一致した場
合に、メモリ手段（CAM1〜CAM4）と関連するそれぞれの
冗長選択信号(RS0〜RS3)を活性化するための手段（７）
を具え、前記冗長選択信号がアドレスされたメモリセク
ター（S1〜S8）内の少なくとも１個の冗長行（RBL0〜RB
L3）の選択を制御することを特徴とする、区分化された
電気的に消去及びプログラムできる冗長を有する不揮発
性メモリ装置。 - 【請求項６】 請求項５記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、各メモリセクター（S1〜S8）が複数のそれ
ぞれの冗長行（RBL0〜RBL3）を具えていること、及び前
記の冗長制御回路（CAM1〜CAM4, ５〜７，12）が、各々
１個が各メモリセクター内のそれぞれの冗長行と関連す
るそれぞれ複数の前記のメモリ手段（CAM1〜CAM4）と各
々１個がそれぞれのメモリ手段と関連するそれぞれ複数
のアドレス認識手段（５，６，７）とを具えていること
を特徴とする、区分化された電気的に消去及びプログラ
ムできる冗長を有する不揮発性メモリ装置。 - 【請求項７】 請求項６記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記複数のメモリ手段の各メモリ手段（CA
M1〜CAM4）が、コンテントアドレッサブルメモリのバン
クであることを特徴とする、区分化された電気的に消去
及びプログラムできる冗長を有する不揮発性メモリ装
置。 - 【請求項８】 請求項７記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記の冗長制御回路が２個の冗長モードの
うちの一方を選択するための冗長モード選択手段を具
え、第１冗長モードは前記の複数のメモリ手段（CAM1〜
CAM4）の各々の全部のメモリ位置が対応するメモリセク
ター（S1〜S8）がアドレスされた場合に個別にアドレス
できることを許すので、各メモリ位置が前記のメモリ手
段の他のメモリ位置内に記憶された他のメモリセクター
に属する欠陥のある行のアドレスから独立して前記のメ
モリ位置に関連するメモリセクターに属する欠陥のある
行のアドレスを記憶でき、第２冗長モードは前記の複数
のメモリ手段の各々の唯一のメモリ位置がメモリセクタ
ー（S1〜S8）のいずれか一つの欠陥のある行のアドレス
を記憶するためにアドレスできることを許すことを特徴
とする、区分化された電気的に消去及びプログラムでき
る冗長を有する不揮発性メモリ装置。 - 【請求項９】 請求項８記載の区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置において、前記複数のメモリ手段（CAM1〜CAM4）の各
々の各メモリ位置が前記メモリ装置の行アドレス信号
（A0〜A7）の数と対応する多数のアドレスメモリ素子(A
B0〜AB7)を具えている複数のメモリ素子(AB0〜AB7, GB)
を具え、且つ別のメモリ素子（GB）が欠陥のある行が前
記のメモリ位置のアドレスメモリ素子(AB0〜AB7)内に記
憶されることを信号で知らせることを特徴とする、区分
化された電気的に消去及びプログラムできる冗長を有す
る不揮発性メモリ装置。 - 【請求項１０】 請求項９記載の区分化された電気的に
消去及びプログラムできる冗長を有する不揮発性メモリ
装置において、各々メモリ素子（AB0 〜AB7,GB)が相補
状態にプログラムされるのに適した２個のメモリセル
（10A, 10B）を具え、各メモリセル（10A, 10B）が、制
御入力端子（13A, 13B）、プログラム入力端子（14A, 1
4B）及び読取出力端子（15A, 15B）を有することを特徴
とする、区分化された電気的に消去及びプログラムでき
る冗長を有する不揮発性メモリ装置。 - 【請求項１１】 請求項１０記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、前記メモリセル(10A, 10B)の各々が、
少なくとも１個のプログラム浮遊ゲート酸化金属半導体
トランジスタ（M5) と複数の並列接続された読取浮遊ゲ
ート酸化金属半導体トランジスタ（M1〜M4）とを具え、
プログラムトランジスタ(M5)はメモリセル（10A, 10B）
の前記プログラム入力端子（14A, 14B）へ結合されたプ
ログラム入力端子と、読取トランジスタ（M1〜M4）の制
御入力端子と一緒に、メモリセル（10A, 10B）の制御入
力端子（13A, 13B）へ結合された制御入力端子とを有
し、読取トランジスタ（M1〜M4）はメモリセル（10A, 1
0B）の読取出力端子へ結合された読取出力端子を有し、
プログラムトランジスタ（M5) は読取トランジスタ（M1
〜M4）の浮遊ゲートへ電気的に接続さた浮遊ゲートを有
することを特徴とする、区分化された電気的に消去及び
プログラムできる冗長を有する不揮発性メモリ装置。 - 【請求項１２】 請求項１１記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、前記冗長制御回路がメモリ手段（CAM1
〜CAM4）の各メモリ位置のメモリ素子(AB0〜AB7, GB)の
メモリセル（10A, 10B）をプログラミングするためのプ
ログラム回路（17, 18A, 18B）を具えていることを特徴
とする、区分化された電気的に消去及びプログラムでき
る冗長を有する不揮発性メモリ装置。 - 【請求項１３】 請求項１２記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、前記プログラム回路 (17,18A, 18B)
が各メモリセル（10A, 10B）のプログラム入力端子を、
前記のメモリ素子(AB0〜AB7, GB)と関連する行アドレス
信号（A0〜A7）の論理状態に従って、プログラミング電
圧(VPG) へ選択的に結合するための手段（17, 18A, 18
B）を具えていることを特徴とする、区分化された電気
的に消去及びプログラムできる冗長を有する不揮発性メ
モリ装置。 - 【請求項１４】 請求項７記載の区分化された電気的に
消去及びプログラムできる冗長を有する不揮発性メモリ
装置において、現在アドレスされているメモリセクター
（S1〜S8）に属する１個の行(BL0〜BL255)を選択するた
めの、行選択手段（２，３，４）、及びアドレスされた
メモリセクター（S1〜S8）に属する欠陥のある行(BL0〜
BL255)の代わりに、現在アドレスされたメモリセクター
（S1〜S8）に属する１個の冗長行（RBL0〜RBL3）を選択
するための冗長行選択手段(2R,4R)を具え、前記の欠陥
のある行のアドレスは前記のメモリ手段（CAM1〜CAM4）
のアドレスされたメモリセクターに関連するメモリ位置
に記憶されていることを特徴とする、区分化された電気
的に消去及びプログラムできる冗長を有する不揮発性メ
モリ装置。 - 【請求項１５】 請求項１４記載の区分化された電気的
に消去及びプログラムができる冗長を有する不揮発性メ
モリ装置において、各メモリセクター（S1〜S8）内で前
記の行(BL0〜BL255)が全部のメモリセクター（S1〜S8）
に共通なそれぞれの第２レベル行（B1〜B64)へ結合され
た行の群に一緒に群分けされること、及び各メモリセク
ター（S1〜S8）内で冗長行（RBL0〜RBL3）が全部のメモ
リセクター（S1〜S8）に共通な第２レベル冗長行（RBi)
へ結合されることを特徴とする区分化された電気的に消
去及びプログラムできる冗長を有する不揮発性メモリ装
置。 - 【請求項１６】 請求項１５記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、前記の行選択手段が各群の行に対して
１個の行をそれぞれの第２レベル行（B1〜B64)へ選択的
に結合するために各メモリセクター（S1〜S8）に関連す
る第１レベル選択手段（２）と、第２レベル行（B1〜B6
4)の１個を選択するための全部のメモリセクター（S1〜
S8）に共通な第２レベル行選択手段（３，４）とを具え
ること、及び前記の冗長行選択手段（2R, 4R）が１個の
冗長行（RBL0〜RBL3）を第２レベル冗長行（RBi)へ選択
的に結合するために各メモリセクター（S1〜S8）に関連
する第１レベル冗長選択手段（2R）と、第２レベル行
（B1〜B64)の代わりに第２レベル冗長行（RBi)を選択す
るために全部のメモリセクター（S1〜S8）に共通な第２
レベル冗長選択手段（4R）とを具えていることを特徴と
する区分化された電気的に消去及びプログラムできる冗
長を有する不揮発性メモリ装置。 - 【請求項１７】 請求項１６記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、前記の冗長制御回路が前記の第１レベ
ル冗長選択手段（2R）、及び前記の第２レベル冗長選択
手段（4R）の活性化を制御し、且つ欠陥のある行がアド
レスされた場合には前記の第２レベル行選択手段（３，
４）の活性化を防止することを特徴とする区分化された
電気的に消去及びプログラムできる冗長を有する不揮発
性メモリ装置。 - 【請求項１８】 請求項１７記載の区分化された電気的
に消去及びプログラムできる冗長を有する不揮発性メモ
リ装置において、冗長制御回路が各メモリ手段（CAM1〜
CAM4）に関連する少なくとも１個の冗長選択信号(RS0〜
RS3)が活性化された場合に前記の第２レベル冗長選択手
段（4R）を活性化するための手段(12)を具え、前記の冗
長選択信号(RS0〜RS3)が第１レベル冗長選択手段（2R）
を活性化し、且つ活性化された場合に前記第２レベル行
選択手段（３，４）の活性化を防止することを特徴とす
る区分化された電気的に消去及びプログラムできる冗長
を有する不揮発性メモリ装置。 - 【請求項１９】 請求項１８記載の区分化された電気的
に消去及びプログラムができる冗長を有する不揮発性メ
モリ装置において、各メモリセクター（S1〜S8）内の前
記の行(BL0〜BL255)が、第１レベル相互接続層のストリ
ップにより物理的に形成され、且つ全部のメモリセクタ
ーに共通な前記の第２レベル行（B1〜B64)が、第２レベ
ル相互接続層のストリップにより物理的に形成されるこ
と、及び各メモリセクター内の前記の冗長行（RBL0〜RB
L3）が第１レベル相互接続層のストリップにより物理的
に形成され、且つ前記の第２レベル行（B1〜B64)と全部
のメモリセクターに共通な第２レベル冗長行（RBi)とが
第２レベル相互接続層のストリップにより物理的に形成
されることをを特徴とする区分化された電気的に消去及
びプログラムできる冗長を有する不揮発性メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96830144:0 | 1996-03-22 | ||
| EP96830144A EP0797145B1 (en) | 1996-03-22 | 1996-03-22 | Sectorized electrically erasable and programmable non-volatile memory device with redundancy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027499A true JPH1027499A (ja) | 1998-01-27 |
| JP3974680B2 JP3974680B2 (ja) | 2007-09-12 |
Family
ID=8225844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6617297A Expired - Lifetime JP3974680B2 (ja) | 1996-03-22 | 1997-03-19 | セクター化された電気的に消去及びプログラム可能な冗長性を有する不揮発性メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5854764A (ja) |
| EP (1) | EP0797145B1 (ja) |
| JP (1) | JP3974680B2 (ja) |
| DE (1) | DE69621770T2 (ja) |
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