JP3803477B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3803477B2 JP3803477B2 JP31608097A JP31608097A JP3803477B2 JP 3803477 B2 JP3803477 B2 JP 3803477B2 JP 31608097 A JP31608097 A JP 31608097A JP 31608097 A JP31608097 A JP 31608097A JP 3803477 B2 JP3803477 B2 JP 3803477B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- fuses
- fuse
- row
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 230000002950 deficient Effects 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 21
- 238000003491 array Methods 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 7
- 101150110298 INV1 gene Proteins 0.000 description 7
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、ＤＲＡＭにおいてアドレスフューズの並びが複数段で構成されたリダンダンシーに関するものである。
【０００２】
【従来の技術】
半導体装置の半導体基板（チップ）に組み込まれている半導体素子が微細化され、１チップの中に含まれる素子数が巨大化するにつれて、欠陥に対する対策の水準も向上するが、開発段階や量産の初期においては低い歩留まりが問題になっている。この問題を解決するために冗長回路（以下、リダンダンシー（ｒｅｄｕｎｄａｎｃｙ）又はリダンダンシー回路という）技術が提案され実用化されてきた。例えば、メモリ素子の製造工程中に作られる欠陥を救済するリダンダンシーにおいて、メモリセルの配列中に欠陥のロウ又はカラムが存在した場合に、スペアのロウラインやカラムラインを各々何本か用意しておき、欠陥部分に相当するアドレス信号が入力されたときに、スペアのロウラインやカラムラインを選択するように回路を構成することで欠陥を含みながらも良品として扱うことができる。このリダンダンシーによってチップ面積は若干増大するが歩留まりが大幅に向上する。
【０００３】
プログラムされた特定の入力アドレス時においてリダンダンシー用スペアエレメントを活性化するためにスペアエレメントのそれぞれに対し、図９に示されるリダンダンシーコントロール回路６が存在する。リダンダンシーコントロール回路６は、スペアエレメントを選択するために必要なアドレス数分のフューズラッチ回路（図１０参照）からなるフューズラッチ回路群４と比較回路５（図１２参照）から構成されている。
【０００４】
フューズラッチ回路は、図１０に示されるように、フューズラッチイニシャライズ信号Ａがゲートに入力されるＰＭＯＳトランジスタＴｒ１、ソース／ドレインの一方がトランジスタＴｒ１のソース／ドレインの一方に接続され、他方がアドレスフューズ３に接続され、フューズラッチイニシャライズ信号Ｂがゲートに入力されるＮＭＯＳトランジスタＴｒ２と、入力側がトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され、ＮＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されるトランスミッションゲートＴｒ３と、ＮＭＯＳトランジスタのゲートがトランスミッションゲートＴｒ３のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の入力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されたトランスミッションゲートＴｒ４と、入力側がトランスミッションゲートＴｒ４のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の出力側に接続され、出力側がインバータＩＮＶ１の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ２とから構成されている。トランスミッションゲートＴｒ３にはアドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力される。トランスミッションゲートＴｒ４にはアドレスｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補信号）を表わす。以下、同じである。）が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【０００５】
比較回路５は、図１２に示されるように、入力側のＮＡＮＤ回路とこれに直列接続された出力側のＮＯＴ回路から構成されている。フューズラッチ回路群４を構成するフューズラッチ回路にはアドレスバス（アドレス線）からローカル配線を介して相補的なアドレス信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、このためにはアドレスバス自体が相補的な信号であってもローカルに相補信号を生成しても構わない。フューズラッチ回路は、パワーオン時、図１１のようなフューズラッチイニシャライズ信号Ａ、Ｂによってイニシャライズされる。アドレスが遷移すると、フューズの状態に応じてＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。そして、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又はロウ）になるようなアドレスが入力した場合にリダンダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発生されてリダンダンシーエレメントを活性化する。
リダンダンシーエレメント（スペアエレメント）のそれぞれに、複数のアドレスに対応した複数のアドレスフューズからなるフューズセットが存在する。したがって、リダンダンシーエレメントを増やそうとするとアドレスフューズの総数は増えて一列のフューズ並びには収まりきれなくなり、図８のようにアドレスフューズ３を、例えば、２段のアドレスフューズの並び１、１′に配置しなければならなくなる。図において、アドレスバス（アドレス線）は、複数段のアドレスフューズの並び１、１′の間に配線されている。
【０００６】
多数のアドレスフューズを２段の並びのどちらかに配置する際、従来の方法では図１３のように、あるスペアエレメントに属する複数のアドレスに対応した複数のアドレスフューズからなるフューズセットを一まとまりとして、そのフューズセットをどちらかのフューズの並びに振り分けていた（ｇｒｏｕｐｅｄ ｆｕｓｅ ｓｅｔｓ）。図において、１段目のアドレスフューズの並び１には、あるスペアエレメントに属するフューズセット２（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）があり、２段目のアドレスフューズの並び１′には、別のスペアエレメントに属するフューズセット２′（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）が配置されている。つまり、ある特定のアドレスに対応する複数のアドレスフューズは、２列のフューズの並びのどちらにも存在していた。
【０００７】
【発明が解決しようとする課題】
したがって従来の方法では、アドレス線とフューズラッチ回路を接続するアドレスローカル配線において、図１４のようにあるアドレス線ＡＤＤ〈ｎ〉から２段のリダンダンシーコントロール回路６のフューズラッチ回路へのアドレスローカル配線がレイアウトし難い場合には、２段のアドレスフューズの並び１、１′それぞれに対し１つずつ２本のアドレス線（相補的なアドレス信号の場合合計４本）を準備していた。１段目のアドレスフューズの並び１でも２段目のアドレスフューズの並び１′でもそれぞれＡ０、Ａ１、Ａ２、・・・、Ａｎ（図では６本を表示する）からなるアドレス線ＡＤＤ〈ｎ〉が配線されている。つまり、ひとつのアドレスに対し２本のアドレス線が存在することになり、チップ全体に占めるアドレス線の領域が大きくなりチップ面積の増加に繋がった。また、アドレス線を駆動する際の消費電流も大きくなるし、アドレス線の容量が増加するためアドレスドライバのサイズを大きくしないとアドレス線の遷移するスピードが遅くなりひいてはリダンダンシー選択のスピードが遅くなるという問題があった。
【０００８】
また、図１５に示すように１本のアドレス線ＡＤＤ〈ｎ〉からのアドレスローカル配線が可能な場合がある。１段目のアドレスフューズの並び１と２段目のアドレスフューズの並び１′との間にＡ０、Ａ１、Ａ２、・・・、Ａｎ（図では６本を表示する）からなるアドレス線ＡＤＤ〈ｎ〉が配線され、双方のアドレスフューズの並び１、１′にそれぞれアドレスローカル配線を介してリダンダンシーコントロール回路６のフューズラッチ回路に接続されている。つまり、この場合、アドレスローカル配線を２方向に伸ばさなければならず、全体としてのローカル配線の長さが長くなりアドレスバスの寄生容量は大きくなり、アドレスバスを駆動する際の消費電流が大きくなる。したがって、アドレスドライバのサイズを大きくしないと、アドレス線の遷移するスピードが遅くなりひいてはリダンダンシー選択のスピードが遅くなるという問題があった。
本発明は、このような事情によりなされたものであり、チップ面積の増加を抑え、消費電流を減らし、アドレス線遷移のスピード、リダンダンシー選択のスピードを速くする半導体メモリを提供する。
【０００９】
【課題を解決するための手段】
本発明は、リダンダンシー用スペアエレメントを増やすためにアドレスフューズの並びを複数段にした場合において、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくともひとつを複数段のどれかひとつのフューズの並びに配置することを特徴とする。また、そのアドレスフューズ群に対応するアドレス線の数をアドレスフューズの並びの段数よりも少なくし、そのアドレス線の１つを対応するアドレスフューズ群を含む隣接する２段のアドレスフューズの並びの段の中心よりも対応するアドレスフューズ群寄りに配置することを特徴とする。
複数のアドレス信号からなるアドレスバスのうち、少なくとも１つを２段のアドレスフューズの並びに対して唯１つだけ準備すれば良いので、アドレス線の占める面積を抑え、その特定アドレスに対するアドレス線の容量が抑えられる。またローカル配線が一方向にのみ伸び、かつローカル配線長を短くすることができるので、ローカル配線の寄生容量が抑えられる。
【００１０】
すなわち、本発明の半導体メモリ装置は、複数のメモリセルが行列状に配列されているメモリセルアレイと、アドレス信号に基づいて複数のワード線からその一部を選択するロウデコーダと、アドレス信号に基づいて複数のビット線からその一部を選択するカラムデコーダと、前記ワード線又はビット線に接続された不良メモリセルを置き換える複数のスペアエレメントと、前記複数のスペアエレメントに対応して複数存在する、前記不良メモリセルを前記スペアエレメントに置き換える情報をプログラムする複数のアドレスフューズと、前記アドレスフューズにプログラムされた情報との比較に用いられる、アドレス信号を伝えるアドレス線とを備え、所定の前記スペアエレメントに対応する、不良メモリセルをスペアエレメントに置き換える情報をプログラムする複数のアドレスフューズが配置された、複数段のアドレスフューズの並びにおいて、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つは、前記複数段のどれか１つのアドレスフューズの並びの段に配置されていることを特徴とする。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の数が、前記複数段のアドレスフューズの並びの段の数よりも少ないようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの間に、他のアドレス線と共に配置する際の、その複数のアドレス線内での配置位置が、前記複数段のどれか１つのアドレスフューズの並びの段寄りであるようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段の中心よりも前記複数段のどれか１つのアドレスフューズの並びの段寄りに配置するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群内のアドレスフューズ少なくとも２個を隣り合わせに配置するようにしても良い。前記アドレスヒューズの並びの段の内少なくとも１つをロウデコーダ又はカラムデコーダに近接して配置し、近接配置されたアドレスヒューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の１つは、前記アドレスフューズ間に隙間を作ったアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの段の間に配置され、このアドレス線がロウデコーダ、カラムデコーダもしくはセカンドセンスアンプに用いられるアドレス線として共用されるようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレス信号が複数あり、その内少なくとも２つをプリデコード回路に入力し、そのプリデコード回路の出力信号が伝わる配線を前記間隙に通すようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段には、ロウスペアエレメントに用いられるアドレスフューズと、カラムスペアエレメントに用いられるアドレスフューズの両方が含まれているようにしても良い。前記ロウスペアエレメント及びカラムスペアエレメントにおいて、対応するアドレス線をマルチプレクスして使用することにより共用するようにしても良い。複数のロウスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、あるアドレスに対応する少なくとも２個を隣り合わせに配置し、且つ複数のカラムスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、その同一アドレスに対応する少なくとも２個を隣り合わせに配置するようにしても良い。前記アドレスフューズの並びの段の内少なくとも１つがカラムデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、カラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、一方のロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置し、前記アドレスフューズの並びの段の内少なくとも１つがロウデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、ロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、他方のカラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群が複数ある場合、それらアドレスフューズ群に対応するアドレスの複数のアドレス線において、容量の大きなアドレス線が、容量の小さなアドレス線よりも、対応するアドレスフューズ群が配置されたアドレスフューズの並びの段寄りに配置されるようにしても良い。
【００１１】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１及び図２は、ＤＲＡＭなどの半導体メモリ装置の複数段のアドレスフューズの並びとアドレスローカル配線（以下、ローカル配線という）を介してフューズラッチ回路と接続されたアドレス線の配置を示すブロック図である。この実施例では、アドレスフューズの並びの複数断として２段を例示している。本発明ではアドレスフューズの並びは２段に限らず、３段、４段、・・・と多段で構成されていても良い。また、アドレス線ＡＤＤ〈０〜ｎ〉は、６本（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）で例示している。さらに、この実施例では、ローカル配線は、半導体チップ上において、第１層目のアルミニウムなどの金属配線層から形成され、アドレス線は、第２層目のアルミニウムなどの金属配線層から形成されている。アドレス線は、また、ローカル配線を介してフューズラッチ回路群４及び比較回路５から構成される（図９参照）リダンダンシーコントロール回路６に接続される。リダンダンシーコントロール回路６は、対応するアドレスフューズが配置されているアドレスフューズの並びの段に近接して配置されている。
【００１２】
このようにＤＲＡＭにおいて、リダンダンシー用スペアエレメントを増やす目的でアドレスフューズの並びを図８の場合と同様に２段にした場合、同一アドレスＡＤＤ〈ｉ〉に対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つを２段のどちらかのフューズの並びの一方に配置する。そして、この同一アドレスＡＤＤ〈ｉ〉は、対応する複数のアドレスフューズが配置されているアドレスフューズの並びの段に近接してアドレス線が配置されるように構成されている。
アドレスＡＤＤ〈ｉ〜ｎ〉に対応する複数のアドレスフューズからなる複数のアドレスフューズ群は、１段目のアドレスフューズの並び１に配置される。そして、対応するアドレス線（Ａｉ〜Ａｎ）は、２段のアドレスフューズの並び１、１′の間隙の中心（２列の中心線）よりもアドレスフューズの並び１寄りに配置されている。アドレスＡＤＤ〈０〜ｉ−１〉のそれぞれに対応する複数のアドレスフューズからなる複数のアドレスフューズ群は、２段目のアドレスフューズの並び１′に配置される。そして、対応するアドレス線（Ａ０〜Ａｉ−１）は、２段のアドレスフューズの並び１、１′の間隙の中心（２列の中心線）よりもアドレスフューズの並び１′寄りに配置されている。つまり、下段（２段目）のアドレスフューズの並び１′にはＡＤＤ〈ｎ〉に対応するアドレスフューズＡｎは存在しない。このように構成することによりそのアドレスフューズ群に対応するアドレス線からのローカル配線は、２段のどちらかの一方向に伸ばせば良いので、そのアドレス線を対応するアドレスフューズ群が存在するアドレスフューズの並びに近く、つまりそのアドレス線を２段のアドレスフューズの並びの中心よりも対応するアドレスフューズ群寄りに唯１つだけ配置することが容易にできる。
【００１３】
このように本発明では、複数のアドレス信号からなるアドレスバスのうち、少なくとも１つを２段のアドレスフューズの並びに対して唯１つだけ準備すれば良いので（図１４の従来例では２つのアドレスバスを用いる）、アドレス線の占める面積を抑え、その特定アドレスに対するアドレス線の容量を抑えられる。さらに、アドレス線を対応するアドレスフューズ群の含まれるアドレスフューズの並びの段近くに走らせられるので、アドレス線からフューズラッチ回路へのローカル配線が一方向にのみ伸び、かつローカル配線の長さを短くすることができるので、ローカル配線の寄生容量が抑えられる。また、ローカル配線のレイアウトが容易となる利点もある。ローカル配線の寄生容量が抑えられれば、それが繋がるアドレス線の総容量も小さくなり、アドレス線を駆動する際の消費電流が小さくなり、アドレス線の遷移するスピードが速くなり、ひいてはリダンダンシー選択のスピードが速くなる。
【００１４】
以上のように、対応するアドレスフューズ群が複数段のアドレスフューズの並びのどちらか１つに配置される構成は、そのようなアドレス数が増えれば増える程、その効果が大きくなることは明らかである。また、そのようなアドレス信号をレイアウトする際、配線容量（ゲート容量も含む）の大きなアドレス線をフューズラッチ回路に近い側に走らせることでローカル配線長を短くすることが出来るのでアドレス線同士の容量ばらつきを最小化できる。アドレス間の容量差が少なければ、同じ大きさ（駆動能力）のアドレスドライバを用いることができるし、アドレス間のスキューも最少化できる。
図２は、２段のアドレスフューズの並びのどちらか一方に振り分けられたアドレスフューズ群の中の各々のアドレスフューズの配置方法を示している。同一のアドレスに対応するアドレスフューズ群内のアドレスフューズＡｎの少なくとも２個を隣り合わせに配置することで、アドレス線からフューズラッチ回路へのローカル配線の本数を減らすことができる。その結果、ローカル配線に起因するアドレス線の容量増加を抑えることができる。
【００１５】
次に、図３及び図４を参照して第２の実施例を説明する。
図３は、半導体メモリ装置（ＤＲＡＭ）のブロック図、図４は、リダンダンシー部分を含む図３の半導体メモリ装置の一部を拡大したブロック図である。半導体メモリ装置の主要部は、メモリセル部７、ロウデコーダ及びカラムデコーダを備えている。メモリセルが行列状に配列されたメモリセルアレイと不良のメモリセルを救済する（身代わりになる）スペアエレメント（リダンダンシーエレメント）が形成配置されている。メモリセルアレイから所定のメモリセルを選択するには、アドレス信号に基づいてロウデコーダ及びカラムデコーダがワード線及びビット線を選択し、これにより所定のメモリセルのデータが選択される。図１や図２などに示されるアドレスフューズの並び、それに附随するリダンダンシーコントロール回路及びアドレス線は、リダンダンシー部を構成している。このリダンダンシー部は、半導体チップの任意の位置に配置させることがでが、第２の実施例では、ロウデコーダもしくはカラムデコーダに近接して形成されている。すなわち、リダンダンシー部の２段のアドレスフューズの並び（Ａ）は、ロウデコーダに隣接して配置される。また、アドレスフューズの並び（Ｂ）は、カラムデコーダ又は２ｎｄセンスアンプに隣接する位置に配置される。
【００１６】
半導体チップに形成されたアドレスフューズの並びは、適宜アドレスフューズ間に隙間を形成することができるので、その隙間に配線を通すことがでる。
この実施例では２段のアドレスフューズの並びのうち、少なくともロウデコーダやカラムデコーダに面する側のアドレスフューズの並びに隙間を形成し、そこに配線を通すことができるので、本発明における対応するアドレスフューズ群が２段のアドレスフューズの並びのどちらか一方に配置されている１本のアドレス線（アドレス線が相補的な信号の場合は一組２本）は、Ａの側に配置されている場合にはロウデコーダ用のアドレス線として、Ｂの側に配置されている場合にはカラムデコーダ、セカンドセンスアンプ用のアドレス線として共用することができる。
このように構成することによりリダンダンシー用の１本とは別にロウデコーダ、カラムデコーダ用のアドレス線をそれぞれ設ける必要がなくなるので、その分アドレス線の占有面積を減らすことができる。さらに、アドレス線の総容量が減るので消費電流も減らすことが可能となる。
【００１７】
また、図４に示すようにアドレス線が複数ある場合において、その内少なくとも二つのアドレスに関して、アドレス線からのローカル配線を直接アドレスフューズの並びの隙間を通しロウデコーダやカラムデコーダで使うのではなく、そのアドレスをプリデコードした信号をアドレスフューズの並び１の隙間を通し、ロウデコーダやカラムデコーダでその信号を使う。つまり、そのアドレスのプリデコード回路は、２段のアドレスフューズの並び１、１′の間であって、且つアドレスフューズの並び１、１′の隙間の近く、すなわち、隣接するフューズラッチ回路等のリダンダンシーコントロール回路間に配置する。その結果、アドレス線からプリデコード回路へのローカル配線長を短くできるのでアドレス線の寄生容量をさらに最少化できる。
【００１８】
次に、図５及び図６を参照して第３の実施例を説明する。
図５は、ＤＲＡＭなどの半導体メモリ装置の複数段のアドレスフューズの並びとローカル配線を介してアドレスフューズラッチ回路と接続されたアドレス線の配置を示すブロック図、図６は、リダンダンシー部分を含む半導体メモリ装置の一部を拡大したブロック図である。
図５では、あるアドレスに対応するロウスペアエレメントに対応するリダンダンシー（ロウリダンダンシー）及びカラムスペアエレメントに対応するリダンダンシー（カラムリダンダンシー）用の両方の複数のアドレスフューズが図３に示す半導体メモリ装置と同様にロウデコーダもしくはカラムデコーダに隣接して２段のアドレスフューズの並び（Ａ又はＢ）として配置される。１段目のアドレスフューズの並び１には、ロウリダンダンシー用アドレスフューズ（ＡＲ０、ＡＲ１、ＡＲ２）及びカラムリダンダンシー用アドレスフューズ（ＡＣ０、ＡＣ１、ＡＣ２）が混在している。それぞれ対応するフューズラッチ回路を有し、ローカル配線を介して対応するアドレス線（Ａ０、Ａ１、Ａ２）に接続されている。２段目のアドレスフューズの並び１′には、ロウリダンダンシー用アドレスフューズ（ＡＲ３、ＡＲ４、ＡＲ５）及びカラムリダンダンシー用アドレスフューズ（ＡＣ３、ＡＣ４、ＡＣ５）が混在している。それぞれ対応するフューズラッチ回路を有し、ローカル配線を介して対応するアドレス線（Ａ３、Ａ４、Ａ５）に接続されている。
【００１９】
ここでもそのアドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくともひとつが２段のアドレスフューズの並びのどちらか一方に配置されている。したがって、上述のようにそのアドレスに対応するロウ及びカラムアドレスフューズの両方が２段のどちらか一方に配置される。こうすることで、その対応するアドレス線を２段のアドレスフューズの並びに対して唯１つだけ走らせる上述の効果に加え、ロウ及びカラムリダンダンシーの両方でマルチプレクスしたアドレス線を共有できるのでチップ全体に占めるアドレス線の面積を減らすことができる。その結果、アドレス線を駆動する為の消費電流も小さくすることができる。このようなロウ及びカラムリダンダンシーで共有されるアドレス線の数が増えれば増える程、その効果が大きくなる。
また、更にロウ及びカラムリダンダンシーの両方で共有したアドレス線を２段のアドレスフューズの並びの少なくとも一方のアドレスフューズの並びに隙間を作り、図３のＡ側もしくはＢ側に配置されているかに応じて、ロウデコーダもしくはカラムデコーダ用のアドレス線として更に共有すればその効果は更に大きくなる。
【００２０】
次に、図６は、図５において示された２段のアドレスフューズの並びのどちらか一方に振り分けられ、あるアドレスに対応するロウ及びカラムリダンダンシー用の複数のアドレスフューズの配置方法を示している。そのアドレスに対応する複数のロウリダンダンシー用アドレスフューズＡＲｉの少なくとも２個を隣り合わせに配置し、かつそのアドレスに対応する複数のカラムリダンダンシー用アドレスフューズＡＣｉの少なくとも２個を隣り合わせに配置する。
そして、これらアドレスフューズが、図３のＢ（２段のカラムデコーダ側のアドレスフューズの並び１、１′）に配置されている場合には、隣り合わせに配置されたカラムリダンダンシー用アドレスフューズを、もう一方の隣り合わせに配置されたロウリダンダンシー用アドレスフューズよりも、アドレスフューズの並び１のアドレスフューズの隙間近くに配置する。カラムリダンダンシーコントロール回路６の出力（例えばリダンダンシーイネーブル信号）はカラムデコーダや２ｎｄセンスアンプで必要となるので、アドレスフューズの隙間を走ってカラムデコーダ（又は２ｎｄセンスアンプ）に入力されることになるが、カラムリダンダンシー用のアドレスフューズをアドレスフューズの隙間近くに配置すればその配線長を短くできるので配線の寄生容量を小さくできる。その結果、リダンダンシー選択のスピードを速くすることができる。
【００２１】
また、アドレスフューズが図３のＡ側に配置されている場合には、隣り合わせに配置されたロウリダンダンシー用アドレスフューズ（ＡＲｉ）を、もう一方の隣り合わせに配置されたカラムリダンダンシー用アドレスフューズ（ＡＣｉ）よりも、アドレスフューズの並び１のアドレスフューズの隙間近くに配置することで同様な効果が得られる。
次に、図７を参照してアドレスフューズの並びとこの並びに近接させるアドレス線の配置について説明する。図は、２段のアドレスフューズの並びとアドレス線との配置関係を説明するブロック図である。
本発明は、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つを複数段のどれか１つのアドレスフューズの並びに配置することを特徴とし、また、そのアドレスフューズ群に対応するアドレス線の数をアドレスフューズの並びの段数よりも少なくし、そのアドレス線の１つを対応するアドレスフューズ群を含むアドレスフューズの並びに隣接して配置することを特徴としている。
【００２２】
第１の例では２段のアドレスフューズの並び１、１′は、リダンダンシーコントロール回路が配置できるように間隔をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の下に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の上に、これに近接して配置される。すなわちこれらアドレス配線は、いずれもアドレスフューズの並び１、１′の間の隙間に直接対向して配置されている（図７（ｃ））。第２の例では２段のアドレスフューズの並び１、１′は、隙間をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）はアドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の上に、これに近接して配置される（図７（ｄ））。第３の例では２段のアドレスフューズの並びを半導体メモリ装置に形成する場合、このアドレスフューズの並び１、１′を実質的に接触させている。
【００２３】
そして、１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の下に、これに近接して配置される（図７（ａ））。第４の例では２段のアドレスフューズの並び１、１′は、間隔をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の下に、これに近接して配置される。即ち、これらアドレス配線は、いずれもアドレスフューズの並び１、１′の間の隙間外に配置されている（図７（ｂ））。
【００２４】
本発明は、以上の実施例に限らず種々の応用例が含まれることは勿論である。例えば、対応するアドレスフューズ群が複数段のどれか１つのアドレスフューズの並びに配置されたアドレスが複数あり、それらアドレスフューズ群が同一のフューズの並びに配置された場合、対応するフューズラッチ回路に入力するその複数のアドレス線に関し、配線容量（ゲート容量も含む）の大きなアドレス線をフューズラッチ回路に近い側に走らせるようにすることは本発明に含まれる。
【００２５】
【発明の効果】
本発明は、以上の構成により、ローカル配線の寄生容量が抑えられそれに繋がるアドレス線の総容量も小さくなり、アドレス線を駆動する際の消費電流が小さく、アドレス線の遷移するスピードが速く、リダンダンシー選択のスピードが速くなる。さらに、チップ面積の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図２】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図３】本発明の半導体メモリ装置のブロック図。
【図４】本発明の半導体メモリ装置のアドレスフューズの並びとプリデコード回路との位置関係を説明するブロック図。
【図５】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図６】本発明の半導体メモリ装置のカラムデコーダ／２ｎｄセンスアンプと、アドレスフューズの並びと、リダンダンシーコントロール回路との位置関係を説明するブロック図。
【図７】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図８】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図９】従来の半導体メモリ装置のアドレスバスとリダンダンシーコントロール回路との位置関係を説明するブロック図。
【図１０】従来の半導体メモリ装置のフューズラッチ回路関係を説明するブロック図。
【図１１】従来の半導体メモリ装置のフューズラッチ回路に入力されるイニシャライズ信号の波形図。
【図１２】従来の半導体メモリ装置の比較回路を示す回路配線図。
【図１３】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図１４】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図１５】従来の半導体メモリ装置のアドレスバスとアドレス配線との位置を説明するブロック図。
【符号の説明】
１、１′・・・アドレスフューズの並び、
２、２′・・・フューズセット、 ３・・・アドレスフューズ、
４・・・フューズラッチ回路群、 ５・・・比較回路、
６・・・リダンダンシーコントロール回路、 ７・・・メモリセル部。
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、ＤＲＡＭにおいてアドレスフューズの並びが複数段で構成されたリダンダンシーに関するものである。
【０００２】
【従来の技術】
半導体装置の半導体基板（チップ）に組み込まれている半導体素子が微細化され、１チップの中に含まれる素子数が巨大化するにつれて、欠陥に対する対策の水準も向上するが、開発段階や量産の初期においては低い歩留まりが問題になっている。この問題を解決するために冗長回路（以下、リダンダンシー（ｒｅｄｕｎｄａｎｃｙ）又はリダンダンシー回路という）技術が提案され実用化されてきた。例えば、メモリ素子の製造工程中に作られる欠陥を救済するリダンダンシーにおいて、メモリセルの配列中に欠陥のロウ又はカラムが存在した場合に、スペアのロウラインやカラムラインを各々何本か用意しておき、欠陥部分に相当するアドレス信号が入力されたときに、スペアのロウラインやカラムラインを選択するように回路を構成することで欠陥を含みながらも良品として扱うことができる。このリダンダンシーによってチップ面積は若干増大するが歩留まりが大幅に向上する。
【０００３】
プログラムされた特定の入力アドレス時においてリダンダンシー用スペアエレメントを活性化するためにスペアエレメントのそれぞれに対し、図９に示されるリダンダンシーコントロール回路６が存在する。リダンダンシーコントロール回路６は、スペアエレメントを選択するために必要なアドレス数分のフューズラッチ回路（図１０参照）からなるフューズラッチ回路群４と比較回路５（図１２参照）から構成されている。
【０００４】
フューズラッチ回路は、図１０に示されるように、フューズラッチイニシャライズ信号Ａがゲートに入力されるＰＭＯＳトランジスタＴｒ１、ソース／ドレインの一方がトランジスタＴｒ１のソース／ドレインの一方に接続され、他方がアドレスフューズ３に接続され、フューズラッチイニシャライズ信号Ｂがゲートに入力されるＮＭＯＳトランジスタＴｒ２と、入力側がトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され、ＮＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されるトランスミッションゲートＴｒ３と、ＮＭＯＳトランジスタのゲートがトランスミッションゲートＴｒ３のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の入力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されたトランスミッションゲートＴｒ４と、入力側がトランスミッションゲートＴｒ４のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の出力側に接続され、出力側がインバータＩＮＶ１の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ２とから構成されている。トランスミッションゲートＴｒ３にはアドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力される。トランスミッションゲートＴｒ４にはアドレスｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補信号）を表わす。以下、同じである。）が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【０００５】
比較回路５は、図１２に示されるように、入力側のＮＡＮＤ回路とこれに直列接続された出力側のＮＯＴ回路から構成されている。フューズラッチ回路群４を構成するフューズラッチ回路にはアドレスバス（アドレス線）からローカル配線を介して相補的なアドレス信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、このためにはアドレスバス自体が相補的な信号であってもローカルに相補信号を生成しても構わない。フューズラッチ回路は、パワーオン時、図１１のようなフューズラッチイニシャライズ信号Ａ、Ｂによってイニシャライズされる。アドレスが遷移すると、フューズの状態に応じてＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。そして、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又はロウ）になるようなアドレスが入力した場合にリダンダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発生されてリダンダンシーエレメントを活性化する。
リダンダンシーエレメント（スペアエレメント）のそれぞれに、複数のアドレスに対応した複数のアドレスフューズからなるフューズセットが存在する。したがって、リダンダンシーエレメントを増やそうとするとアドレスフューズの総数は増えて一列のフューズ並びには収まりきれなくなり、図８のようにアドレスフューズ３を、例えば、２段のアドレスフューズの並び１、１′に配置しなければならなくなる。図において、アドレスバス（アドレス線）は、複数段のアドレスフューズの並び１、１′の間に配線されている。
【０００６】
多数のアドレスフューズを２段の並びのどちらかに配置する際、従来の方法では図１３のように、あるスペアエレメントに属する複数のアドレスに対応した複数のアドレスフューズからなるフューズセットを一まとまりとして、そのフューズセットをどちらかのフューズの並びに振り分けていた（ｇｒｏｕｐｅｄ ｆｕｓｅ ｓｅｔｓ）。図において、１段目のアドレスフューズの並び１には、あるスペアエレメントに属するフューズセット２（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）があり、２段目のアドレスフューズの並び１′には、別のスペアエレメントに属するフューズセット２′（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）が配置されている。つまり、ある特定のアドレスに対応する複数のアドレスフューズは、２列のフューズの並びのどちらにも存在していた。
【０００７】
【発明が解決しようとする課題】
したがって従来の方法では、アドレス線とフューズラッチ回路を接続するアドレスローカル配線において、図１４のようにあるアドレス線ＡＤＤ〈ｎ〉から２段のリダンダンシーコントロール回路６のフューズラッチ回路へのアドレスローカル配線がレイアウトし難い場合には、２段のアドレスフューズの並び１、１′それぞれに対し１つずつ２本のアドレス線（相補的なアドレス信号の場合合計４本）を準備していた。１段目のアドレスフューズの並び１でも２段目のアドレスフューズの並び１′でもそれぞれＡ０、Ａ１、Ａ２、・・・、Ａｎ（図では６本を表示する）からなるアドレス線ＡＤＤ〈ｎ〉が配線されている。つまり、ひとつのアドレスに対し２本のアドレス線が存在することになり、チップ全体に占めるアドレス線の領域が大きくなりチップ面積の増加に繋がった。また、アドレス線を駆動する際の消費電流も大きくなるし、アドレス線の容量が増加するためアドレスドライバのサイズを大きくしないとアドレス線の遷移するスピードが遅くなりひいてはリダンダンシー選択のスピードが遅くなるという問題があった。
【０００８】
また、図１５に示すように１本のアドレス線ＡＤＤ〈ｎ〉からのアドレスローカル配線が可能な場合がある。１段目のアドレスフューズの並び１と２段目のアドレスフューズの並び１′との間にＡ０、Ａ１、Ａ２、・・・、Ａｎ（図では６本を表示する）からなるアドレス線ＡＤＤ〈ｎ〉が配線され、双方のアドレスフューズの並び１、１′にそれぞれアドレスローカル配線を介してリダンダンシーコントロール回路６のフューズラッチ回路に接続されている。つまり、この場合、アドレスローカル配線を２方向に伸ばさなければならず、全体としてのローカル配線の長さが長くなりアドレスバスの寄生容量は大きくなり、アドレスバスを駆動する際の消費電流が大きくなる。したがって、アドレスドライバのサイズを大きくしないと、アドレス線の遷移するスピードが遅くなりひいてはリダンダンシー選択のスピードが遅くなるという問題があった。
本発明は、このような事情によりなされたものであり、チップ面積の増加を抑え、消費電流を減らし、アドレス線遷移のスピード、リダンダンシー選択のスピードを速くする半導体メモリを提供する。
【０００９】
【課題を解決するための手段】
本発明は、リダンダンシー用スペアエレメントを増やすためにアドレスフューズの並びを複数段にした場合において、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくともひとつを複数段のどれかひとつのフューズの並びに配置することを特徴とする。また、そのアドレスフューズ群に対応するアドレス線の数をアドレスフューズの並びの段数よりも少なくし、そのアドレス線の１つを対応するアドレスフューズ群を含む隣接する２段のアドレスフューズの並びの段の中心よりも対応するアドレスフューズ群寄りに配置することを特徴とする。
複数のアドレス信号からなるアドレスバスのうち、少なくとも１つを２段のアドレスフューズの並びに対して唯１つだけ準備すれば良いので、アドレス線の占める面積を抑え、その特定アドレスに対するアドレス線の容量が抑えられる。またローカル配線が一方向にのみ伸び、かつローカル配線長を短くすることができるので、ローカル配線の寄生容量が抑えられる。
【００１０】
すなわち、本発明の半導体メモリ装置は、複数のメモリセルが行列状に配列されているメモリセルアレイと、アドレス信号に基づいて複数のワード線からその一部を選択するロウデコーダと、アドレス信号に基づいて複数のビット線からその一部を選択するカラムデコーダと、前記ワード線又はビット線に接続された不良メモリセルを置き換える複数のスペアエレメントと、前記複数のスペアエレメントに対応して複数存在する、前記不良メモリセルを前記スペアエレメントに置き換える情報をプログラムする複数のアドレスフューズと、前記アドレスフューズにプログラムされた情報との比較に用いられる、アドレス信号を伝えるアドレス線とを備え、所定の前記スペアエレメントに対応する、不良メモリセルをスペアエレメントに置き換える情報をプログラムする複数のアドレスフューズが配置された、複数段のアドレスフューズの並びにおいて、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つは、前記複数段のどれか１つのアドレスフューズの並びの段に配置されていることを特徴とする。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の数が、前記複数段のアドレスフューズの並びの段の数よりも少ないようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの間に、他のアドレス線と共に配置する際の、その複数のアドレス線内での配置位置が、前記複数段のどれか１つのアドレスフューズの並びの段寄りであるようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段の中心よりも前記複数段のどれか１つのアドレスフューズの並びの段寄りに配置するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群内のアドレスフューズ少なくとも２個を隣り合わせに配置するようにしても良い。前記アドレスヒューズの並びの段の内少なくとも１つをロウデコーダ又はカラムデコーダに近接して配置し、近接配置されたアドレスヒューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の１つは、前記アドレスフューズ間に隙間を作ったアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの段の間に配置され、このアドレス線がロウデコーダ、カラムデコーダもしくはセカンドセンスアンプに用いられるアドレス線として共用されるようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレス信号が複数あり、その内少なくとも２つをプリデコード回路に入力し、そのプリデコード回路の出力信号が伝わる配線を前記間隙に通すようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段には、ロウスペアエレメントに用いられるアドレスフューズと、カラムスペアエレメントに用いられるアドレスフューズの両方が含まれているようにしても良い。前記ロウスペアエレメント及びカラムスペアエレメントにおいて、対応するアドレス線をマルチプレクスして使用することにより共用するようにしても良い。複数のロウスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、あるアドレスに対応する少なくとも２個を隣り合わせに配置し、且つ複数のカラムスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、その同一アドレスに対応する少なくとも２個を隣り合わせに配置するようにしても良い。前記アドレスフューズの並びの段の内少なくとも１つがカラムデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、カラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、一方のロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置し、前記アドレスフューズの並びの段の内少なくとも１つがロウデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、ロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、他方のカラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置するようにしても良い。前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群が複数ある場合、それらアドレスフューズ群に対応するアドレスの複数のアドレス線において、容量の大きなアドレス線が、容量の小さなアドレス線よりも、対応するアドレスフューズ群が配置されたアドレスフューズの並びの段寄りに配置されるようにしても良い。
【００１１】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１及び図２は、ＤＲＡＭなどの半導体メモリ装置の複数段のアドレスフューズの並びとアドレスローカル配線（以下、ローカル配線という）を介してフューズラッチ回路と接続されたアドレス線の配置を示すブロック図である。この実施例では、アドレスフューズの並びの複数断として２段を例示している。本発明ではアドレスフューズの並びは２段に限らず、３段、４段、・・・と多段で構成されていても良い。また、アドレス線ＡＤＤ〈０〜ｎ〉は、６本（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）で例示している。さらに、この実施例では、ローカル配線は、半導体チップ上において、第１層目のアルミニウムなどの金属配線層から形成され、アドレス線は、第２層目のアルミニウムなどの金属配線層から形成されている。アドレス線は、また、ローカル配線を介してフューズラッチ回路群４及び比較回路５から構成される（図９参照）リダンダンシーコントロール回路６に接続される。リダンダンシーコントロール回路６は、対応するアドレスフューズが配置されているアドレスフューズの並びの段に近接して配置されている。
【００１２】
このようにＤＲＡＭにおいて、リダンダンシー用スペアエレメントを増やす目的でアドレスフューズの並びを図８の場合と同様に２段にした場合、同一アドレスＡＤＤ〈ｉ〉に対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つを２段のどちらかのフューズの並びの一方に配置する。そして、この同一アドレスＡＤＤ〈ｉ〉は、対応する複数のアドレスフューズが配置されているアドレスフューズの並びの段に近接してアドレス線が配置されるように構成されている。
アドレスＡＤＤ〈ｉ〜ｎ〉に対応する複数のアドレスフューズからなる複数のアドレスフューズ群は、１段目のアドレスフューズの並び１に配置される。そして、対応するアドレス線（Ａｉ〜Ａｎ）は、２段のアドレスフューズの並び１、１′の間隙の中心（２列の中心線）よりもアドレスフューズの並び１寄りに配置されている。アドレスＡＤＤ〈０〜ｉ−１〉のそれぞれに対応する複数のアドレスフューズからなる複数のアドレスフューズ群は、２段目のアドレスフューズの並び１′に配置される。そして、対応するアドレス線（Ａ０〜Ａｉ−１）は、２段のアドレスフューズの並び１、１′の間隙の中心（２列の中心線）よりもアドレスフューズの並び１′寄りに配置されている。つまり、下段（２段目）のアドレスフューズの並び１′にはＡＤＤ〈ｎ〉に対応するアドレスフューズＡｎは存在しない。このように構成することによりそのアドレスフューズ群に対応するアドレス線からのローカル配線は、２段のどちらかの一方向に伸ばせば良いので、そのアドレス線を対応するアドレスフューズ群が存在するアドレスフューズの並びに近く、つまりそのアドレス線を２段のアドレスフューズの並びの中心よりも対応するアドレスフューズ群寄りに唯１つだけ配置することが容易にできる。
【００１３】
このように本発明では、複数のアドレス信号からなるアドレスバスのうち、少なくとも１つを２段のアドレスフューズの並びに対して唯１つだけ準備すれば良いので（図１４の従来例では２つのアドレスバスを用いる）、アドレス線の占める面積を抑え、その特定アドレスに対するアドレス線の容量を抑えられる。さらに、アドレス線を対応するアドレスフューズ群の含まれるアドレスフューズの並びの段近くに走らせられるので、アドレス線からフューズラッチ回路へのローカル配線が一方向にのみ伸び、かつローカル配線の長さを短くすることができるので、ローカル配線の寄生容量が抑えられる。また、ローカル配線のレイアウトが容易となる利点もある。ローカル配線の寄生容量が抑えられれば、それが繋がるアドレス線の総容量も小さくなり、アドレス線を駆動する際の消費電流が小さくなり、アドレス線の遷移するスピードが速くなり、ひいてはリダンダンシー選択のスピードが速くなる。
【００１４】
以上のように、対応するアドレスフューズ群が複数段のアドレスフューズの並びのどちらか１つに配置される構成は、そのようなアドレス数が増えれば増える程、その効果が大きくなることは明らかである。また、そのようなアドレス信号をレイアウトする際、配線容量（ゲート容量も含む）の大きなアドレス線をフューズラッチ回路に近い側に走らせることでローカル配線長を短くすることが出来るのでアドレス線同士の容量ばらつきを最小化できる。アドレス間の容量差が少なければ、同じ大きさ（駆動能力）のアドレスドライバを用いることができるし、アドレス間のスキューも最少化できる。
図２は、２段のアドレスフューズの並びのどちらか一方に振り分けられたアドレスフューズ群の中の各々のアドレスフューズの配置方法を示している。同一のアドレスに対応するアドレスフューズ群内のアドレスフューズＡｎの少なくとも２個を隣り合わせに配置することで、アドレス線からフューズラッチ回路へのローカル配線の本数を減らすことができる。その結果、ローカル配線に起因するアドレス線の容量増加を抑えることができる。
【００１５】
次に、図３及び図４を参照して第２の実施例を説明する。
図３は、半導体メモリ装置（ＤＲＡＭ）のブロック図、図４は、リダンダンシー部分を含む図３の半導体メモリ装置の一部を拡大したブロック図である。半導体メモリ装置の主要部は、メモリセル部７、ロウデコーダ及びカラムデコーダを備えている。メモリセルが行列状に配列されたメモリセルアレイと不良のメモリセルを救済する（身代わりになる）スペアエレメント（リダンダンシーエレメント）が形成配置されている。メモリセルアレイから所定のメモリセルを選択するには、アドレス信号に基づいてロウデコーダ及びカラムデコーダがワード線及びビット線を選択し、これにより所定のメモリセルのデータが選択される。図１や図２などに示されるアドレスフューズの並び、それに附随するリダンダンシーコントロール回路及びアドレス線は、リダンダンシー部を構成している。このリダンダンシー部は、半導体チップの任意の位置に配置させることがでが、第２の実施例では、ロウデコーダもしくはカラムデコーダに近接して形成されている。すなわち、リダンダンシー部の２段のアドレスフューズの並び（Ａ）は、ロウデコーダに隣接して配置される。また、アドレスフューズの並び（Ｂ）は、カラムデコーダ又は２ｎｄセンスアンプに隣接する位置に配置される。
【００１６】
半導体チップに形成されたアドレスフューズの並びは、適宜アドレスフューズ間に隙間を形成することができるので、その隙間に配線を通すことがでる。
この実施例では２段のアドレスフューズの並びのうち、少なくともロウデコーダやカラムデコーダに面する側のアドレスフューズの並びに隙間を形成し、そこに配線を通すことができるので、本発明における対応するアドレスフューズ群が２段のアドレスフューズの並びのどちらか一方に配置されている１本のアドレス線（アドレス線が相補的な信号の場合は一組２本）は、Ａの側に配置されている場合にはロウデコーダ用のアドレス線として、Ｂの側に配置されている場合にはカラムデコーダ、セカンドセンスアンプ用のアドレス線として共用することができる。
このように構成することによりリダンダンシー用の１本とは別にロウデコーダ、カラムデコーダ用のアドレス線をそれぞれ設ける必要がなくなるので、その分アドレス線の占有面積を減らすことができる。さらに、アドレス線の総容量が減るので消費電流も減らすことが可能となる。
【００１７】
また、図４に示すようにアドレス線が複数ある場合において、その内少なくとも二つのアドレスに関して、アドレス線からのローカル配線を直接アドレスフューズの並びの隙間を通しロウデコーダやカラムデコーダで使うのではなく、そのアドレスをプリデコードした信号をアドレスフューズの並び１の隙間を通し、ロウデコーダやカラムデコーダでその信号を使う。つまり、そのアドレスのプリデコード回路は、２段のアドレスフューズの並び１、１′の間であって、且つアドレスフューズの並び１、１′の隙間の近く、すなわち、隣接するフューズラッチ回路等のリダンダンシーコントロール回路間に配置する。その結果、アドレス線からプリデコード回路へのローカル配線長を短くできるのでアドレス線の寄生容量をさらに最少化できる。
【００１８】
次に、図５及び図６を参照して第３の実施例を説明する。
図５は、ＤＲＡＭなどの半導体メモリ装置の複数段のアドレスフューズの並びとローカル配線を介してアドレスフューズラッチ回路と接続されたアドレス線の配置を示すブロック図、図６は、リダンダンシー部分を含む半導体メモリ装置の一部を拡大したブロック図である。
図５では、あるアドレスに対応するロウスペアエレメントに対応するリダンダンシー（ロウリダンダンシー）及びカラムスペアエレメントに対応するリダンダンシー（カラムリダンダンシー）用の両方の複数のアドレスフューズが図３に示す半導体メモリ装置と同様にロウデコーダもしくはカラムデコーダに隣接して２段のアドレスフューズの並び（Ａ又はＢ）として配置される。１段目のアドレスフューズの並び１には、ロウリダンダンシー用アドレスフューズ（ＡＲ０、ＡＲ１、ＡＲ２）及びカラムリダンダンシー用アドレスフューズ（ＡＣ０、ＡＣ１、ＡＣ２）が混在している。それぞれ対応するフューズラッチ回路を有し、ローカル配線を介して対応するアドレス線（Ａ０、Ａ１、Ａ２）に接続されている。２段目のアドレスフューズの並び１′には、ロウリダンダンシー用アドレスフューズ（ＡＲ３、ＡＲ４、ＡＲ５）及びカラムリダンダンシー用アドレスフューズ（ＡＣ３、ＡＣ４、ＡＣ５）が混在している。それぞれ対応するフューズラッチ回路を有し、ローカル配線を介して対応するアドレス線（Ａ３、Ａ４、Ａ５）に接続されている。
【００１９】
ここでもそのアドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくともひとつが２段のアドレスフューズの並びのどちらか一方に配置されている。したがって、上述のようにそのアドレスに対応するロウ及びカラムアドレスフューズの両方が２段のどちらか一方に配置される。こうすることで、その対応するアドレス線を２段のアドレスフューズの並びに対して唯１つだけ走らせる上述の効果に加え、ロウ及びカラムリダンダンシーの両方でマルチプレクスしたアドレス線を共有できるのでチップ全体に占めるアドレス線の面積を減らすことができる。その結果、アドレス線を駆動する為の消費電流も小さくすることができる。このようなロウ及びカラムリダンダンシーで共有されるアドレス線の数が増えれば増える程、その効果が大きくなる。
また、更にロウ及びカラムリダンダンシーの両方で共有したアドレス線を２段のアドレスフューズの並びの少なくとも一方のアドレスフューズの並びに隙間を作り、図３のＡ側もしくはＢ側に配置されているかに応じて、ロウデコーダもしくはカラムデコーダ用のアドレス線として更に共有すればその効果は更に大きくなる。
【００２０】
次に、図６は、図５において示された２段のアドレスフューズの並びのどちらか一方に振り分けられ、あるアドレスに対応するロウ及びカラムリダンダンシー用の複数のアドレスフューズの配置方法を示している。そのアドレスに対応する複数のロウリダンダンシー用アドレスフューズＡＲｉの少なくとも２個を隣り合わせに配置し、かつそのアドレスに対応する複数のカラムリダンダンシー用アドレスフューズＡＣｉの少なくとも２個を隣り合わせに配置する。
そして、これらアドレスフューズが、図３のＢ（２段のカラムデコーダ側のアドレスフューズの並び１、１′）に配置されている場合には、隣り合わせに配置されたカラムリダンダンシー用アドレスフューズを、もう一方の隣り合わせに配置されたロウリダンダンシー用アドレスフューズよりも、アドレスフューズの並び１のアドレスフューズの隙間近くに配置する。カラムリダンダンシーコントロール回路６の出力（例えばリダンダンシーイネーブル信号）はカラムデコーダや２ｎｄセンスアンプで必要となるので、アドレスフューズの隙間を走ってカラムデコーダ（又は２ｎｄセンスアンプ）に入力されることになるが、カラムリダンダンシー用のアドレスフューズをアドレスフューズの隙間近くに配置すればその配線長を短くできるので配線の寄生容量を小さくできる。その結果、リダンダンシー選択のスピードを速くすることができる。
【００２１】
また、アドレスフューズが図３のＡ側に配置されている場合には、隣り合わせに配置されたロウリダンダンシー用アドレスフューズ（ＡＲｉ）を、もう一方の隣り合わせに配置されたカラムリダンダンシー用アドレスフューズ（ＡＣｉ）よりも、アドレスフューズの並び１のアドレスフューズの隙間近くに配置することで同様な効果が得られる。
次に、図７を参照してアドレスフューズの並びとこの並びに近接させるアドレス線の配置について説明する。図は、２段のアドレスフューズの並びとアドレス線との配置関係を説明するブロック図である。
本発明は、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つを複数段のどれか１つのアドレスフューズの並びに配置することを特徴とし、また、そのアドレスフューズ群に対応するアドレス線の数をアドレスフューズの並びの段数よりも少なくし、そのアドレス線の１つを対応するアドレスフューズ群を含むアドレスフューズの並びに隣接して配置することを特徴としている。
【００２２】
第１の例では２段のアドレスフューズの並び１、１′は、リダンダンシーコントロール回路が配置できるように間隔をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の下に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の上に、これに近接して配置される。すなわちこれらアドレス配線は、いずれもアドレスフューズの並び１、１′の間の隙間に直接対向して配置されている（図７（ｃ））。第２の例では２段のアドレスフューズの並び１、１′は、隙間をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）はアドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の上に、これに近接して配置される（図７（ｄ））。第３の例では２段のアドレスフューズの並びを半導体メモリ装置に形成する場合、このアドレスフューズの並び１、１′を実質的に接触させている。
【００２３】
そして、１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の下に、これに近接して配置される（図７（ａ））。第４の例では２段のアドレスフューズの並び１、１′は、間隔をあけて対向している。１段目のアドレスフューズの並び１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレスフューズの並び１の上に、これに近接して配置される。２段目のアドレスフューズの並び１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び１′の下に、これに近接して配置される。即ち、これらアドレス配線は、いずれもアドレスフューズの並び１、１′の間の隙間外に配置されている（図７（ｂ））。
【００２４】
本発明は、以上の実施例に限らず種々の応用例が含まれることは勿論である。例えば、対応するアドレスフューズ群が複数段のどれか１つのアドレスフューズの並びに配置されたアドレスが複数あり、それらアドレスフューズ群が同一のフューズの並びに配置された場合、対応するフューズラッチ回路に入力するその複数のアドレス線に関し、配線容量（ゲート容量も含む）の大きなアドレス線をフューズラッチ回路に近い側に走らせるようにすることは本発明に含まれる。
【００２５】
【発明の効果】
本発明は、以上の構成により、ローカル配線の寄生容量が抑えられそれに繋がるアドレス線の総容量も小さくなり、アドレス線を駆動する際の消費電流が小さく、アドレス線の遷移するスピードが速く、リダンダンシー選択のスピードが速くなる。さらに、チップ面積の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図２】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図３】本発明の半導体メモリ装置のブロック図。
【図４】本発明の半導体メモリ装置のアドレスフューズの並びとプリデコード回路との位置関係を説明するブロック図。
【図５】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図６】本発明の半導体メモリ装置のカラムデコーダ／２ｎｄセンスアンプと、アドレスフューズの並びと、リダンダンシーコントロール回路との位置関係を説明するブロック図。
【図７】本発明の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図８】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図９】従来の半導体メモリ装置のアドレスバスとリダンダンシーコントロール回路との位置関係を説明するブロック図。
【図１０】従来の半導体メモリ装置のフューズラッチ回路関係を説明するブロック図。
【図１１】従来の半導体メモリ装置のフューズラッチ回路に入力されるイニシャライズ信号の波形図。
【図１２】従来の半導体メモリ装置の比較回路を示す回路配線図。
【図１３】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図１４】従来の半導体メモリ装置のアドレスフューズの並びとアドレス配線との位置関係を説明するブロック図。
【図１５】従来の半導体メモリ装置のアドレスバスとアドレス配線との位置を説明するブロック図。
【符号の説明】
１、１′・・・アドレスフューズの並び、
２、２′・・・フューズセット、 ３・・・アドレスフューズ、
４・・・フューズラッチ回路群、 ５・・・比較回路、
６・・・リダンダンシーコントロール回路、 ７・・・メモリセル部。
Claims (13)
- 複数のメモリセルが行列状に配列されているメモリセルアレイと、
アドレス信号に基づいて複数のワード線からその一部を選択するロウデコーダと、
アドレス信号に基づいて複数のビット線からその一部を選択するカラムデコーダと、
前記ワード線又はビット線に接続された不良メモリセルを置き換える複数のスペアエレメントと、
前記複数のスペアエレメントに対応して複数存在する、前記不良メモリセルを前記スペアエレメントに置き換える情報をプログラムする複数のアドレスフューズと、
前記アドレスフューズにプログラムされた情報との比較に用いられる、アドレス信号を伝えるアドレス線とを備え、
所定の前記スペアエレメントに対応し、不良メモリセルをスペアエレメントに置き換える情報をプログラムする複数のアドレスフューズが配置された複数段のアドレスフューズの並びにおいて、同一アドレスに対応する複数のアドレスフューズからなるアドレスフューズ群の少なくとも１つは、前記複数段のどれか１つのアドレスフューズの並びの段に配置されていることを特徴とする半導体メモリ装置。 - 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の数が、前記複数段のアドレスフューズの並びの段の数よりも少ないことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの間に、他のアドレス線と共に配置する際の、その複数のアドレス線内での配置位置が、前記複数段のどれか１つのアドレスフューズの並びの段寄りであることを特徴とする請求項２に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線を、前記複数段のどれか１つのアドレスフューズの並びの段を含む隣接する２段の中心よりも前記複数段のどれか１つのアドレスフューズの並びの段寄りに配置することを特徴とする請求項２又は請求項３に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群内のアドレスフューズ少なくとも２個を隣り合わせに配置することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体メモリ装置。
- 前記アドレスヒューズの並びの段の内少なくとも１つをロウデコーダ又はカラムデコーダに近接して配置し、近接配置されたアドレスヒューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレスのアドレス線の１つは、前記アドレスフューズ間に隙間を作ったアドレスフューズの並びの段を含む隣接する２段のアドレスフューズの並びの段の間に配置され、このアドレス線がロウデコーダ、カラムデコーダもしくはセカンドセンスアンプに用いられるアドレス線として共用されることを特徴とする請求項６に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群に対応するアドレス信号が複数あり、その内少なくとも２つをプリデコード回路に入力し、そのプリデコード回路の出力信号が伝わる配線を前記間隙に通すことを特徴とする請求項７に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段には、ロウスペアエレメントに用いられるアドレスフューズと、カラムスペアエレメントに用いられるアドレスフューズの両方が含まれていることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体メモリ装置。
- 前記ロウスペアエレメント及びカラムスペアエレメントにおいて、対応するアドレス線をマルチプレクスして使用することにより共用することを特徴とする請求項９に記載の半導体メモリ装置。
- 複数のロウスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、あるアドレスに対応する少なくとも２個を隣り合わせに配置し、且つ複数のカラムスペアエレメントに対応するリダンダンシー用のアドレスフューズの内、その同一アドレスに対応する少なくとも２個を隣り合わせに配置することを特徴とする請求項９又は請求項１０に記載の半導体メモリ装置。
- 前記アドレスフューズの並びの段の内少なくとも１つがカラムデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、カラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、一方のロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置し、前記アドレスフューズの並びの段の内少なくとも１つがロウデコーダに近接して配置されている場合には、近接配置されたアドレスフューズの並びの段の所定のアドレスフューズ間に配線を配置するための間隙を形成し、ロウスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズを、他方のカラムスペアエレメントに対応する前記隣り合わせに配置されたリダンダンシー用のアドレスフューズよりも、フューズの間隙近くに配置したことを特徴とする請求項１１に記載の半導体メモリ装置。
- 前記複数段のどれか１つのアドレスフューズの並びの段に配置されているアドレスフューズ群が複数ある場合、それらアドレスフューズ群に対応するアドレスの複数のアドレス線において、容量の大きなアドレス線が、容量の小さなアドレス線よりも、対応するアドレスフューズ群が配置されたアドレスフューズの並びの段寄りに配置されることを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31608097A JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
| TW087117884A TW393766B (en) | 1997-10-31 | 1998-10-28 | Semiconductor memory |
| US09/181,977 US5991211A (en) | 1997-10-31 | 1998-10-29 | Semiconductor memory device with redundancy control circuits |
| KR1019980046597A KR100280165B1 (ko) | 1997-10-31 | 1998-10-31 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31608097A JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135754A JPH11135754A (ja) | 1999-05-21 |
| JP3803477B2 true JP3803477B2 (ja) | 2006-08-02 |
Family
ID=18073038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31608097A Expired - Fee Related JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5991211A (ja) |
| JP (1) | JP3803477B2 (ja) |
| KR (1) | KR100280165B1 (ja) |
| TW (1) | TW393766B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077322A (ja) | 1999-09-02 | 2001-03-23 | Toshiba Corp | 半導体集積回路装置 |
| JP4600792B2 (ja) * | 2000-07-13 | 2010-12-15 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2002208294A (ja) * | 2001-01-12 | 2002-07-26 | Toshiba Corp | リダンダンシーシステムを有する半導体記憶装置 |
| US6469949B1 (en) * | 2001-05-11 | 2002-10-22 | International Business Machines Corp. | Fuse latch array system for an embedded DRAM having a micro-cell architecture |
| US6542418B2 (en) * | 2001-06-26 | 2003-04-01 | International Business Machines Corporation | Redundant memory array having dual-use repair elements |
| TW511097B (en) * | 2001-06-27 | 2002-11-21 | Taiwan Semiconductor Mfg | Memory module structure having adaptable redundancy circuit |
| KR100799130B1 (ko) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
| WO2004095471A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
| US8116865B2 (en) | 2007-12-13 | 2012-02-14 | Cardiac Pacemarkers, Inc. | Defibrillation shock output circuit |
| US7692975B2 (en) | 2008-05-09 | 2010-04-06 | Micron Technology, Inc. | System and method for mitigating reverse bias leakage |
| US8433404B2 (en) | 2009-05-19 | 2013-04-30 | Cardiac Pacemakers, Inc. | Integrated high voltage output circuit |
| KR20160042221A (ko) * | 2014-10-07 | 2016-04-19 | 에스케이하이닉스 주식회사 | 리페어 회로 및 이를 이용한 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798974A (en) * | 1996-05-15 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device realizing high speed access and low power consumption with redundant circuit |
-
1997
- 1997-10-31 JP JP31608097A patent/JP3803477B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-28 TW TW087117884A patent/TW393766B/zh not_active IP Right Cessation
- 1998-10-29 US US09/181,977 patent/US5991211A/en not_active Expired - Fee Related
- 1998-10-31 KR KR1019980046597A patent/KR100280165B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037561A (ko) | 1999-05-25 |
| KR100280165B1 (ko) | 2001-02-01 |
| US5991211A (en) | 1999-11-23 |
| TW393766B (en) | 2000-06-11 |
| JPH11135754A (ja) | 1999-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6834016B2 (en) | Semiconductor memory device having redundancy system | |
| US5327380A (en) | Method and apparatus for inhibiting a predecoder when selecting a redundant row line | |
| KR100380917B1 (ko) | 가상 채널 동기 다이나믹 랜덤 액세스 메모리 | |
| JP3803477B2 (ja) | 半導体メモリ装置 | |
| US4554646A (en) | Semiconductor memory device | |
| US20020118584A1 (en) | Semiconductor memory device | |
| KR100400049B1 (ko) | 행 선택신호에 의해 구동되는 워드 라인 및 이와 평행하게배치되는 열 선택신호 라인을 포함하는 반도체 메모리 장치 | |
| JP3688443B2 (ja) | 半導体記憶装置 | |
| KR100280166B1 (ko) | 반도체 기억장치 | |
| JPH09306199A (ja) | 冗長ヒューズ箱及びその配置方法 | |
| JP2001110196A (ja) | 半導体メモリ装置 | |
| KR100446458B1 (ko) | 반도체기억장치 | |
| USRE33280E (en) | Semiconductor memory device | |
| JP3815717B2 (ja) | 半導体集積回路 | |
| KR0183725B1 (ko) | 수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치 | |
| EP0788109B1 (en) | Semiconductor integrated circuit having improved wiring in input terminal | |
| JP5131816B2 (ja) | 半導体記憶装置 | |
| JP3926517B2 (ja) | リダンダンシーシステムを搭載した半導体記憶装置 | |
| JPH1050092A (ja) | 半導体記憶装置の欠陥救済回路 | |
| JP2002246483A (ja) | 半導体記憶装置 | |
| KR0172352B1 (ko) | 반도체 메모리 장치의 컬럼 리던던시 제어회로 | |
| JP2774929B2 (ja) | 連想メモリのレイアウト構造 | |
| JPH11177059A (ja) | 半導体メモリ装置 | |
| JP4714133B2 (ja) | リダンダンシーシステムを搭載した半導体記憶装置 | |
| JPH08227583A (ja) | 半導体メモリ装置の列駆動配線構造及び列駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040921 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |