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JP2001077322A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP2001077322A
JP2001077322A JP24917999A JP24917999A JP2001077322A JP 2001077322 A JP2001077322 A JP 2001077322A JP 24917999 A JP24917999 A JP 24917999A JP 24917999 A JP24917999 A JP 24917999A JP 2001077322 A JP2001077322 A JP 2001077322A
Authority
JP
Japan
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fuse
layout
semiconductor integrated
fuse latch
latch circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24917999A
Other languages
English (en)
Inventor
Daisuke Kato
大輔 加藤
Yoji Watanabe
陽二 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP24917999A priority Critical patent/JP2001077322A/ja
Priority to US09/652,158 priority patent/US6272061B1/en
Priority to TW089117781A priority patent/TW523752B/zh
Priority to KR10-2000-0051517A priority patent/KR100411700B1/ko
Publication of JP2001077322A publication Critical patent/JP2001077322A/ja
Priority to US09/886,490 priority patent/US6373772B2/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 ヒューズラッチ回路のレイアウト上の制約を
除去し、ヒューズラッチ回路の面積の増大を抑制できる
半導体集積回路装置を提供すること。 【解決手段】 ヒューズ(FUSE)がレイアウトされる第１
のレイアウト部３が、第１の繰り返しピッチＰ１で繰り
返して配置されているヒューズエリア１と、ヒューズラ
ッチ回路(FUSE LAT.)がレイアウトされる第２のレイア
ウト部４が、第１の繰り返しピッチＰ１よりも小さい第
２の繰り返しピッチＰ２で繰り返して配置されているヒ
ューズラッチ回路エリア４と、ヒューズラッチ回路エリ
ア４内に設けられ、かつ第１の繰り返しピッチＰ１と第
２の繰り返しピッチＰ２との差により生じたスペースに
配置されたローカルアドレス信号線５がレイアウトされ
る第３のレイアウト部６とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のヒューズ及びヒューズラッチ回路に係わり、特にそれ
らのレイアウトに関する。
【０００２】
【従来の技術】図１６に、従来のヒューズ及びヒューズ
ラッチ回路のレイアウトを示す。図１６には、半導体メ
モリのリダンダンシ回路に使用されるヒューズ及びヒュ
ーズラッチ回路の例が示されている。
【０００３】図１６に示すように、従来から、ヒューズ
（FUSE）と、このヒューズに一対一に対応するヒューズ
ラッチ回路（FUSE LAT.）とはそれぞれ、チップ内に設
定され、かつ互いに隣接したヒューズエリア１０１及び
ヒューズラッチ回路エリア１０２に配置されている。
【０００４】ヒューズ及びヒューズラッチ回路には、そ
れぞれ基本パターン１０３、１０４がある。ヒューズエ
リア１０１及びヒューズラッチ回路エリア１０２には、
これら基本パターン１０３、１０４を所定数繰り返すこ
とで、所定数のヒューズ及びヒューズラッチ回路が、チ
ップ内にレイアウトされる。
【０００５】従来のヒューズラッチ回路の基本パターン
１０４の繰り返しピッチＰ２は、ヒューズの基本パター
ン１０３の繰り返しピッチＰ１に等しかった。繰り返し
ピッチＰ２を、繰り返しピッチＰ１に等しくすること
で、ヒューズと、このヒューズに一対一に対応するヒュ
ーズラッチ回路との接続が容易になるためである。
【０００６】ところで、ヒューズラッチ回路エリア１０
２内には、複数のヒューズラッチ回路それぞれで、各々
繰り返すことが可能な基本パターン１０４と、繰り返す
ことが不可能なパターンとが存在する。
【０００７】たとえば図１６に示したリダンダンシ回路
に使用されるヒューズラッチ回路の場合、繰り返すこと
が可能な基本パターン１０４は、ヒューズラッチ回路の
パターンのうち、複数のアドレスに対して共通なパター
ンであり、繰り返すことが不可能なパターンは、ローカ
ルアドレス信号線１０５のパターンである。ローカルア
ドレス信号線１０５は、たとえば基本パターン１０４の
繰り返し方向に配置されたグローバルアドレス信号線を
ヒューズラッチ回路に接続するものである。
【０００８】入力されるアドレスは、ヒューズラッチ回
路によって異なる。このため、ローカルアドレス信号線
１０５のパターンは、複数のアドレスに対して共通なパ
ターンとはレイアウト的に異なる階層にレイアウトされ
る。ここで述べる階層とは、物理的な“上”や“下”の
ことではない。たとえば半導体メモリでは、同じレイア
ウトを複数配置する。このため、あるレイアウトブロッ
ク（セル）内に、別のレイアウトブロックが配置される
ことが多い。このような構造を、レイアウトにおける
“階層”と呼ぶ。
【０００９】ローカルアドレス信号線１０５は、ヒュー
ズラッチ回路の基本パターン１０４とは異なる階層であ
り、かつ基本パターン１０４が存在する場所に一つ一つ
レイアウトされる。
【００１０】しかし、このようなレイアウトでは、ロー
カルアドレス信号線１０５の数が多くなってしまう。こ
のため、グローバルアドレス信号線を含めたアドレス信
号線全体の寄生容量が増え、アドレス信号の伝搬遅延が
顕著になる事情がある。
【００１１】そこで、図１７に示すように、同じアドレ
スに対応する複数のヒューズラッチ回路を隣り合わせに
配置し、ローカルアドレス信号線１０５を複数のヒュー
ズラッチ回路で共通として、ローカルアドレス信号線１
０５の数を削減し、アドレス信号線全体の寄生容量を低
減させた半導体記憶装置もある（特開平１１−１３５７
５４号）。
【００１２】
【発明が解決しようとする課題】しかし、いずれにせ
よ、ローカルアドレス信号線１０５は、ヒューズラッチ
回路の基本パターン１０４とは異なるレイアウト階層、
かつ基本パターン１０４が存在する場所にレイアウトさ
れる。このため、ヒューズラッチ回路の基本パターン１
０４には、予めローカルアドレス信号線１０５を配置す
るためのスペース（あるいは領域）１０６を設けておく
必要がある。このスペース（あるいは領域）１０６に
は、ローカルアドレス信号線１０５と同一の配線層の配
線は通すことができないので、レイアウト上の制約とな
る。
【００１３】このようなレイアウト上の制約は、レイア
ウトの自由度に制限を与え、ヒューズラッチ回路の面積
の縮小を阻害し、ひいては無用な面積の増大につながっ
てしまう。
【００１４】また、従来では、ヒューズラッチ回路エリ
ア１０２に、ヒューズラッチ回路の基本パターン１０４
が繰り返して隙間なくレイアウトされていることから、
必ずしもピッチＰ２で繰り返す必要がないパターンが繰
り返されてしまう事情がある。必ずしも繰り返す必要が
ないパターンは、たとえばヒューズラッチ回路が形成さ
れる半導体基板、あるいはウェルへのウェルコンタクト
である。
【００１５】このように必ずしもピッチＰ２で繰り返す
必要がないパターンが、必要以上に繰り返されているこ
とからも、ヒューズラッチ回路の面積の縮小が阻害さ
れ、面積増大を招く。
【００１６】この発明は、上記事情に鑑みて為されたも
ので、その主要な目的は、ヒューズラッチ回路のレイア
ウト上の制約を除去し、ヒューズラッチ回路の面積の増
大を抑制できる半導体集積回路装置を提供することにあ
る。
【００１７】また、他の目的は、ヒューズの基本パター
ンの繰り返しピッチが、ヒューズブロウマシンの最小位
置決め繰り返しピッチ未満まで縮小された場合において
も、ブロウミスの発生を抑制できる半導体集積回路装置
を提供することにある。
【００１８】
【課題を解決するための手段】上記主要な目的を達成す
るために、この発明に係る半導体集積回路装置の第１の
態様は、ヒューズがレイアウトされる第１のレイアウト
部が、第１の繰り返しピッチで繰り返して配置されてい
るヒューズエリアと、前記ヒューズに対応するヒューズ
ラッチ回路がレイアウトされる第２のレイアウト部が、
前記第１の繰り返しピッチよりも小さい第２の繰り返し
ピッチで繰り返して配置されているヒューズラッチ回路
エリアとを具備する。そして、前記ヒューズラッチ回路
エリア内に設けられ、かつ前記第１の繰り返しピッチと
前記第２の繰り返しピッチとの差により生じたスペース
に配置された、前記ヒューズラッチ回路それぞれで繰り
返しが不可能、あるいは繰り返す必要がないパターンの
少なくとも一つがレイアウトされる第３のレイアウト部
を、さらに具備することを特徴としている。
【００１９】上記構成を有する半導体集積回路装置であ
ると、ヒューズラッチ回路それぞれで繰り返しが不可
能、あるいは繰り返す必要がないパターンの少なくとも
いずれか一方が、ヒューズに対応するヒューズラッチ回
路がレイアウトされる第２のレイアウト部とは異なる第
３のレイアウト部にレイアウトされる。これにより、第
２のレイアウト部におけるレイアウト上の制約が除去さ
れ、あるいは繰り返す必要がないパターンが必要以上に
繰り返されることは無くなり、ヒューズラッチ回路の面
積の増大を抑制することが可能になる。
【００２０】また、上記主要な目的を達成するために、
この発明に係る半導体集積回路装置の第２の態様は、ヒ
ューズがレイアウトされる第１のレイアウト部が、第１
の繰り返しピッチで繰り返して配置されているヒューズ
エリアと、前記ヒューズのうち、ｎ個のヒューズに対応
するｎ個のヒューズラッチ回路がレイアウトされる第２
のレイアウト部が、前記第１の繰り返しピッチよりも大
きい第２の繰り返しピッチで繰り返して配置されている
ヒューズラッチ回路エリアと（ただし、ｎ＞１）を具備
することを特徴としている。
【００２１】上記構成を有する半導体集積回路装置であ
ると、第２のレイアウト部に、ヒューズのうち、ｎ個の
ヒューズに対応するｎ個のヒューズラッチ回路をレイア
ウトする。これにより、ヒューズラッチ回路それぞれで
繰り返しが不可能、あるいは繰り返す必要がないパター
ンは、ｎ個のヒューズラッチ回路に対して必要なだけ設
けるだけで済むようになる。よって、ヒューズラッチ回
路それぞれで繰り返しが不可能、あるいは繰り返す必要
がないパターンが、ヒューズラッチ回路の一つ一つに繰
り返し存在していた従来に比べて、第２のレイアウト部
におけるレイアウト上の制約が減り、ヒューズラッチ回
路の面積の増大を抑制することが可能になる。
【００２２】また、上記他の目的を達成するために、こ
の発明に係る半導体集積回路装置は、ヒューズがレイア
ウトされる第１のレイアウト部が、不規則な繰り返しピ
ッチで配置されているヒューズエリアを具備することを
特徴としている。
【００２３】上記構成を有する半導体集積回路装置であ
ると、ヒューズがレイアウトされる第１のレイアウト部
を、不規則な繰り返しピッチで配置するので、たとえば
規則的な繰り返しピッチで配置すると、ヒューズブロウ
マシンの最小位置決め繰り返しピッチからずれてしまう
場合に、ブロウミスの発生を少なくすることが可能とな
る。
【００２４】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２５】［第１の実施形態］図１は、この発明の第
１の実施形態に係る半導体集積回路装置のレイアウトを
示すレイアウト図である。図１には、半導体メモリのリ
ダンダンシ回路に使用されるヒューズ及びヒューズラッ
チ回路の例が示されている。
【００２６】図１に示すように、チップ内に設定された
ヒューズエリア１には、複数のヒューズ(FUSE)が配置さ
れている。ヒューズの基本パターンは第１のレイアウト
部３にレイアウトされ、この第１のレイアウト部３を第
１の繰り返しピッチＰ１で所定数繰り返して配置するこ
とで、所定数のヒューズをチップ内に配置する。
【００２７】また、チップ内にはヒューズエリア１に隣
接して、ヒューズラッチ回路エリア２が設定されてい
る。ヒューズラッチ回路エリア２には、複数のヒューズ
ラッチ回路(FUSE LAT.)が配置されている。ヒューズラ
ッチ回路の基本パターンは第２のレイアウト部４にレイ
アウトされ、この第２のレイアウト部４を第２の繰り返
しピッチＰ２で所定数繰り返して配置することで、所定
数のヒューズラッチ回路をチップ内に配置する。図２
（Ａ）にヒューズを、図２（Ｂ）にヒューズラッチ回路
の一回路例をそれぞれ示す。図２（Ｂ）に示す一回路例
の概要を説明する。信号Ａ、Ｂはヒューズラッチ回路を
初期化するための信号である。信号Ａは、たとえば電源
投入後に、一定の時間“LOW”レベルとなる信号であ
り、信号Ｂは、信号Ａが“LOW”レベルから“HIGH”レ
ベルになった後、一定の時間“HIGH”レベルとなる信号
である。これによりラッチ回路５１の出力は初期化され
るとともに、図２（Ａ）に示すヒューズの状態、即ち
“切れている”、“切れていない”のいずれかの状態に
応じた出力に固定される。ヒューズが“切れている場
合”には、ラッチ回路５１の出力OUT1が“LOW”レベル
となり、トランスファゲート５２がオフ、クロックトイ
ンバータ５３がオンとなり、出力信号ＦOUTは、アドレ
スＡｎのレベルを反転させたレベルとなる。反対にヒュ
ーズが“切れていない場合”には、ラッチ回路５１の出
力OUT1が“HIGH”レベルとなり、トランスファゲート５
２がオン、クロックトインバータ５３がオフとなり、出
力信号ＦOUTは、アドレスＡｎのレベルとなる。
【００２８】さらにこの第１の実施形態は、第２の繰り
返しピッチＰ２を、第１の繰り返しピッチＰ１よりも小
さくし、第２の繰り返しピッチＰ２と第１の繰り返しピ
ッチＰ１との差により生じたスペースＳに、第３のレイ
アウト部６を配置する。第３のレイアウト部６には、ヒ
ューズラッチ回路それぞれで繰り返しが不可能なパター
ンがレイアウトされる。繰り返しが不可能なパターン
は、たとえばヒューズラッチ回路に信号を供給する配線
であり、図１に示すようなリダンダンシ回路に使用され
るヒューズラッチ回路では、たとえばローカルアドレス
信号線５である。ローカルアドレス信号線５は、第３の
レイアウト部６内に予め設定されたローカルアドレス信
号線５を配置するための領域７に配置される。ローカル
アドレス信号線５は、グローバルアドレス信号線のいず
れかを、対応するヒューズラッチ回路に接続する。グロ
ーバルアドレス信号線は、たとえばローカルアドレス信
号線５とクロスする方向に延びる配線で、ローカルアド
レス信号線５のたとえば上方に配置されている。図中、
参照符号８は、ローカルアドレス信号線５とグローバル
アドレス信号とのコンタクトである。また、図中参照符
号１１は、ローカルアドレス信号線５を、ヒューズラッ
チ回路に接続する基本パターン内アドレス信号線であ
る。図３（Ａ）に、ローカルアドレス信号線５とグロー
バルアドレス信号線との関係を示す。
【００２９】図３（Ａ）に示すように、アドレスＡ０が
伝搬されるグローバルアドレス信号線９-A0は、このグ
ローバルアドレス信号線９-A0にクロスするローカルア
ドレス信号線５-A0に接続される。さらにローカルアド
レス信号線５-A0は、たとえばこのローカルアドレス信
号線５-A0にクロスする方向に延び、かつローカルアド
レス信号線５-A0のたとえば下方に配置された基本パタ
ーン内アドレス信号線１１-A0に接続される。これによ
りアドレスＡ０は、ヒューズラッチ回路(FUSE LAT.0)〜
(FUSE LAT.3)に入力される。同様に、アドレスＡ１が伝
搬されるグローバルアドレス信号線９-A1は、このグロ
ーバルアドレス信号線９-A1にクロスするローカルアド
レス信号線５-A1に接続される。さらにローカルアドレ
ス信号線５-A1は、たとえばこのローカルアドレス信号
線５-A1にクロスする方向に延び、かつローカルアドレ
ス信号線５-A1のたとえば下方に配置された基本パター
ン内アドレス信号線１１-A1に接続される。これにより
アドレスＡ１は、ヒューズラッチ回路(FUSE LAT.4)〜(F
USE LAT.7)に入力される。
【００３０】また、図３（Ｂ）に、図３（Ａ）中のＢ−
Ｂ線に沿う断面を示す。
【００３１】図３（Ｂ）に示すように、基本パターン内
アドレス信号線１１（１１-A0、１１-A1）は、たとえば
半導体基板上に形成された第１の導電体層（1ST）によ
り形成され、ローカルアドレス信号線５（５-A0、５-A
1）は、たとえば第１の導電体層（1ST）より上方の第２
の導電体層（2ND）により形成され、グローバルアドレ
ス信号線９は、たとえば第２の導電体層（2ND）より上
方の第３の導電体層（3RD）により形成される。
【００３２】このような第１の実施形態に係る半導体集
積回路装置であると、ローカルアドレス信号線５がレイ
アウトされる第３のレイアウト部６を、ヒューズラッチ
回路の基本パターンがレイアウトされる第２のレイアウ
ト部４から分離する。これにより、第２のレイアウト部
４における、ローカルアドレス信号線５と同一の配線層
を用いて形成されるような配線のレイアウトの自由度が
増す。
【００３３】また、詳しくは第３の実施形態で説明され
るが、必ずしも繰り返す必要がないパターン、たとえば
ウェルコンタクト等についても、第３のレイアウト部６
にレイアウトすることができる。これにより、第２のレ
イアウト部４からウェルコンタクトを無くすことも可能
である。
【００３４】なお、第２のレイアウト部４の繰り返しピ
ッチＰ２が、図１６や図１７に示した繰り返しピッチＰ
２よりも小さくなることは、定性的に第２のレイアウト
部４の面積を増加させるように思われる。しかし、実際
にはレイアウトの自由度が向上する。さらに、第２のレ
イアウト部４から、従来必要であった図１６や図１７に
示したスペース１０６、及びウェルコンタクトが不要と
なることなどから、第２のレイアウト部４の面積を縮小
することができる。
【００３５】また、第２のレイアウト部４の面積が縮小
されれば、ローカルアドレス信号線５の長さも短くする
ことができ、グローバル、ローカルを含めたアドレス信
号線の寄生容量を抑制できる利点を得ることができる。
【００３６】また、ヒューズは、ヒューズラッチ回路
と、ある配線層を使用して単純に接続されるだけである
ので、その接続の自由度は高い。つまり、ピッチＰ１
と、ピッチＰ２との差が、ヒューズとヒューズラッチ回
路との接続を困難にする、ということは全く無い。
【００３７】次に、第１の実施形態の変形例を説明す
る。
【００３８】図４は、第１の実施形態の変形例を示すレ
イアウト図である。
【００３９】図４に、参照符号５４に示されるマーク
は、第２のレイアウト部４にレイアウトされるヒューズ
ラッチ回路の向きを示している。図１にも同様のマーク
５４を示してある。
【００４０】図１に示す第１の実施形態では、マーク５
４の向きが全て同じであり、これは、第２のレイアウト
部４に配置される基本パターンの向きが同一であること
を示している。
【００４１】これに対し、図４に示す第１の実施形態の
変形例では、マーク５４の向きが交互に反転されてお
り、これは第２のレイアウト部４に配置される基本パタ
ーンが、交互に鏡面パターンになっていることを示して
いる。
【００４２】このように第２のレイアウト部４に配置さ
れる基本パターンは、交互に鏡面パターンであって良
い。
【００４３】さらに第２のレイアウト部４に配置される
基本パターンの向きが、図１や図４とは異なるバリエー
ションであっても構わない。
【００４４】なお、この変形は、第１の実施形態に限ら
ず、以下説明される実施形態の全てに適用することが可
能である。
【００４５】また、第１の実施形態およびその変形例で
は、同一アドレスに対応するヒューズラッチ回路の数を
４つとしたが、この数が増えれば、第１のレイアウト部
３と第２のレイアウト部４とのずれは、その分積算され
る。このため、第２のピッチＰ２を、第１のピッチＰ１
に近づける、即ち大きくすることが可能である。これに
より、たとえば第２のレイアウト部４の長軸方向の長さ
を縮小することが可能になる、あるいは第２のレイアウ
ト部４におけるレイアウトの自由度が向上する等の利点
を得ることができる。この利点は、半導体メモリの大規
模容量化が進み、リダンダンシ回路がさらに増加するに
連れて、より顕著に得ることができる。
【００４６】［第２の実施形態］図５は、この発明の第
２の実施形態に係る半導体集積回路装置のレイアウトを
示すレイアウト図である。図５には、半導体メモリのリ
ダンダンシ回路に使用されるヒューズ及びヒューズラッ
チ回路の例が示されている。
【００４７】図５に示すように、第２の実施形態が第１
の実施形態と異なるところは、第３のレイアウト部６’
を、ヒューズラッチ回路のうち、互いに隣り合い、かつ
異なる２つのアドレスに対応するヒューズラッチ回路間
に生じたスペースＳに配置したことである。
【００４８】このような第２の実施形態においても、第
１の実施形態と同様の効果を得ることができるのに加
え、下記するような効果を、さらに得ることができる。
【００４９】第１の実施形態では、第３のレイアウト部
６に１本ずつローカルアドレス信号線５を配置した。
【００５０】これに対し、第２の実施形態では、２つの
第３のレイアウト部６を一つにまとめ、まとめられた第
３のレイアウト部６’に、２本ずつローカルアドレス信
号線５を配置する。このようにすることで、第３のレイ
アウト部６’の幅を、２つの第３のレイアウト部６を足
した幅に比べて小さくすることができる。
【００５１】なぜならば、第３のレイアウト部６に１本
のローカルアドレス信号線５を配置した場合、１本のロ
ーカルアドレス信号線５の両側にスペースが生ずる。よ
って、２本のローカルアドレス信号線５を配置する場合
には、２本の信号線５それぞれの両側に、４つのスペー
スが生じる。しかし、第３のレイアウト部６’に２本の
ローカルアドレス信号線５を配置すれば、２本の信号線
５の片側のスペース２つ、およびその間のスペース１
つ、合計３つのスペースしか生じないためである。
【００５２】これにより、第２の実施形態は、第１の実
施形態に比べて、第２のピッチＰ２を、第１のピッチＰ
１により近づけることができ、第２のレイアウト部４の
長軸方向の長さを縮小することが可能になる、あるいは
第２のレイアウト部４におけるレイアウトの自由度が向
上する等の利点を得ることができる。
【００５３】［第３の実施形態］第３の実施形態は、こ
の発明が適用されたヒューズおよびヒューズラッチ回路
の具体的なレイアウト例である。
【００５４】図６、図７はそれぞれ、この発明の第３の
実施形態に係る半導体集積回路装置のレイアウトを示す
レイアウト図である。
【００５５】図６に示す具体的なレイアウト例は、第２
の実施形態に準じており、かつ第２のレイアウト部４に
配置されるヒューズラッチ回路の基本パターンを、交互
に鏡面パターンとなるようにレイアウトしたものであ
る。
【００５６】また、図６に示すレイアウト例は、第３の
レイアウト部６’には、ローカルアドレス信号線５が形
成されている。また、第２のレイアウト部４には、ロー
カルアドレス信号線５と同じ導電体層により形成された
配線５’が形成されている。配線５’は、ヒューズラッ
チ回路を構成するＭＯＳＦＥＴどうしを、接続する配線
である。
【００５７】図７は、図６に示す配線層とは別の配線層
の平面パターンを示している。
【００５８】図７に示すように、図６に示す配線パター
ン下には、他の配線パターンが形成されており、特に第
３のレイアウト部６’には、ウェルへ電位を供給する配
線１１'が形成されている。また、配線１１'には、ヒュ
ーズラッチ回路を構成するＮチャネル型ＭＯＳＦＥＴ、
あるいはＰチャネル型ＭＯＳＦＥＴのいずれかが形成さ
れているウェルへのウェルコンタクト１０が形成されて
いる。
【００５９】第２のレイアウト部４には、基本パターン
内アドレス信号線１１や、ウェルへ電位を供給する配線
１１’と同じ導電体層により形成された配線１１''が形
成されている。配線１１''もまた、配線５’と同様に、
ヒューズラッチ回路を構成するＭＯＳＦＥＴどうしを、
接続する配線である。
【００６０】このように第３のレイアウト部６’には、
ローカルアドレス信号線５ばかりでなく、ヒューズラッ
チ回路を構成するＮチャネル型ＭＯＳＦＥＴ、あるいは
Ｐチャネル型ＭＯＳＦＥＴのいずれかが形成されている
ウェルへの配線１１’や、ウェルコンタクト１０を形成
するようにしても良い。配線１１’やウェルコンタクト
１０は、ヒューズラッチ回路それぞれで、必ずしも繰り
返す必要がないパターンである。
【００６１】このように配線１１’やウェルコンタクト
１０を、第３のレイアウト部６’に配置すれば、必ずし
も繰り返す必要がないパターンが、無用に繰り返される
ことが無くなり、ヒューズラッチ回路の面積の増大を、
より効果的に抑制することができる。
【００６２】［第４の実施形態］図８は、この発明の第
４の実施形態に係る半導体集積回路装置のレイアウトを
示すレイアウト図である。図８には、半導体メモリのリ
ダンダンシ回路に使用されるヒューズ及びヒューズラッ
チ回路の例が示されている。
【００６３】図８に示すように、第４の実施形態が第１
の実施形態と異なるところは、ヒューズラッチ回路を配
置する方向である。第１の実施形態では、第２のレイア
ウト部４を配置する方向を、第１のレイアウト部３を配
置する方向に一致させた。これに対し、第４の実施形態
では、第２のレイアウト部４を９０度回転させ、第２の
レイアウト部４を配置する方向を、第１のレイアウト部
３を配置する方向に対してクロスするように配置してい
る。また、第４の実施形態では、一度に４つの第２のレ
イアウト部４を９０度回転させている。
【００６４】この場合、第２の繰り返しピッチＰ２は、
第１の繰り返しピッチＰ１よりも大きくなる。具体的な
範囲は、第２の繰り返しピッチＰ２は、第１の繰り返し
ピッチＰ１×４未満である。そして、第４の実施形態で
は、第１の繰り返しピッチＰ１×４と第２の繰り返しピ
ッチＰ２との差により生じたスペースＳに、第３のレイ
アウト部６を配置した。
【００６５】このような第４の実施形態においても、第
１の実施形態と同様な効果を得ることができる。
【００６６】［第５の実施形態］図９は、この発明の第
５の実施形態に係る半導体集積回路装置のレイアウトを
示すレイアウト図である。図９には、半導体メモリのリ
ダンダンシ回路に使用されるヒューズ及びヒューズラッ
チ回路の例が示されている。
【００６７】図９に示すように、第５の実施形態は、第
４の実施形態を第２の実施形態に応用したものである。
【００６８】このような第５の実施形態においても、第
２の実施形態と同様な効果を得ることができる。
【００６９】［第６の実施形態］図１０は、この発明の
第６の実施形態に係る半導体集積回路装置のレイアウト
を示すレイアウト図である。図１０には、半導体メモリ
のリダンダンシ回路に使用されるヒューズ及びヒューズ
ラッチ回路の例が示されている。
【００７０】図１０に示すように、第６の実施形態は、
たとえば４つのヒューズラッチ回路を一括に基本パター
ンとし、これを、第２のレイアウト部４に配置したもの
である。第６の実施形態は、特に第１の実施形態に準じ
ており、第１の繰り返しピッチＰ１×４と第２の繰り返
しピッチＰ２との差により生じたスペースＳに、第３の
レイアウト部６を配置している。
【００７１】このような第６の実施形態においても、第
１の実施形態と同様な効果を得ることができる。
【００７２】さらに４つのヒューズラッチ回路を一括に
基本パターンとすることは、レイアウトの自由度が大き
くなるので、第１の実施形態よりも第２のレイアウト部
４の面積を、さらに小さくできる。
【００７３】なお、図１０には、第２のピッチＰ２を、
第１のピッチＰ１よりも大きくする例を示したが、複数
のヒューズに対応する複数のヒューズラッチ回路を一括
に基本パターンとした場合、第２のピッチＰ２は、第１
のピッチＰ１よりも小さくすることも可能である。この
ような変形は、以下に説明する第７、第８、第９の実施
形態でも同様である。
【００７４】［第７の実施形態］図１１は、この発明の
第７の実施形態に係る半導体集積回路装置のレイアウト
を示すレイアウト図である。図１１には、半導体メモリ
のリダンダンシ回路に使用されるヒューズ及びヒューズ
ラッチ回路の例が示されている。
【００７５】図１１に示すように、第７の実施形態は、
たとえば４個のヒューズに対応する４つのヒューズラッ
チ回路を一括に基本パターンとし、これを、第２のレイ
アウト部４に配置したものである。第７の実施形態は、
特に第２の実施形態に準じており、互いに隣接する異な
った２つのアドレスに対応するヒューズラッチ回路間
に、第１の繰り返しピッチＰ１×４と第２の繰り返しピ
ッチＰ２との差により生じたスペースに、第３のレイア
ウト部６’を配置している。
【００７６】このような第７の実施形態においても、第
２の実施形態と同様な効果を得ることができる。
【００７７】さらに第７の実施形態においては、４つの
ヒューズラッチ回路が一括に基本パターンとされるの
で、第６の実施形態と同様にレイアウトの自由度を大き
くできる。よって、第２の実施形態よりも第２のレイア
ウト部４の面積を、さらに小さくできる。
【００７８】［第８の実施形態］図１２は、この発明の
第８の実施形態に係る半導体集積回路装置のレイアウト
を示すレイアウト図である。図１２には、半導体メモリ
のリダンダンシ回路に使用されるヒューズ及びヒューズ
ラッチ回路の例が示されている。
【００７９】図１２に示すように、第８の実施形態は、
たとえば４個のヒューズに対応する４つのヒューズラッ
チ回路を一括に基本パターンとし、これを、第２のレイ
アウト部４に配置したものである。第８の実施形態が、
第６、第７の実施形態と異なるところは、第２のレイア
ウト部４内に、第３のレイアウト部６を配置したことに
ある。この場合、第２の繰り返しピッチＰ２は、第１の
繰り返しピッチＰ１の整数倍となる。
【００８０】このような第８の実施形態では、第６、第
７の実施形態のように、第１の繰り返しピッチＰ１×４
と第２の繰り返しピッチＰ２との差により生じたスペー
スに、第３のレイアウト部６を配置する、という構成と
はならない。しかし、第８の実施形態では、ヒューズラ
ッチ回路それぞれで繰り返しが不可能、あるいは繰り返
す必要がないパターンを配置するためのスペース（ある
いは領域）は、４個のヒューズラッチ回路に対して一つ
設けるだけで済むようになる。よって、第６、第７の実
施形態と同様な効果を得ることができる。
【００８１】［第９の実施形態］図１３は、この発明の
第９の実施形態に係る半導体集積回路装置のレイアウト
を示すレイアウト図である。図１３には、半導体メモリ
のリダンダンシ回路に使用されるヒューズ及びヒューズ
ラッチ回路の例が示されている。
【００８２】図１３に示すように、第９の実施形態が、
第１〜第８の実施形態と異なるところは、ヒューズエリ
ア１の両側に、ヒューズラッチ回路エリア２Ｒ、２Ｌを
それぞれ配置したことである。ヒューズラッチ回路エリ
ア２Ｒ、２Ｌにはそれぞれ、４つのヒューズ（FUSE）に
対して半分ずつ、即ち２つのヒューズに対応したヒュー
ズラッチ回路(FUSE LAT.)が配置される。
【００８３】このような配置を持つ装置に、第１の実施
形態の構成を取りいれることで、第１の実施形態と同様
の効果を得ることができる。
【００８４】また、図１３に示すように、第２のピッチ
Ｐ２は、たとえば第１のピッチＰ１より大きくされても
良いが、第２のピッチＰ２を第１のピッチＰ１以下とす
ることも可能である。
【００８５】また、図１３に示すように、第２のピッチ
Ｐ２を第１のピッチＰ１より大きくした場合、第２のレ
イアウト部４が配置される方向に対してクロスする方向
の長さを短くすることも可能である。
【００８６】なお、第９の実施形態は、特に第１の実施
形態に準じたものを説明したが、第２〜第８の実施形態
の構成を取り入れることも可能である。
【００８７】［第１０の実施形態］第１０の実施形態
は、複数のヒューズを連続して並べる時のピッチを不規
則にする、というものである。
【００８８】従来、複数のヒューズを連続して並べる場
合、隣接するヒューズ間のピッチをＸ［μｍ］とすれ
ば、各ヒューズのセンター座標は、あるヒューズのセン
ターを中心として、ｎＸ［μｍ］の位置にあった（ｎは
整数）。ところが、今後微細化が進むと、ヒューズのピ
ッチに対して、ヒューズブロウマシン（たとえばレーザ
ーブロウマシン）の位置決め精度が十分でない場合が起
こり得る。
【００８９】図１４は、この発明の第１０の実施形態に
係る半導体集積回路装置のレイアウトを説明するための
図である。
【００９０】図１４に示すように、ヒューズ（FUSE1〜F
USEm+2）のピッチをＸ［μｍ］、レイアウト上の最小グ
リッド（レイアウト上の位置指定の最小ポイント）を、
Ｘ／１００［μｍ］と仮定する。また、ヒューズブロウ
マシンの性能で決まるブロウポイント（BLOW0〜BLOWm+
2）の最小位置決めピッチが、Ｘ［μｍ］よりわずかに
大きいＸ’［μｍ］であったと仮定する。
【００９１】このとき、ヒューズのセンター座標とブロ
ウポイントの座標のずれがヒューズ一本移動する毎に
（Ｘ’−Ｘ）［μｍ］ずつ増えていく。そして、ｍ本移
動した時のずれ、ｍ×（Ｘ’−Ｘ）［μｍ］がＸ／１０
０［μｍ］に達したとき、そのｍ番目のヒューズのセン
ター座標を、ｍ番目のブロウポイントの座標に合わせる
ように、１グリッド移動させれば良い。
【００９２】このようにすることで、ヒューズブロウマ
シンの位置決め精度の不足を補うことができ、座標のず
れに起因したブロウミス発生の確率を抑えることができ
る。以上では、Ｘ’［μｍ］をブロウポイントの最小位
置決めピッチとしたが、あるヒューズをブロウした時
に、隣接するヒューズにダメージを与えないためのレー
ザー精度から制限されるピッチと考えても構わない。
【００９３】［第１１の実施形態］第１１の実施形態
は、第１０の実施形態と同様に、複数のヒューズを連続
して並べる時のピッチを不規則にする、というものであ
る。
【００９４】図１５は、この発明の第１１の実施形態に
係るヒューズ座標の決め方を説明するための図である。
【００９５】図１５に示すように、ヒューズ座標が仮に
１．２５［μｍ］ピッチであり、ブロウマシンのブロウ
ポイントの位置指定の最小桁が０．１［μｍ］までであ
ったとする。この場合、１．２５［μｍ］の座標に対し
ては、１．２［μｍ］、または１．３［μｍ］というよ
うに指定しなければならない。このため、両者の間に、
誤差が生じてしまう。そこで、第１１の実施形態では、
最初からブロウマシンの精度を見越して、ヒューズ座標
を１．２［μｍ］、または１．３［μｍ］に補正してし
まう。
【００９６】最初からヒューズのピッチを１．２［μ
ｍ］にできれば問題ないが、厳しいヒューズラッチ回路
のレイアウトから、１．２［μｍ］ピッチにできない場
合もあるだろうし、リラックスした１．３［μｍ］ピッ
チでは、必要な数だけヒューズを限られた領域に並べら
れない場合もある。また、リダンダンシ回路のレイアウ
トを、何世代かにわたって使用する場合に、設計データ
にある縮小倍率を掛けて使用することがあるが、その縮
小倍率によってヒューズ座標の最小桁の数字が、ブロウ
ポイントの位置指定の最小桁の数字より小さくなること
は良くある。
【００９７】このような場合でも、第１１の実施形態に
よれば、フューズブロウマシンの位置決め精度の不足を
補えるので、この座標のずれに起因したブロウミス発生
の確率を抑えることができる。
【００９８】
【発明の効果】以上説明したように、この発明によれ
ば、ヒューズラッチ回路のレイアウト上の制約が除去さ
れ、ヒューズラッチ回路の面積の増大を抑制できる半導
体集積回路装置を提供できる。
【００９９】また、ヒューズの基本パターンの繰り返し
ピッチが、ヒューズブロウマシンの最小位置決め繰り返
しピッチ未満まで縮小された場合においても、ブロウミ
スの発生を抑制できる半導体集積回路装置を提供でき
る。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図２】図２（Ａ）はヒューズを示す図、図２（Ｂ）は
ヒューズラッチ回路の一回路例を示す回路図。
【図３】図３は(Ａ)ローカルアドレス信号線とグローバ
ルアドレス信号線との関係を示す図、図３（Ｂ）は図３
（Ａ）中のＢ−Ｂ線に沿う断面図。
【図４】図４は第１の実施形態の変形例を示すレイアウ
ト図。
【図５】図５はこの発明の第２の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図６】図６はこの発明の第３の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図７】図７はこの発明の第３の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図８】図８はこの発明の第４の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図９】図９はこの発明の第５の実施形態に係る半導体
集積回路装置のレイアウトを示すレイアウト図。
【図１０】図１０はこの発明の第６の実施形態に係る半
導体集積回路装置のレイアウトを示すレイアウト図。
【図１１】図１１はこの発明の第７の実施形態に係る半
導体集積回路装置のレイアウトを示すレイアウト図。
【図１２】図１２はこの発明の第８の実施形態に係る半
導体集積回路装置のレイアウトを示すレイアウト図。
【図１３】図１３はこの発明の第９の実施形態に係る半
導体集積回路装置のレイアウトを示すレイアウト図。
【図１４】図１４はこの発明の第１０の実施形態に係る
半導体集積回路装置のレイアウトを説明するための図。
【図１５】図１５はこの発明の第１１の実施形態に係る
半導体集積回路装置のヒューズ座標の決め方を説明する
ための図。
【図１６】図１６は従来の半導体集積回路装置のレイア
ウトを示すレイアウト図。
【図１７】図１７は従来の他の半導体集積回路装置のレ
イアウトを示すレイアウト図。
【符号の説明】
１…ヒューズエリア、 ２…ヒューズラッチ回路エリア、 ３…第１のレイアウト部、 ４…第２のレイアウト部、 ５…ローカルアドレス信号線、 ６…第３のレイアウト部 ７…ローカルアドレス信号線を配置するための領域、 ８…コンタクト、 ９…グローバルアドレス信号線、 １０…ウェルコンタクト、 １１…配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｅ 21/8242 ６９１ Ｆターム(参考） 5B015 HH01 HH03 JJ31 KB52 PP02 QQ15 5B025 AA07 AD13 AE08 5F064 BB12 FF02 FF26 5F083 GA09 LA06 LA21 ZA10 5L106 CC04 CC12 CC17 CC21 CC32 GG06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ヒューズがレイアウトされる第１のレイ
    アウト部が、第１の繰り返しピッチで繰り返して配置さ
    れているヒューズエリアと、 前記ヒューズに対応するヒューズラッチ回路がレイアウ
    トされる第２のレイアウト部が、前記第１の繰り返しピ
    ッチよりも小さい第２の繰り返しピッチで繰り返して配
    置されているヒューズラッチ回路エリアと、 前記ヒューズラッチ回路エリア内に設けられ、かつ前記
    第１の繰り返しピッチと前記第２の繰り返しピッチとの
    差により生じたスペースに配置された、前記第２のレイ
    アウト部それぞれで繰り返しが不可能、および繰り返す
    必要がないパターンの少なくともいずれか一方がレイア
    ウトされる第３のレイアウト部とを具備することを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 前記ヒューズエリアの幅は、前記スペー
    スの幅と前記ヒューズラッチ回路エリアの幅とを足した
    幅に等しいことを特徴とする請求項１に記載の半導体集
    積回路装置。
  3. 【請求項３】 前記第３のレイアウト部には、前記ヒュ
    ーズラッチ回路に信号を供給する配線、及び前記ヒュー
    ズラッチ回路が形成されている半導体基体へのコンタク
    トの少なくともいずれか一方が配置されていることを特
    徴とする請求項１及び請求項２いずれかに記載の半導体
    集積回路装置。
  4. 【請求項４】 前記ヒューズ及び前記ヒューズラッチ回
    路は、半導体メモリのリダンダンシ回路に使用されるヒ
    ューズ及びヒューズラッチ回路であり、 前記第２のレイアウト部が繰り返して配置されている方
    向には、グローバルなアドレス配線が複数配置され、 前記第３のレイアウト部には、前記複数配置されたグロ
    ーバルなアドレス配線のいずれかを対応する前記ヒュー
    ズラッチ回路に接続するローカルなアドレス配線が配置
    されていることを特徴とする請求項１及び請求項２いず
    れかに記載の半導体集積回路装置。
  5. 【請求項５】 前記第３のレイアウト部は、前記ヒュー
    ズラッチ回路のうち、互いに隣り合い、かつ異なる２つ
    のアドレスに対応するヒューズラッチ回路間に存在する
    ことを特徴とする請求項４に記載の半導体集積回路装
    置。
  6. 【請求項６】 ヒューズがレイアウトされる第１のレイ
    アウト部が、第１の繰り返しピッチで繰り返して配置さ
    れているヒューズエリアと、 前記ヒューズのうち、ｎ個のヒューズに対応するｎ個の
    ヒューズラッチ回路がレイアウトされる第２のレイアウ
    ト部が配置されているヒューズラッチ回路エリアと（た
    だし、ｎ＞１）を具備することを特徴とする半導体集積
    回路装置。
  7. 【請求項７】 前記第２のレイアウト部は、前記第１の
    繰り返しピッチよりも大きい第２の繰り返しピッチで繰
    り返して配置されていることを特徴とする請求項６に記
    載の半導体集積回路装置。
  8. 【請求項８】 前記第２の繰り返しピッチは、前記第１
    の繰り返しピッチの整数倍であることを特徴とする請求
    項７に記載の半導体集積回路装置。
  9. 【請求項９】 前記第２の繰り返しピッチが前記第１の
    繰り返しピッチのｎ倍よりも小さく、 前記第２のレイアウト部それぞれで繰り返しが不可能、
    および繰り返す必要がないパターンの少なくとも一方が
    レイアウトされる第３のレイアウト部が、前記ヒューズ
    ラッチ回路エリア内の、前記ｎ倍の第１の繰り返しピッ
    チと前記第２の繰り返しピッチとの差により生じたスペ
    ースに配置されていることを特徴とする請求項７に記載
    の半導体集積回路装置。
  10. 【請求項１０】 前記ヒューズエリアの幅は、前記スペ
    ースの幅と前記ヒューズラッチ回路エリアの幅とを足し
    た幅に等しいことを特徴とする請求項９に記載の半導体
    集積回路装置。
  11. 【請求項１１】 前記第３のレイアウト部には、前記ヒ
    ューズラッチ回路に信号を供給する配線、及び前記ヒュ
    ーズラッチ回路が形成されている半導体基体へのコンタ
    クトの少なくともいずれか一方が配置されていることを
    特徴とする請求項９及び請求項１０いずれかに記載の半
    導体集積回路装置。
  12. 【請求項１２】 前記ヒューズ及び前記ヒューズラッチ
    回路は、半導体メモリのリダンダンシ回路に使用される
    ヒューズ及びヒューズラッチ回路であり、 前記第２のレイアウト部が繰り返し配置されている方向
    には、グローバルなアドレス配線が複数配置され、 前記第３のレイアウト部には、前記複数配置されたグロ
    ーバルなアドレス配線のいずれかを対応する前記ヒュー
    ズラッチ回路に接続するローカルなアドレス配線が配置
    されていることを特徴とする請求項９及び請求項１０い
    ずれかに記載の半導体集積回路装置。
  13. 【請求項１３】 前記第３のレイアウト部は、前記ヒュ
    ーズラッチ回路のうち、互いに隣り合い、かつ異なる２
    つのアドレスに対応するヒューズラッチ回路間に存在す
    ることを特徴とする請求項１２に記載の半導体集積回路
    装置。
  14. 【請求項１４】 ヒューズがレイアウトされるレイアウ
    ト部が、不規則な繰り返しピッチで配置されているヒュ
    ーズエリアを具備することを特徴とする半導体集積回路
    装置。
  15. 【請求項１５】 前記不規則な繰り返しピッチは、ヒュ
    ーズブロウマシンのブロウポイント、またはヒューズブ
    ロウマシンのブロウ精度から制限されるピッチに整合し
    ていることを特徴とする請求項１４に記載の半導体集積
    回路装置。
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