JPH0696598A - 半導体メモリ装置及び欠陥メモリセル救済回路 - Google Patents

Abstract

(57)【要約】 【目的】 欠陥メモリの冗長度を低下させずに冗長メモ
リアドレスデコーダのチップ占有面積を最小にし、よっ
て廉価な半導体メモリ装置を提供する。 【構成】 全アドレスビットに応答して冗長メモリを選
択する冗長デコーダと、一部のアドレスビットに応答し
て冗長メモリグループを選択する冗長デコーダを混在す
るように設け、欠陥メモリを効率よく救済する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、より詳
細には半導体基板内に形成された集積回路デバイス、例
えばダイナミックランダムアクセスメモリ等のメモリデ
バイスに関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の大規模集積回路半導体装置の発展はよ
く知られている。例えば、ラオの米国特許第４、０５
５、４４４号に示されている１６ＫＤＲＡＭからマケル
ロイの米国特許第４、６５８、３７７号に示されている
１ＭＤＲＡＭへ、更に４Ｍ及び１６ＭＤＲＡＭへと長年
にわたって発展してきている。単一メモリチップ上に６
千４百万個以上のメモリセル及びその周辺回路が集積さ
れている６４ＭＤＲＡＭは現在試作段階にあり次世代Ｄ
ＲＡＭとして量産が予定されている。現在６４ＭＤＲＡ
Ｍ型の超大規模集積回路（ＵＬＳＩ）半導体メモリデバ
イスの設計において、設計者は様々な問題に直面してい
る。例えば、一つの関心事はメモリセルの欠陥を無くす
ことである。クオの米国特許第４、２４０、０９２号に
開示されているプレーナコンデンサセル及びバグリ等の
米国特許第４、７２１、９８７号に開示されているトレ
ンチコンデンサセルのように、超大規模ＤＲＡＭの開発
はメモリセルジオメトリの低減により促進されてきた
が、６４ＭＤＲＡＭ以上の高集積を達成するには極端に
小さなジオメトリを具体的にはサブマイクロ（百万分の
１メートル以下）技術を使用して製造する為に、将来的
な縮小寸法は従来製造工程において問題とならなかった
粒子が回路の欠陥や不良デバイスが増大する原因となる
に至った。

【０００３】図１について説明すると、サブマイクロン
技術を用いた６４ＭＤＲＡＭと呼ぶ６４メガビットダイ
ナミックランダムアクセスメモリチップを示す。このチ
ップは８メガビットに８等分されたメモリ象限に仕切ら
れている。この８等分メモリ象限は各々１Ｍビットの８
個のメモリブロックを含んでいる。各メモリブロックは
５１２Ｋビットに２分割で構成されている。列（ＣＯＬ
ＵＭＮ）デコーダ（Ｃ．ｄｅｃ）が、チップを上からみ
て縦方向に延びる軸線に沿って各メモリ象限の中央に配
置されている。行（ＲＯＷ）デコーダ（Ｒ．ｄｅｃ）
が、それらに対応するメモリ象限に隣接するチップの横
方向に延びる軸線に沿って配置されている。入出力バッ
ファ（Ａ．ｂｕｆｆｅｒ，Ｉ／Ｏ ｂｕｆｆｅｒ）やタ
イミング（Ｓ．Ｒ．ｔｉｍｅｒ，Ｒｏｗ．ｃｌｏｃ
ｋ，）及び制御回路（Ｒｏｗ ｒｅｄ）のような装置を
含む周辺回路がチップの水平軸及び垂直軸の両方向に沿
って中央部に位置している。更に、ボンドパッドがチッ
プの垂直軸に沿って中央に位置している。

【０００４】図２は、メモリアレイ１２の一部分の平面
図である。メモリアレイ１２のメモリセルはサブマイク
ロン技術によって得られた改良されたトレンチ形キャパ
シタ形式である。メモリセルは約４．８平方マイクロメ
ートル（μｍ2）であり、２ワード線間隔で設けられて
いる。ビット線１７は雑音に対する許容性を改善する為
に三層ポリサイドで形成されている。ワード線１９はポ
リシリコンであり、６４ビット毎に結ばれている。欠陥
メモリアレイを修理するために、冗長回路が従来から導
入されている。

【０００５】図３は、メモリアレイ１２の一部分の斜視
図である。ビット線１７は、各メモリセルに接続され層
間絶縁酸化物層によってワード線１９と絶縁されてい
る。ワード線１９は約０．６マイクロメートルというサ
ブマイクロンの幅を有する。ワード線１９が通過トラン
ジスタ４３のゲートを形成する。これは薄い酸化物層に
よって基板１０から隔てられている。他のワード線１
９，１９が上側トレンチキャパシタ４４，４５の上を通
り、図面に示してない他のトレンチキャパシタに接続さ
れる。これらは酸化物層によってポリシリコンの電界板
４８から隔てられている。ワード線１９のゲート部分、
ソース５６及びドレイン５８とにより通過トランジスタ
４３を形成する。トレンチキャパシタの壁の外側にある
打込みヒ素層５０が、キャパシタのＮ＋形記憶節点を形
成する。トレンチキャパシタの壁には、ヒ素のトレンチ
壁打込み部及びポリシリコンの電界板４８の間の誘電体
層として作用する酸化物及び窒化物の層５２が入ってい
る。通過トランジスタ４３及びトレンチキャパシタ４４
がメモリセル４６を構成している。

【０００６】図４は、冗長アドレス一致回路を示す。こ
れは複数のトランジスタから選択されたトランジスタと
トランジスタ間の共通節点との間の経路内に存在する。
所定のアドレスビットに対応する部分のフューズが切断
されるようにレーザ若しくは高電圧を与え溶断する。

【０００７】図５は、６４ＤＲＡＭの欠陥メモリセルを
補償するための冗長機構を示す。これは行アドレスに関
する欠陥メモリを正常動作する冗長メモリに置換するこ
とにより行われる。５１２Ｋビットのメモリブロックに
対して４本の冗長行を有している。これらの４本の行線
は同時に使用することができる。冗長行あたり３２個の
デコーダを任意にプログラムすることができ、冗長行デ
コーダ当り１３ビットの行アドレスを有する。行冗長プ
ログラムのためにフューズが使用されており、平均して
単一の修理（リペア）について１２個のフューズが溶断
される。行冗長は、歩留を効率よく行うために全任意
（ＡＮＹ ＴＯ ＡＮＹ）のプログラム可能な方式を使
用している。この全任意の冗長機能を使用することで、
１つの象限に存在する６４個の冗長行をその象限を含む
全象限に選択的に割り当てることができる。この冗長機
能の動作は、例えば行アドレスバスに共通接続された３
２個のフューズデコーダの出力によりメモリ選択ドライ
バ（ＭＳ）を駆動させ所定の５１２Ｋのメモリセルで構
成されたメモリブロックを特定し、この特定されたメモ
リセル中の４本の冗長行線を活性化させる。同時に、活
性化された４本の冗長行線の１から４迄の行線を選択す
ればビット故障を救済することができ、４本を同時に選
択すればワード線間短絡による故障を救済することがで
きる。従って、特定のメモリブロック専用に冗長メモリ
を設ける固定方式又は半固定（ＦＬＥＸＩＢＬＥ ＦＵ
ＳＥ ＤＥＣＯＤＥＲ）方式の約６倍に冗長度を増大さ
せることができる。但し、フューズデコーダの数の増加
や冗長メモリアドレスビットが全アドレスビット程度必
要であるために各プログラム可能なフーズ数が従来と比
べ増大すること及び各象限に設けられた冗長メモリを他
の象限の主メモリに置換させる為に、データ線の増加は
妨げられない。ここでは、行アドレスに対する冗長機能
を開示しているが、同様な構成で列アドレスに対しても
冗長機能をプログラムすることも可能である。また、冗
長行を使用するか否か迅速に判断できるように２段階の
プログラム可能なプリデコーダとフューズデコーダによ
り２段階デコードを行っている。

【０００８】図６は、横軸に同一面積内の欠陥メモリ数
を縦軸に冗長度を示したＡからＥ迄のモデルの関係を示
す。破線で示すＡは６４ＭＤＲＡＭのモデル、実線のＢ
とＥは６４ＭＤＲＡＭの他のモデルを示す。各々メモリ
セルの面積は同一であるが、象限、ワード構成及びビッ
ト線の配置の関係で冗長度が異なる。また、ＣとＤは１
６ＭＤＲＡＭ等に使用し得る冗長構成である。なお、全
ての冗長度の計算は同一単位面積当りの欠陥数に基づい
て行われたものである。ここに、全任意方式は半導体デ
バイスの習熟曲線に基づく成熟期の目安となる歩留８０
％を超える段階が従来の約４倍の欠陥メモリを許容でき
ることに注意すべきである。即ち、従来の冗長不可能な
欠陥数の４倍の欠陥メモリセルを含む不具合デバイス
は、全任意方式を使用することで２０％のチップを廃棄
処分することで足り、残りは組立、電気的出荷試験を経
て完成品とすることができる。

【０００９】本発明の他の目的、利点及び特徴は当業者
にとって、例として取り上げた本発明の実施例について
の図面を参照した以下の詳細な説明から明かとなるであ
ろう。

【００１０】

【発明が解決しようとする課題】従来のアドレス冗長一
致回路の構成において主要な課題は、溶断フューズを含
む冗長アドレスデコーダがワード線短絡故障を救済する
ための複数の冗長ワード線を選択するアドレスデコーダ
と１本のワード線の故障若しくは１ビットのメモリセル
の故障を救済するためデコーダをメモリブロックに関連
した数必要とするので、チップの有効面積を減少させ、
回路の集積化が妨げられていた。特に、溶断フューズは
レーザの的となる面積を必要とするのでトランジスタと
同等の縮小が期待できないためである。従って、冗長ア
ドレスデコーダそのものを小さくする必要がある。

【００１１】

【課題を解決するための手段】本発明の冗長アドレスデ
コーダ回路の構成は、複数のメモリアレイブロックと、
各々のメモリブロック内に設けられた複数の冗長ワード
線グループと、このワード線グループを同時に付勢する
第１の冗長メモリデコーダと、付勢された冗長ワード線
の１又は２以上の冗長ワード線を選択する第２の冗長メ
モリデコーダと、冗長メモリを他の何れのメモリブロッ
ク内の不良メモリに置換させるプログラム可能な冗長機
構を有する。

【００１２】

【作用】上記のように構成された冗長アドレスデコーダ
を設けることで、ビット不良は全アドレスビットデコー
ド可能なデコーダにより任意の１の冗長ワード線で置換
し、ワード線短絡故障は半アドレスビットデコード可能
なデコーダにより任意の冗長ワード線グループで置換す
るので、不具合モードに対応した冗長メモリ機構を最小
限のチップ面積で達成できる。

【００１３】

【実施例】本発明に従った一実施例において、メモリデ
バイスは、行列配列されたメモリセルを有し且つ欠陥行
グループを置換するメモリセルの冗長行グループを有す
る複数のメモリアレイと、メモリセルから情報を読み出
してメモリセルへ再度情報を書き込む周辺回路を具備
し、この周辺回路はメモリセルの欠陥行グループアドレ
スに応答してメモリセルの欠陥行グループを有するメモ
リアレイ内のみのメモリセルの冗長行グループを選択す
る行冗長回路と、ビット不良を置換するため上記冗長行
グループ内の１又は２以上の冗長行線を選択する冗長回
路を含んでいる。好ましくは、行冗長回路は欠陥行アド
レスを保持するようにプログラム可能な且つメモリセル
の欠陥行を含むメモリアレイを識別する情報を保持する
ように２段プログラム可能な行冗長デコーダを含んでい
る。

【００１４】本発明に従ってそのもう一つの実施例にお
いて、単一半導体基板上に集積されたメモリ装置は行列
に配列されたメモリセル及び欠陥列グループと置換され
るメモリセルの冗長列グループを有する複数個のメモリ
アレイと、メモリセルの欠陥列グループのアドレスに応
答してメモリセルの欠陥列を有するメモリアレイ内のみ
のメモリセルの冗長列グループを選択する列冗長回路を
具備していることである。好ましくは、列冗長回路は欠
陥アドレスを保持するようにプログラム可能で且つメモ
リセルの欠陥列を含むメモリアレイを識別する冗長列を
識別する情報を保持するようにプログラム可能な２段プ
ログラム可能列冗長デコーダを含んでいる。メモリデバ
イスは、欠陥行のアドレスを保持し、行アドレスを受信
して冗長行デコード信号及び冗長行ファクタ信号を発生
するようにプログラム可能な第１の冗長デコーダと、欠
陥行を含むアレイの位置を保持し、冗長行デコード信号
を受信し且つアレイ選択信号を発生するようにプログラ
ム可能な第２の冗長デコーダと、第２の冗長デコーダの
冗長行ファクタ付勢信号、第２の冗長デコーダのアレイ
選択信号及びメモリセルの冗長行に接続されメモリセル
の欠陥行を有するメモリアレイ内のメモリセルの選択さ
れた冗長行を付勢する冗長付勢回路を含むとが有利であ
る。

【００１５】本発明に従ったメモリデバイスは行冗長回
路及び列冗長回路を含み特許請求の範囲に記載されたメ
モリデバイスを含むことができる。

【００１６】図７は、ボンディングによる選択可能な６
４Ｍ×１及び１６Ｍ×４構成を有するメモリ装置であ
る。この選択は、製造工程の段階で従来技術と同様に所
定のボンドパッドをＶＳＳにボンディングワイヤを接続
することで選択することができる。一般的な６４ＭＤＲ
ＡＭの仕様は、１１ピンから２５ピン内に配置されたア
ドレス入力端子Ａ０からＡ１２の合計１３個のビットを
時分割に入力することでメモリアレイを特定することが
できる。従って、行アドレスを取り込むことで、内部ア
ドレスバスに接続された冗長メモリデコーダが正規のメ
モリアレイを選択するか冗長メモリアレイを選択するか
否か判断するのである。本発明の説明において全アドレ
スビットと定義するときは、行列アドレスの全ビットす
なわち２６ビットを意味すると共に、行又は列のアドレ
ス一方のアドレスを意味するものとする。従って、半ア
ドレスビットは、１３ビットと上位６若しくは７ビット
を意味するものとする。これらは、設計者が変更可能な
ものであり、メモリ装置の出力ビット構成の選択により
最適化をなし得るものである。

【００１７】図８は、冗長機構を示す。冗長度プログラ
ミングにおいて、メモリ象限は合計８ブロックの５１２
Ｋビットに２分割された１Ｍビットメモリアレイを有す
る。各メモリアレイブロックは４本の行冗長メモリを有
している。これは、フューズデコーダ８２若しくは９２
によって同時選択される。同時選択するにはアドレスバ
スのビットデータの全てではなく約半分のアドレスビッ
トを使用して冗長行アドレスとすることができる。フュ
ーズデコーダの数は全アドレスデコーディングの場合に
比して半分で済み回路面積は小規模の面積で足りる。４
本の行冗長メモリを同時に選択するのは、ワード線短絡
故障の場合極めて有効に機能する。それは、メモリセル
の構造が２ワード線毎に設けられて、隣接するワード線
相互に短絡不良が生じた場合に４本のワード線を同時に
救済する方法が各ワード線毎にアドレスデコードして救
済する場合に比して有効だからである。但し、４本同時
選択はワード線短絡不良のみに使用するものでなくビッ
ト不良にも使用することができる。この場合、正常のメ
モリを冗長行に置換させることとなる。一方、ビット不
良及び１本のワード線不良を救済する場合は、１本の行
冗長メモリを選択することにより行う。これは冗長可能
な行線の数を増加させる故に増加分の冗長メモリアドレ
スデコーダを必要とする。全ての冗長行メモリにビット
不良に対応するデコーダを設けると冗長度は向上するが
チップ全体の面積を増大することに注意しなければなら
ない。従って、チップレイアウト設計上固有の故障モー
ドがワード線故障が多い場合はビット不良を救済するデ
コーダの数を減少させることができる。微細加工が進ん
だサブマイクロン技術においては、全ての不良モードが
ビット不良となる確率は少ないが、ワード線短絡不良の
増加が予想されている。そこで、半ビットアドレスに応
答して４本の行冗長線を選択するフューズデコーダ８２
から９２を設けてワード線短絡故障を救済し、同時に全
アドレスビットに応答してビット不良モードを救済する
フューズデコーダ８６から９４を設けることで全フュー
ズデコーダが占めるチップ面積を減少させる。このよう
に構成した場合であっても何等冗長度は低下せず、かつ
チップの集積度を増大させることができる。図８に示す
冗長機構は、１のメモリ象限とフューズデコーダの接続
であるが、全任意（ＡＮＹ ＴＯ ＡＮＹ）方式の冗長
機構を使用する場合はフューズデコーダ８２から９４は
図示していない他のメモリ象限の不良メモリを置換させ
るために機能することができる。この場合、全ビットと
は行アドレスの全てを使用することとする。なお、全任
意方式でなく固定方式を使用すればブロック内のみの冗
長機構がメモリブロック特有の行アドレス桁を使用すれ
ば足りるのでフューズデコーダの数を更に減少させるこ
とができる。

【００１８】図９は、ＲＲＱＳ（ＲＯＷ冗長象限選択）
回路を示す。これは図８のフューズデコーダに使用する
ことができる。アドレスビット信号をデコーディングし
て冗長行がどの象限に属するか識別する。デバイスには
４つのＲＲＱＳ回路があり、その各々がアレイの象限を
選択する。ＲＲＱＳ回路は１２入力「ＮＯＲ」ゲートと
して設計されている。この回路を設計する際、冗長アド
レスが修理された象限に属さない場合には、ＲＲＱＳの
対応するフューズが溶断される。その象限は修理された
行に対してフューズは溶断されない。このようにするこ
とにより、冗長行がアドレスされその象限に属する場合
は、常に節点Ｎ２が低レベルになり活性化出力ＲＲＱＳ
信号、即ち、ＴＬＲＱ＿及びＲＲＱＳＱが生じる。冗長
行がその象限に属さないかアドレスされた冗長行でない
場合は節点Ｎ２は高レベルのままである。ＲＲＬ２信号
はプリチャージ中にＭＰ１をオンにしてＮ２を高レベル
に充電するのに使用する。インバータを有するＭＰ２は
選択されない場合にプリチャージレベルを節点Ｎ２に保
持するのに使用される。設計により冗長アドレスは任意
数の活性化する象限を選択することもできることに留意
すべきである。これは、修理された行を有する象限に関
するＲＲＱＳ回路内の選定アドレスに対応するフューズ
を溶断しないことで実現される。ＲＲＱＳ回路のフュー
ズは、溶断されるとプリデコーディングされたアドレス
ビット信号がトランジスタのゲートに印加されても節点
Ｎ１の電位を放電しない一方、フューズが溶断されず残
っていると選択されたトランジスタはこの節点Ｎ１を放
電させることでインバータＩＶ２の出力を高論理レベル
とすることができる。

【００１９】図１０は、別の冗長アドレス一致回路のフ
ューズデコーダを示す。これも図８で示したフューズデ
コーダとして使用できる。冗長メモリを使用する際は付
勢フューズＦＥを溶断すれば足りる。Ｐチャンネルトラ
ンジスタＰＣＨ＿１は、起動信号ＳＴＡＲＴＵＰにより
付勢されＲＥＮ＿信号を発生する。アドレスＡＦ＿０か
らＡＦ１１とＲＥＮ＿信号の「ＮＯＲ」論理出力をプロ
グラム可能なフューズを介してワイヤード「ＯＲ」接続
されたＮ１からＮ３の各入力信号を「ＮＡＮＤ」論理ゲ
ートにより論理演算する。これにより冗長メモリを使用
することをデバイスは判断することができる。また、４
個のフューズを一グループとして並列にしようしている
が、各「ＮＯＲ」ゲートは直列接続されたフューズの溶
断後の高抵抗値若しくは不完全な溶断による中抵抗値で
は次段の「ＮＡＮＤ」論理ゲートの論理レベルまで達す
ることができない。従って、アドレスの一致信号は信頼
性の高いものである。更に、Ｐチャンネルトランジスタ
ＰＣＨ＿１のファンアウトは大きくなるが、通常の動作
状態で１２個程度のゲートを駆動すには通常の大きさの
トランジスタであればよい。

【００２０】以上においては、本発明を実施例に関して
詳細に説明したが、この説明は単に例示的なものであ
り、限定的な意味のものとして解釈してはならない。更
に、本発明の実施例の細部における多くの変更及び本発
明の他の実施例は、この説明を参照した本技術分野に通
常に習熟した者にとっては明かであり、且つ実現可能で
有ることをを理解すべきである。例えば、上述の本発明
をＤＲＡＭに関して説明したが、それは読取り専用メモ
リ（ＲＯＭ）及びスタティックランダムアクセスメモリ
（ＳＲＡＭ）を含めて任意のメモリに対する冗長構成と
しても使用され得る。更に、Ｎチャンネルトランジスタ
はＰチャンネルトランジスタに置換することもできるこ
とや、電界効果トランジスタをバイポーラトランジスタ
に置換することも同様である。なお、ここで電界効果ト
ランジスタと称したものはＭＯＳトランジスタであり得
る。これらの構成は、周知の半導体製造技術を用い、集
積回路上に形成される。全てのこのような変更及び他の
実施例は、特許請求の範囲に示されている本発明の真の
範囲及び技術思想内にある。

【００２１】

【発明の効果】本発明において開示される発明のうち代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００２２】（１）半導体集積回路で発生するワード線
短絡故障の欠陥メモリセルを行冗長メモリセルグループ
に置換し、ビット故障の欠陥メモリセルを他の冗長行メ
モリに置換することができる。

【００２３】（２）冗長ワード線グループ専用フューズ
デコーダと冗長ワード線専用フューズデコーダを１のメ
モリチップに混在させることで、フューズデコーダ全体
の面積を減少させることができる。

【００２４】（３）製造歩留まりを向上できる半導体集
積回路装置を提供することができる。

【００２５】

【図面の簡単な説明】

【図１】半導体メモリチップの平面図である。

【図２】メモリアレイの一部分の平面図である。

【図３】メモリアレイの一部分の斜視図である。

【図４】冗長メモリアドレス一致回路である。

【図５】６４ＤＲＡＭの欠陥メモリセルを補償するため
の冗長機構である。

【図６】欠陥メモリ数と冗長度を歩留率によって表した
相関図である。

【図７】６４Ｍ×１ビットと１６Ｍ×４ビット構成の６
４ＭＤＲＡＭピン配置図である。

【図８】不良メモリ冗長機構の配置図である。

【図９】ＲＲＱＳ（行冗長象限選択）の回路図である。

【図１０】冗長アドレス一致回路のフューズデコーダの
回路図である。

【符号の説明】

２ トランジスタグループ ３ Ｐチャンネルトランジスタ ４、溶断フューズ ５、８ インバータ ６ インバータグループ ７ 「ＮＡＮＤ」ゲート １０ 半導体チップ １２ 半導体基板 １５ ビット線コンタクト １７ ビット線 １９ ワード線 ２８ ドレイン ４１、４２ 相互接続線 ４３ 通過トランジスタ ４４、４５ トレンチキャパシタ領域 ４６ メモリセル ４８ 電界板 ５０ 不純物領域 ５６ ソース領域 ７０、７４、７６、７８ 冗長ワード（行：ＲＯＷ）線
グループ ７２ 冗長ワード（行：ＲＯＷ）選択線 ８２、８４、８８、９２ ワード線グループ選択フュー
ズデコーダ ８６、９０、８４ ワード線選択フューズデコーダ １００、１０２、１０４、１０６、１０８、１１０、１
１２、１１４メモリアレイブロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 行及び列のメモリアドレス信号を受け所
   定のメモリセルをアクセスする半導体メモリ装置であっ
   て、各々の入力手段が該アドレス信号線に接続されたプ
   ログラム可能な複数のフューズ手段、該アドレス信号線
   の一部のビットに応答して冗長メモリグループを選択す
   る冗長メモリアドレスグループデコーダと、該アドレス
   信号の全ビットに応答して活性化された冗長メモリグル
   ープの一部を選択する冗長メモリアドレスデコーダとを
   含み、欠陥メモリセルを冗長メモリセルに置換する冗長
   手段を含む半導体メモリ装置。