CN1153984A - 半导体存储器件的冗余电路及其方法 - Google Patents

Abstract

此处公开的是一种用来在处理过程中储存信息并带有在处理完成之后储存可替换故障存储单元的数据的信息的备用存储单元的半导体存储器件的冗余电路，其中若从外部输入指明故障存储单元的地址，则相应于此地址产生内部故障单元替换地址，致使储存在正常存储单元中的数据的读出截止，并对应于内部故障单元替换地址输出可替换故障数据的校正数据。

Description

半导体存储器件的冗余电路 及其方法

本发明涉及到一种半导体存储器件，更确切地说是一种带有备用存储单元的半导体存储器件的冗余电路及其方法，在备用存储单元中储存有用来替换故障存储单元数据的信息。

近来，由于半导体存储器件采用了高集成度和高容量存储单元，芯片尺寸正比于此类功能的发展而增加。芯片尺寸的增大通常引起芯片成品率下降。而且，为了获得高的芯片集成度而放松了设计规则，致使降低了芯片的成品率。

根据这一趋势，已采用各种替换有故障的单元的方法来改善作为高集成度存储器件最重要指标之一的芯片成品率。作为一种故障单元替换技术的纠错码(以下称之为ECC)，采用了通常用于数字通信的汉明码(hamming code)，以便使读自存储单元的数据中产生错误的数据能够通过将读自存储单元的数据同奇偶误差数据进行组合而由校正数据替换。这样就可纠正存储单元的故障和数据读出过程中的错误。

但在采用ECC(纠错码)的情况下有下列缺点，即芯片面积增大了，且对于为组合而读出的数据中的某些故障数据来说，其纠错变得不可能。

作为另一种故障单元替换技术的冗余技术由备用存储单元和正常存储单元组成存储单元，以便当正常存储单元发现有故障时可用备用存储单元来替换有故障的存储单元。冗余技术主要应用于DRAM(动态RAM)、SRAM(静态RAM)和PROM(可编程ROM)中。

但这种冗余技术尚末普遍地应用于掩模型ROM。其理由是掩模型ROM所用存储单元中的数据在处理过程中被储存，不同于其它存储器件，从而不可能将测试电学特性过程中发现的故障存储单元的信息在处理完成之后存入备用存储单元。因而，当冗余技术应用于掩模型ROM时，要求采用同正常存储单元分隔开的备用存储单元，从而即使处理完成之后也有可能储存信息。作为存储单元，提供了带有浮栅的用于PROM的存储单元和带有熔丝的存储单元。

在采用冗余技术的情况下，其优点是在替换存储单元故障过程中，冗余技术比ECC所占面积更小。然而，在地址加于芯片之后，要确定地址是否指出故障存储单元。于是，在指出故障存储单元的情况下，就产生下列问题，即对用来输出数据的备用存储单元地址的存取使存取时间延迟。亦即，存在存取时间变长的问题。

在采用页面方式(在每次读出对应于若干字的所有数据之后，顺序输出数据以缩短存取时间)的情况下，为采用冗余技术，要求同字数相同数目的备用存储单元来修复一个故障存储单元。特别是在掩模型ROM中，要求采用另一类同正常存储单元分隔开的备用存储单元，以致备用存储单元占据过大的芯片面积。在同ECC一起使用冗余技术以改善成品率的情况下，也有出现上述缺点的问题。

因此，本发明的目的是提供一种半导体存储器件的冗余电路及其方法，以便借助于固定和采用数据输出缓冲器的输入而无需备用存储单元读出过程的方法来降低存取时间的延迟，更确切地说是防止掩模型ROM中存储单元存取时间发生延迟。

本发明的另一目的是提供一种半导体存储器件的冗余电路及其方法，以使不管采用页面方式和同时采用ECC，即使在小面积中也获得芯片的高成品率。

本发明的又一目的是提供一种半导体存储器件的冗余电路及其方法，以便使对应于指定故障地址的地址的校正数据同数据输出缓冲器连接，而且使读取储存在正常存储单元中的数据的读出放大器同数据输出缓冲器断开。

本发明的各个目的用下列方法来达到：提供半导体存储器件的冗余电路以便在处理过程中储存信息，它带有备用存储单元，储存着处理完成之后能替换故障存储单元数据的信息，其中若从外部输入指明故障存储单元的地址，则冗余电路产生对应于指明故障存储单元的地址的内部故障单元替换地址，以致截止储存在正常存储单元中的数据的读出，并对应于内部故障单元替换地址输出可替换故障数据的校正数据。

本发明的各个目的还用下列方法来达到：提供半导体存储器件的冗余方法以便在处理过程中储存信息，并带有备用存储单元，它储存着在处理完成之后能替换故障存储单元数据的信息，其中若从外部输入指明故障存储单元的地址，则冗余电路产生相应于上述指明故障存储单元的地址的内部故障单元替换地址，以致截止储存在正常存储单元中的数据的读出，并对应于内部故障单元替换地址输出替换故障数据的校正数据。

根据本发明最佳实施例的冗余电路包含一个用来输入和译码从外部施加的地址的正常译码器；一个带有多个正常存储单元的正常存储单元阵列(其中一个有关的正常存储单元被正常译码器输出的正常译码信号所指明)；一个用来在外部地址输入以记忆指明正常存储单元中的故障存储单元的故障指明地址之后，对应于故障指明地址而产生内部故障单元替换地址的冗余地址存储电路；一个用来输入内部故障单元替换地址以产生路径选择信号的内部故障单元替换地址加法器；一个受路径选择信号控制的用来输入从冗余地址储存电路所输出的内部故障单元替换地址，并相应于内部故障单元替换地址而输出可替换故障数据的校正数据的冗余数据储存电路；一个用来读取正常存储单元阵列所输出的数据的读出放大器；以及一个数据输出路径选择电路，其中相应于路径选择信号而选择性地将读出放大器的输出或者冗余数据储存电路输出的校正数据连接到数据输出缓冲器，从而在输入了故障地址的情况下，读出放大器和数据输出缓冲器被断开，而校正数据同数据输出缓冲器彼此被连接。

以下参照附图来详细描述本发明，其中相似的参考号表示相同或相似的元件。

图1是根据本发明的半导体存储器件的方框示意图。

图2是详细的电路图，示出了图1的冗余地址储存电路。

图3是详细的电路图，示出了图1的冗余数据储存电路。

图4是详细的电路图，示出了图1的内部故障单元替换地址加法器。

图1是根据本发明的半导体存储器件的方框示意图。

图1所示半导体存储器件包含一个用来输入加自外部的地址的输入焊盘2；一个用来缓冲输入焊盘2所输出的外部地址的输入缓冲器4；一个用来对输入缓冲器4输出的外部地址进行译码的正常译码器10；一个带有多个正常存储单元，其中一个有关的正常存储单元由正常译码器10所输出的正常译码信号所指明的正常存储单元阵列12；一个在输入了从输入缓冲器4输出的外部地址以记忆指明正常存储单元中的故障存储单元的故障指明地址之后，用来产生对应于故障指明地址的内部故障单元替换地址RR0-RRn的冗余地址储存电路6；一个当内部故障单元替换地址RR0-RRn中的一个地址被激活时用来输入冗余地址储存电路6所输出的内部故障单元替换地址RR0-RRn以产生路径选择信号SD的内部故障单元替换地址加法器14；一个被路径选择信号SD控制的用来输入冗余地址储存电路6所输出的内部故障单元替换地址RR0-RRn，并对应于内部故障单元替换地址而输出可用以替换故障数据的校正数据RDO-RDn的冗余数据储存电路8；一个用来读取正常存储单元阵列12所输出的数据的读出放大器24；一个数据输出路径选择电路DES(它由一个反相器I1和第一与第二传输门T1与T2组成，且相应于内部故障单元替换地址加法器的输出而选择性地将读出放大器24的输出或冗余数据储存电路8所输出的校正数据RD0-RDn连接到数据输出缓冲器26)；以及多个数据输出电路16、18、20、…、22，其中每个都有一个用来将数据输出缓冲器26所输出的数据传送到外部去的数据输出焊盘28。在上述图1的半导体存储器件(带有在处理过程中用来储存信息的备用存储单元，并带有处理完成之后储存可替换故障存储单元的数据的信息的备用存储单元)中，冗余地址储存电路6产生相应于外部输入的指明故障存储单元的地址的内部故障单元替换地址，以致截止储存在正常存储单元中的数据的读出，而且相应于内部故障单元替换地址能够替换等同于或整数倍于存储器件的输出数据位数的单元数据位数的故障。

换言之，在图1所示的半导体存储器件中，当先前记忆的指明故障存储单元的地址从外部输入时，冗余地址储存电路6就产生内部故障单元替换地址RR0-RRn，而且从读出放大器24到数据输出缓冲器26的数据传送路径借助于控制内部故障单元替换地址加法器14输出的数据路径选择信号SD而被切断，而对应于加自外部的地址的数据从冗余数据储存电路8被选择出来，致使冗余数据储存电路8同数据输出缓冲器26彼此直接连接，从而输出正确数据。

相反，如果输入不指明故障存储单元的地址，则冗余地址储存电路6就进行正常运行。亦即，读出放大器24读取储存在正常存储单元阵列12中的有关存储单元中的数据以便将读出的数据传送到数据输出缓冲器26，而冗余数据储存电路8同数据输出缓冲器26断开。

在图1所示的结构中，若从外部加入指明故障地址的地址，则记忆在冗余数据储存电路8中设定为“高”逻辑态或“低”逻辑态的数据就从数据输出缓冲器26直接输出到外部而不读取备用存储单元，相比之下，在现有技术中则读出放大器24要读取备用存储单元以便输出数据，因此可消除备用存储单元的存取时间延迟。

另一方面，在图1所示的半导体存储器件中，由于读出放大器24设定数据输出缓冲器26的输入为逻辑“高”或“低”态以输出数据，故不管采用页面方式还是ECC，对于一个故障地址都只提供同输出管脚数目相等数目的备用存储单元，因此冗余电路的面积可做小。

图2是一个详细的电路图，示出了图1的冗余地址储存电路6。图2所示的冗余地址储存电路6包含一个连接在电源电压VCC和控制节点N1之间的主熔断器MF；一个N沟型第一传输晶体管30，其漏极连接于控制节点N1而栅极连接于控制存储器件的“待用/工作”状态的芯片选择信号CE；一个耗尽型晶体管32，其漏极连接于第一传输晶体管30的源极，而其源极和栅极共接于地电压VSS；一个P沟型第二传输晶体管34，其源极连接于电源电压VCC而栅极连接于芯片选择信号CE的反相信号 CE；一个P沟型第三传输晶体管36，其源极连接于第二传输晶体管的漏极，漏极连接于导线L1，而栅极连接于控制节点N1；一个N沟型第四传输晶体管38，其漏极连接于导线L1，栅极连接于芯片选择信号CE的反相信号 CE，而源极连接于接地电压VSS；一个第一熔断器组f1、f2、…、f6，它们的一端都连接于导线L1；以及N沟型地址输入晶体管40、42、…、48和50，它们连接在第一熔断器组的另一端同地电压VSS之间，并具有分别输入到其栅极的地址A0、A0、… An、An。

从图2所示的冗余地址储存电路可知，当存储器件处于“待用”状态时，若指明了指明故障存储单元的地址，则冗余地址储存电路的接法是控制存储器件“待用/工作”状态的芯片选择信号CE被加到内部路径以便防止内部故障单元替换地址输入其上的内部路径处于浮态。在图2所示的接法中，可采用电阻元件来代替耗尽型晶体管32。

在图2所示的冗余地址储存电路6中，指明故障存储单元的地址被输入到分别连接于熔断器f1、f2、…、f6的地址输入晶体管40、42、…、50的栅极，故连接于输入了地址“1”的N沟型晶体管的熔断器被截断。此时，由于主熔断器MF被截断，第二和第三传输晶体管34和36就接通，使逻辑“高”态信号设定到导线L1，并通过反相器I2、I3和I4产生处于逻辑“低”态的内部故障单元替换地址RR0。

图3的详细电路图示出了图1的冗余数据储存电路8。示于图3的冗余数据储存电路包含一个用来输入并反转内部故障单元替换地址RR0的反相器I5；一个第一熔断器组f8、f10、…、f12，它们的一端连接于电源电压VCC；一个第二熔断器组f9、f11、…、f13，它们的一端连接于地电压VSS；以及一个传输晶体管组，它由串联在第一和第二熔断器组之间的P沟型传输晶体管52、56、…、60和N沟型传输晶体管54、58、…、62组成。从而，熔断器组和传输晶体管组以相同于上述的接法在导线L2、L3、…、L4上平行延伸，它们连接于P沟型传输晶体管和N沟型传输晶体管所连接的公共节点，而其它的内部故障单元替换地址RR1-RRn被输入到熔断器组和传输晶体管组。结果就产生了可替换对应于内部故障单元替换地址RR0-RRn的故障数据的校正数据RD0-RDn。

下面对图3所示的冗余数据储存电路8进行更详细的描述。图3中的冗余数据储存电路8包含一个带有各有一端连接于电源电压VCC的熔断器f8、f10、…、f12的第一子块；P沟型晶体管52、56、…60，其源极或漏极连接于熔断器f8、f10、…、f12的另一端，栅极分别连接于内部故障单元替换地址RR0，而漏极或源极分别连接于导线L2、L3、…L4；N沟型晶体管54、58、…、62，其漏极分别连接于导线L2、L3、…、L4，而栅极分别连接于反相器I5的一个输出端；以及分别连接在N沟型晶体管54、58、…、62的源极同地电压VSS之间的熔断器f9、f11、…、f13，第一子块配备有多个具有同第一子块相同的结构的子块，且沿延伸方向彼此并联，从而各个内部故障单元替换地址RR1-RRn被相应地输入到多个子块，而且，被路径选择信号SD控制的反相器I9、I10、…、I14和放电晶体管100、102、…、104分别提供在各导线L2、L3、…、L4同地电压VSS之间，从而产生可替换故障数据的校正数据RD0-RDn。

在图3所示的冗余数据储存电路6中，若处于逻辑“低”态的内部故障单元替换地址RR0输入到第一子块，第一子块的P沟型晶体管52、56、…、60和N沟型晶体管54、58、…、62全部接通。若熔断器f9截断而熔断器f8不截断以产生可替换对应于内部故障单元替换地址RR0的故障数据的校正数据RD0，则通过反相器I9和I10产生处于逻辑“高”态的校正数据RD0。此时，第一子块中的其余熔断器f10、f11、f12和f13不截断，以致电源电压VCC被放电到地电压VSS。

借助于上述熔断器截断操作，也可容易地产生对应于内部故障单元替换地址RR1-RRn的其余的校正数据RD1-RDn。

图4的详细电路图示出了图1的内部故障单元替换地址加法器14。图4所示的内部故障单元替换地址加法器14包含与非门NAND1和NAND2，其上要输入内部故障单元替换地址RR0-RRn；一个或非门NOR1，其上要输入与非门NAND1和NAND2的输出信号；一个用来反转或非门NOR1的输出信号的反相器I15；以及一个用来输入反相器I15的输出信号以产生路径选择信号SD的反相器I16。如图1所示，路径选择信号SD控制着传送门T1和T2，从而若输入指明故障存储单元的地址，就使读出放大器24同数据输出缓冲器26断开并使冗余数据储存电路8同数据输出缓冲器26接通。

参照图1-图4将更详细地描述根据本发明的半导体存储器件。根据图2的冗余地址储存电路6是一种用来记忆多个输入故障数据的地址(亦即指明正常存储单元阵列中的故障存储单元的多个地址)的电路。根据图3的冗余数据储存电路8是一种用来记忆故障数据的电路。从根据图2的冗余地址储存电路输出的内部故障单元替换地址RR0-RRn在指明故障存储单元的地址加于芯片的情况下被激活，而校正数据RD0-RDn替换故障数据。

根据图4的内部故障单元替换地址加法器14是一种用来选择性地确定数据输出路径的电路，其中的冗余数据储存电路8同数据输出缓冲器26相连接，或者是读出放大器24同数据输出缓冲器26相连接。此时，倘若内部故障单元替换地址RR0-RRn处于非激活态，则内部故障单元替换地址加法器14产生的路径选择信号SD是非激活的，因此消去了冗余数据储存电路8中的浮置节点，读出放大器24的输出被输入到数据输出缓冲器26中。换言之，产生了处于逻辑“高”态的路径选择信号SD，使第一传送门T1关断而第二传送门T2接通，致使读出放大器24同数据输出缓冲器26彼此连接。

另一方面，当任何一个内部故障单元替换地址RR0-RRn处于激活态时，从内部故障单元替换地址加法器14产生的路径选择信号SD就被激活，致使读出放大器24同数据输出缓冲器26断开而冗余数据储存电路8同数据输出缓冲器26彼此连接。换言之，产生了处于逻辑“低”态的路径选择信号SD，致使第一传送门T1接通而第二传送门关闭，从而将冗余数据储存电路8同数据输出缓冲器26连接。

在图1所示的半导体存储器件中，若将地址加于芯片，则存储器件由地址执行正常运行，而冗余地址储存电路6确定此地址是不是记忆在冗余地址储存电路6之中的地址，亦即指明故障存储单元的地址。

当地址不记忆在冗余地址储存电路6之中时，则不激活内部故障单元替换地址RR0-RRn，致使无法控制芯片的正常运行。换言之，读出放大器24同数据输出缓冲器26被相互连接，致使读出数据从正常存储单元阵列12输出。然而相反，当故障数据被指明时，内部故障单元替换地址RR0-RRn就被激活并输入到内部故障单元替换地址加法器14，以致路径选择信号SD被激活，从而对应于路径选择信号SD而从冗余数据储存电路8输出数据。如果是这样，则数据输出缓冲器26同读出放大器24被断开，而冗余数据储存电路8同数据输出缓冲器26将彼此连接，致使正确数据经由数据输出缓冲器26从冗余数据储存电路8输出。

虽然已描述了本发明的最佳实施例，但本技术领域的熟练人员都理解可以作出各种改变和修正，其元件可作等效的替换而不超越本发明的范围。例如，本领域的熟练人员很易理解，虽然采用了图2和图3所示的熔断器电路，但在冗余地址储存电路6和冗余数据储存电路8的结构中，也可采用熔断器以外的其它开关元件。

如前所述，提供了一种半导体存储器件的冗余电路和方法，其中借助于固定和使用数据输出缓冲器的输入，无需读取备用存储单元，根据本发明就可降低存取时间的延迟时间，特别是可防止掩模型ROM中存储单元存取时间的延迟，而且不管采用页面方式和ECC还可改善小面积中的成品率。

Claims (7)

1.一种用来在处理过程中储存信息并带有在处理完成之后储存可替换故障存储单元的数据信息的备用存储单元的半导体存储器件的冗余电路，

其中若从外部输入指明上述故障存储单元的地址，则对应于指明上述故障存储单元的上述地址而产生内部故障单元替换地址，致使储存在正常存储单元中的数据的读出被截止并对应于上述内部故障单元替换地址而输出替换上述故障数据的校正数据。

2.一种用来在处理过程中储存信息并带有在处理完成之后储存可替换故障存储单元的数据的信息的备用存储单元的半导体存储器件的冗余电路，上述冗余电路包含：

用来输入和译码加自外部的地址的正常译码装置；

一个带有多个正常存储单元的正常存储单元阵列，上述多个正常存储单元由从上述正常译码装置输出的正常译码信号来相应地指明；

用来在输入上述外部地址并记忆上述指明上述正常存储单元中的故障存储单元的故障指明地址之后，产生对应于故障指明地址的内部故障单元替换地址的冗余地址储存装置；

用来输入上述内部故障单元替换地址从而产生路径选择信号的内部故障单元替换地址加法器；

用来在上述路径选择信号控制下输入由上述冗余地址储存装置所输出的上述内部故障单元替换地址，并对应于上述内部故障单元替换地址输出可替换故障数据的校正数据的冗余数据储存装置；

用来读取上述正常存储单元阵列所输出的数据的读出放大器装置；以及

用来对应于上述路径选择信号而选择性地将上述读出放大器装置的输出或上述冗余数据储存装置输出的上述校正数据连接到数据输出缓冲器的数据输出路径选择装置，

从而当上述内部故障单元替换地址被输入时，上述读出放大器装置同上述数据输出缓冲器就被断开，而上述校正数据同上述数据输出缓冲器彼此连接。

3.权利要求2所述的冗余电路，其中所述的冗余地址储存装置包含：

一个连接在电源电压和控制节点之间的主熔断器；

一个N沟型第一传输晶体管，其漏极连接于上述控制节点，而栅极连接于控制上述存储器件的“待用/运行”状态的芯片选择信号；

一个耗尽型晶体管，其漏极连接于上述第一传输晶体管的源极，而源极和栅极共接于地电压；

一个P沟型第二传输晶体管，其源极连接于上述电源电压，而栅极连接于上述芯片选择信号的反相信号；

一个P沟型第三传输晶体管，其源极连接于上述第二传输晶体管的漏极，漏极连接于导线，而栅极连接于上述控制节点；

一个N沟型第四传输晶体管，其漏极连接于上述导线，栅极连接于上述芯片选择信号的上述反相信号，而源极连接于上述地电压；

一个第一熔断器组，其一端各连接于上述导线；以及

N沟型地址输入晶体管，它连接在上述第一熔断器组的另一端同上述地电压之间，并具有分别输入到其栅极的地址，

从而根据指明上述故障存储单元的上述地址而截断上述熔断器组，致使当上述地址被输入时，上述冗余地址储存电路就产生上述内部故障单元替换地址。

4.权利要求2所述的冗余电路，其中所述的冗余数据储存装置包含：

一个第一熔断器组，其一端各连接于上述电源电压；

一个第二熔断器组，其一端各连接于上述地电压；以及

一个传输晶体管组，它由串联在上述第一和第二熔断器组之间的P沟型传输晶体管和N沟型传输晶体管组成，上述传输晶体管组的栅极被上述内部故障单元替换地址和上述内部故障单元替换地址的反相信号所控制，

从而上述熔断器组和上述传输晶体管组以相同的结构在导线上彼此平行地延伸，导线连接于上述P沟型传输晶体管和上述N沟型传输晶体管所连接到的公共节点上，而其余的上述内部故障单元替换地址被输入到上述熔断器组和上述传输晶体管组，致使对应于上述内部故障单元替换地址产生可替换上述故障数据的校正数据。

5.权利要求2所述的冗余电路，其中所述的内部故障单元替换地址加法器至少包含上述内部故障单元替换地址输入其上的第一和第二与非门装置以及上述第一和第二与非门装置的输出信号分别输入其上的或非门装置。

6.一种用来在处理过程中储存信息并带有在处理完成之后储存可替换故障存储单元的数据信息的备用存储单元的半导体存储器件的冗余方法，

其中若从外部输入指明上述故障存储单元的地址，则对应于指明上述故障存储单元的上述地址产生内部故障单元替换地址，致使储存在正常存储单元中的数据的读取截止，并对应于上述内部故障单元替换地址输出替换故障数据的校正数据。

7.一种用来在处理过程中储存信息并带有在处理完成之后储存可替换故障存储单元的数据的信息的备用存储单元的半导体存储器件的冗余方法，它包含下列步骤：

在输入并译码加自外部的地址之后，用正常译码信号为指明正常存储单元阵列的对应正常存储单元而正常地译码；

在上述外部地址输入之后，对应于故障指明地址产生内部故障单元替换地址，从而记忆指明上述正常存储单元中的上述故障存储单元的上述故障指明地址；

输入上述内部故障单元替换地址，从而产生路径选择信号；

在上述路径选择信号控制下输入上述内部故障单元替换地址，并对应于上述内部故障单元替换地址输出可替换故障数据的校正数据；

读取上述正常存储单元阵列输出的数据；以及

对应于上述路径选择信号，选择性地选择一个将上述读出步骤读出的数据或者上述校正数据连接到数据输出缓冲器的数据输出路径；

从而当输入上述内部故障单元替换地址时，上述读出放大器同上述数据输出缓冲器就被断开，而上述校正数据同上述数据输出缓冲器互相连接。

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