JP4311917B2

JP4311917B2 - 半導体装置

Info

Publication number: JP4311917B2
Application number: JP2002190800A
Authority: JP
Inventors: 宏清水; 亘横関
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2009-08-12
Anticipated expiration: 2022-06-28
Also published as: TW200401429A; KR100882344B1; CN1471164A; JP2004039680A; KR20040002693A; US6822912B2; CN1329925C; TWI257700B; US20040001384A1

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、複数のマクロとヒューズとによって構成されるマクロと、ヒューズとを有する半導体装置に関する。
【０００２】
【従来の技術】
例えば、メモリ等の半導体装置では、セルアレイを複数のブロックに分割しておき、何れかのブロックに不具合が存在する場合には、他のブロックによって当該ブロックを代替させる方法が採用されており、このような方法によれば歩留まりを向上させることができる。
【０００３】
図１４は、従来におけるこのような方法の一例を示す図である。
この図において、半導体装置１０は、マクロ１０ａ〜１０ｄ、ヒューズ１０ｅ〜１０ｈおよび接続ライン１０ｉ〜１０ｌによって構成されている。
【０００４】
マクロ１０ａは、例えば、複数のブロックに分割されたセルアレイによって構成されている。ブロックのうちの一つは冗長ブロックとされ、それ以外は通常ブロックとされている。
【０００５】
ヒューズ１０ｅ〜１０ｈは、全て同様の構成となっており、ヒューズ１０ｅを例に挙げて説明すると、図１５に示すように、プルアップ抵抗２０、接続部２１、ヒューズ素子群２２およびデコーダ２３によって構成されている。マクロ１０ａを構成する所定の通常ブロックに不具合が生じた場合には、ヒューズ素子群２２を構成するヒューズ素子をレーザ光線により所定のパターンとなるように溶断することにより、代替の対象となる通常ブロックを指定する。
【０００６】
次に、以上の従来例の動作について説明する。なお、以下ではマクロ１０ａ〜１０ｄは、１０個の通常ブロックと１個の冗長ブロックとを有するものとして説明する。
【０００７】
例えば、マクロ１０ａ〜１０ｄのうち、マクロ１０ａにおいては第１の通常ブロックに不具合が生じており、また、マクロ１０ｃにおいては第３の通常ブロックに不具合が生じており、その他のマクロ１０ｂ，１０ｄは正常であるとする。
【０００８】
その場合、ヒューズ１０ｅの第１番目の通常ブロックに対応するヒューズをレーザ光線によって溶断し、また、ヒューズ１０ｇの第３番目の通常ブロックに対応するヒューズをレーザ光線によって溶断する。
【０００９】
その結果、ヒューズ１０ｅでは、溶断されたヒューズからの出力は“Ｌ”の状態になり、それ以外のヒューズについては“Ｈ”の状態になることから、デコーダ２３はヒューズ素子群２２からのこのような信号をデコードし、マクロ１０ａに供給する。
【００１０】
マクロ１０ａでは、ヒューズ１０ｅのデコーダ２３から供給された信号に応じて第１の通常ブロックを冗長ブロックによって代替させる。その結果、第１の通常ブロックは除外されて、冗長ブロックによって置換されるので、正常に動作することが可能になる。
【００１１】
ヒューズ１０ｇおよびマクロ１０ｃにおいても同様の動作が行われ、第３番目の通常ブロックが冗長ブロックによって代替され、正常に動作することが可能になる。
【００１２】
なお、マクロ１０ｂ，１０ｄは正常であるので、代替は行われない。
【００１３】
【発明が解決しようとする課題】
ところで、近年では、半導体プロセスの微細化により、マクロ１０ａ〜１０ｄのサイズが縮小する傾向にある。一方、ヒューズ１０ｅ〜１０ｈは、レーザ光線によって選択的に溶断する必要があるため、個々のヒューズを配置する距離をある程度確保する必要がある。そのため、プロセスの微細化によってマクロ１０ａ〜１０ｄは縮小されるにも拘わらず、ヒューズ１０ｅ〜１０ｈのサイズが縮小されないため、この部分がネックとなって半導体装置全体のサイズの縮小が困難となるという問題点があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、複数のマクロブロックおよびヒューズを有する半導体装置のサイズを縮小することを可能とすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明では上記課題を解決するために、それぞれが所定の機能を有する回路によって構成される複数の通常ブロックと、前記通常ブロックと同一の機能を有し、何れかの前記通常ブロックに不具合が生じた場合に当該通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロと、前記複数のマクロによって共用され、前記マクロが有する前記冗長ブロックによって代替させる前記通常ブロックを指定するための情報を保持するヒューズと、を有し、前記ヒューズは、前記共用されている前記複数のマクロの何れかひとつに不具合を有する前記通常ブロックが含まれている場合には、当該マクロの当該通常ブロックを前記冗長ブロックによって代替させ、他の前記マクロについても同様に対応する前記通常ブロックを前記冗長ブロックによって代替させる、ことを特徴とする半導体装置が提供される。
【００１６】
このような半導体装置によれば、ヒューズは、共用されている複数のマクロの何れかひとつに不具合を有する通常ブロックが含まれている場合には、当該マクロの当該通常ブロックを冗長ブロックによって代替させ、他のマクロについても同様に対応する通常ブロックを冗長ブロックによって代替させる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体装置は、マクロ３１〜３４、ヒューズ３５，３６および選択回路３７によって構成されている。
【００１８】
ここで、マクロ３１〜３４は、全て同様の構成とされており、マクロ３１を例に挙げて説明すると、マクロ３１は、通常ブロック３１−１〜３１−１０および冗長ブロック３１−１１によって構成されている。
【００１９】
通常ブロック３１−１〜３１−１０は、例えば、セルアレイによって構成されている。冗長ブロック３１−１１は、通常ブロック３１−１〜３１−１０と同様のセルアレイによって構成されており、通常ブロック３１−１〜３１−１０の何れかに不具合が生じた場合には、そのブロックと代替して動作する。
【００２０】
ヒューズ３５は、複数のヒューズ素子およびデコーダ等によって構成されており、ヒューズ素子の何れかをレーザ光線で溶断させることにより、冗長ブロックと代替させる通常ブロックを指定する。
【００２１】
ヒューズ３６は、ヒューズ３５と同様に複数のヒューズ素子およびデコーダ等によって構成されており、所定のヒューズ素子をレーザ光線で溶断させることにより、ヒューズ３５に接続されるマクロを指定する。
【００２２】
選択回路３７は、ヒューズ３６の状態に応じてマクロ３１〜３４の何れかとヒューズ３５とを選択的に接続する。
次に、以上の原理図の動作について説明する。なお、以下では、マクロ３１〜３４のうち、例えば、マクロ３１の通常ブロック３１−２にのみ不具合が生じている場合を想定して説明する。
【００２３】
半導体装置が製造された後、マクロ３１の通常ブロック３１−２に不具合が生じていることが発見された場合には、先ず、ヒューズ３６の所定のヒューズ素子をレーザ光線によって溶断する。
【００２４】
例えば、この例では、マクロ３１〜３４の４個が存在しているのでこれらの中から何れか１つのマクロを選択するためには、ヒューズ３６は少なくとも２本のヒューズ素子を有していればよい。また、マクロ３１を選択するためには、例えば、２本のヒューズ素子のうち下位ビットに該当する方の素子を溶断させ、“１”を表現すれば選択回路３７によってマクロ３１が選択されることになる。
【００２５】
ヒューズ３６の溶断が完了すると、次に、ヒューズ３５を溶断する作業を行う。いまの例では、通常ブロック３１−１〜３１−１０の１０個が存在するのでこれらの中から何れか１つの通常ブロックを指定するためには、ヒューズ３５は少なくとも４本のヒューズ素子を有していればよい。また、通常ブロック３１−２を指定するためには、４本のヒューズ素子のうち、下位ビットから第２番目のビットに該当するヒューズ素子をレーザ光線によって溶断すればよい。
【００２６】
このようにしてヒューズ３５およびヒューズ３６の所定のヒューズ素子の溶断作業が完了すると、選択回路３７は、ヒューズ３６の断続状態に対応して、マクロ３１を選択し、ヒューズ３５に接続する。マクロ３１では、ヒューズ３５の断続状態に応じて、通常ブロック３１−２を冗長ブロックによって代替するように内部の接続状態が変更される。その結果、通常ブロック３１−２は使用されることなく冗長ブロック３１−１１によって代替されるので、正常に動作を行うことが可能になる。
【００２７】
以上に説明したように、本発明によれば、複数のマクロ３１〜３４によりヒューズ３５を共用するようにしたので、それぞれの各マクロに対してひとつずつヒューズを設けた場合に比較して、半導体装置のサイズを縮小することができる。
【００２８】
なお、このような構成では、複数のマクロに不具合が同時に生じている場合には、修復することはできないが、複数のマクロに不具合が同時に発生する確率は十分に低いため、問題とはならない。
【００２９】
次に、本発明の第１の実施の形態について説明する。
図２は、本発明の第１の実施の形態の構成例を示す図である。この図に示すように、本発明の第１の実施の形態の半導体装置５０は、マクロ５０ａ〜５０ｄ、ヒューズ５１、セレクタ５２およびヒューズ５３によって構成されている。
【００３０】
ここで、ヒューズ５１は、複数のヒューズ素子等によって構成され、所定のパターンにヒューズ素子を溶断することにより、マクロ５０ａ〜５０ｄに含まれている通常ブロックを冗長ブロックによって代替させる際に、不具合の生じている代替の対象となる通常ブロックを指定する。
【００３１】
セレクタ５２は、ヒューズ５３の状態に応じて、ヒューズ５１をマクロ５０ａ〜５０ｄの何れかに選択的に接続する。
ヒューズ５３は、ヒューズ５１と同様に複数のヒューズ素子によって構成されており、複数のヒューズ素子を所定のパターンに溶断することにより、ヒューズ５１をマクロ５０ａ〜５０ｄの何れかに選択的に接続する。
【００３２】
マクロ５０ａ〜５０ｄは、通常ブロックと冗長ブロックを有するセルアレイによって構成されており、通常ブロックに不具合が生じている場合には、冗長ブロックによって代替を行う。
【００３３】
図３は、ヒューズ５１およびヒューズ５３の詳細な構成例を示す図である。この図に示すように、ヒューズ５１は、プルアップ抵抗８０、接続部８１、ヒューズ素子群８２およびデコーダ８３によって構成されている。一方、ヒューズ５３は、プルアップ抵抗８４、接続部８５、ヒューズ素子群８６およびデコーダ８７によって構成されている。
【００３４】
プルアップ抵抗８０は、接続部８１を介してヒューズ素子群８２に対して電源電圧Ｖｄｄを供給し、これらをプルアップする。
接続部８１は、ヒューズ素子群８２とプルアップ抵抗８０とを相互に接続する。
【００３５】
ヒューズ素子群８２は、この例では、１４本のヒューズ素子から構成され、所定のパターンに溶断することにより、冗長ブロックによって代替させるべき通常ブロックを指定する。
【００３６】
デコーダ８３は、ヒューズ素子群８２の溶断パターンをデコードし、パラレル信号に変換して、冗長ブロック選択信号としてセレクタ５２に供給する。
プルアップ抵抗８４は、接続部８５を介してヒューズ素子群８６に対して電源電圧Ｖｄｄを供給し、これらをプルアップする。
【００３７】
接続部８５は、ヒューズ素子群８６とプルアップ抵抗８４とを相互に接続する。
ヒューズ素子群８６は、この例では、２本のヒューズ素子から構成され、所定のパターンに溶断することにより、デコーダ８３からの出力を供給するマクロを選択する。
【００３８】
デコーダ８７は、ヒューズ素子群８６の溶断パターンをデコードし、パラレル信号に変換してセレクタ５２に供給する。
セレクタ５２は、デコーダ８７から供給されたデータをデコードし、そのデータによって指定されるマクロを選択し、選択されたマクロに対してデコーダ８３からのデータ（冗長ブロック選択信号）を供給する。
【００３９】
図４は、マクロ５０ａ〜５０ｄの詳細な構成例を示す図である。この図に示すように、マクロ５０ａ〜５０ｄは、セルアレイ６０、カラム回路６１、デコーダ６２およびＣＰＧ（Clock Pulse Generator）６３によって構成されている。
【００４０】
セルアレイ６０は、複数のメモリセルがアレイ状に配置されて構成されており、データを記憶することが可能とされている。なお、セルアレイ６０は、後述するように複数の通常ブロックと、冗長ブロックとに分割され、通常ブロックに不具合が生じている場合には、冗長ブロックによって代替させる。
【００４１】
カラム回路６１は、センスアンプ等によって構成され、セルアレイの所定のカラム（列）に対してデータを読み書きするとともに、不具合を有する通常ブロックが存在している場合には冗長ブロックによって代替させる処理を行う。
【００４２】
デコーダ６２は、入力されたアドレスデータに応じて、データを読み書きする対象となるセル群をワード線によって選択する。
ＣＰＧ６３は、外部から供給されたクロック信号を分周する等して、内部用のクロック信号を生成して、カラム回路６１およびデコーダ６２に供給する。
【００４３】
図５は、図４に示すセルアレイ６０とカラム回路６１の詳細な構成例を示す図である。
この図に示すように、セルアレイ６０およびカラム回路６１は、セルアレイ７０、カラムＳＷ（Switch）７１、センスアンプ７２、切り換えＳＷ７３、出力バッファ７４、ＯＲゲート７５およびＡＮＤゲート７６によって構成されている。
【００４４】
ここで、セルアレイ７０は、１個の冗長ブロック７０ａと、その他複数の通常ブロック７０ｂによって構成されている。
カラムＳＷ７１は、各カラムからの出力を選択するためのスイッチである。
【００４５】
センスアンプ７２は、セルアレイ７０のビット線から出力される信号を増幅するためのアンプである。
切り換えＳＷ７３は、通常ブロックを冗長ブロックによって代替させる必要が生じた場合には、隣のブロックを選択し、それ以外の場合には直上のブロックを選択する。
【００４６】
出力バッファ７４は、切り換えＳＷ７３から出力されるデータをラッチする。
ＯＲゲート７５は、左隣のＯＲゲートの出力と直下のＡＮＤゲートの出力の論理和を計算して出力する。なお、左端のＯＲゲートは、直下のＡＮＤゲートの出力と、グランド電位である“Ｌ”との論理和を演算して出力する。
【００４７】
ＡＮＤゲート７６は、冗長ブロック選択信号の論理積を演算して出力する。
次に、以上の実施の形態の動作について説明する。
例えば、マクロ５０ａの第３番目（図５の左から３番目）の通常ブロック７０ｂに不具合が発見されたとすると、先ず、マクロ５０ａ〜５０ｄの中から、マクロ５０ａを選択するために、ヒューズ素子群８６をレーザ光線によって所定のパターンに溶断する。
【００４８】
また、ヒューズ素子群８２についても第３番目の通常ブロックを指定する所定のパターンに溶断する。
例えば、ヒューズ素子群８６については、マクロ５０ａを示す“１”に対応するように、下位ビットに該当するヒューズ素子のみをレーザ光線によって溶断する。一方、ヒューズ素子群８２については、第３番目の通常ブロックを示す“３”に対応するように、下位１ビットおよび下位２ビットをレーザ光線によって溶断する。
【００４９】
その結果、ヒューズ素子群８６については、下位ビットに該当するヒューズ素子は“Ｌ”の状態に、他のヒューズ素子はプルアップ抵抗８４によってプルアップされ“Ｈ”の状態になり、デコーダ８７は、これらの状態に応じたデータをセレクタ５２に供給する。
【００５０】
一方、ヒューズ素子群８２については、下位１ビットと下位２ビットが“Ｌ”の状態になり、その他は全て“Ｈ”の状態になるので、これらの状態に応じたデータがデコーダ８３から冗長ブロック選択信号として供給される。
【００５１】
セレクタ５２は、デコーダ８７から供給されたデータに応じたマクロを選択して、デコーダ８３からのデータを供給する。いまの例では、ヒューズ素子群８６の下位ビットのみが溶断されているので、セレクタ５２は、マクロ５０ａを選択し、デコーダ８３からの出力データを供給する。
【００５２】
マクロ５０ａでは、デコーダ８３から出力されたデータ（冗長ブロック選択信号）がＡＮＤゲート７６に供給される。
ＡＮＤゲート７６は、冗長ブロック選択信号に基づいて、代替が必要な通常ブロック（不具合が生じている通常ブロック）の直下に存在するＡＮＤゲート７６の出力が“Ｈ”の状態になり、その他は全て“Ｌ”の状態になるように動作する。いまの例では、第３番目の通常ブロック（図５の左から第３番目の通常ブロック）に不具合が生じているので、左側から第３番目のＡＮＤゲート７６の出力のみが“Ｈ”の状態になる。
【００５３】
すると、左側から第３番目のＯＲゲート７５の出力が“Ｈ”の状態になるため、それよりも右側に位置するＯＲゲートは左隣のＯＲゲート７５からの出力を入力としていることから、第３番目よりも右側のＯＲゲート７５の出力は全て“Ｈ”の状態になる。
【００５４】
切り換えＳＷ７３は、直下のＯＲゲート７５からの出力信号が入力されており、その出力が“Ｌ”である場合には、直上の通常ブロック（または冗長ブロック）を選択し、その出力が“Ｈ”である場合には、右隣の通常ブロック（または冗長ブロック）を選択する。いまの例では、第１番目および第２番目のＯＲゲート７５の出力は“Ｌ”であるので第１番目および第２番目の通常ブロック７０ｂは、直下の出力バッファ７４に接続される。また、第３番目およびそれよりも右側のＯＲゲート７５の出力は全て“Ｈ”の状態であるので、第３番目の出力バッファ７４には右隣の第４番目の通常ブロック７０ｂが、また、それよりも右側の出力バッファ７４にはそれぞれ対応する右隣の通常ブロック７０ｂが接続される。そして、最右端の出力バッファ７４には、冗長ブロック７０ａが接続されることになる。その結果、第３番目の通常ブロック７０ｂを飛ばしてそれぞれ右隣に位置する通常ブロック（または冗長ブロック）が出力バッファ７４に接続されることになるので、結果的に不具合を有する第３番目の通常ブロック７０ｂが冗長ブロック７０ａによって代替されることになる。
【００５５】
なお、ヒューズ素子群８２，８６が一旦溶断されると、それ以降は電源が投入されるたびに同様の動作が実行され、不具合を有する第３番目の通常ブロックの代替が行われることになる。
【００５６】
以上に説明したように、本発明の第１の実施の形態によれば、複数のマクロ５０ａ〜５０ｄによりヒューズ５１を共用するようにしたので、各マクロ５０ａ〜５０ｄにそれぞれヒューズを具備する場合に比較して、チップサイズを縮小することが可能になる。
【００５７】
また、本発明の第１の実施の形態では、マクロ５０ａ〜５０ｄを選択するために、ヒューズ５３を具備し、このヒューズ５３の状態に応じてマクロ５０ａ〜５０ｄを選択するようにしたので、ヒューズ５３を一旦溶断しておけば、それ以降は電源投入時に自動的に代替が実行されることになる。
【００５８】
なお、以上の実施の形態では、ヒューズ５３を新たに付加する必要が生じるが、このヒューズ５３はヒューズ５１に比べて少ないヒューズ素子群によって構成されているので、各マクロに対して１個ずつヒューズ５１を具備する場合に比較して、チップ面積を縮小することができる。
【００５９】
また、以上の実施の形態では、複数のマクロが同時に不具合を有している場合には、これを救済することができないが、複数のマクロが同時に不具合を有する確率は十分低いので、これによる歩留まりの低下は無視することができる。
【００６０】
次に、本発明の第２の実施の形態について説明する。
図６は、本発明の第２の実施の形態の構成例を示す図である。この図に示すように、本発明の第２の実施の形態の半導体装置９０は、マクロ９０ａ〜９０ｄおよびヒューズ９１によって構成されている。
【００６１】
ここで、マクロ９０ａ〜９０ｄは、図４および図５に示す場合と同様の構成とされているので、その詳細な説明は省略する。
ヒューズ９１は、図７に示すように、プルアップ抵抗１００、接続部１０１、ヒューズ素子群１０２およびデコーダ１０３によって構成されており、デコーダ１０３の出力はマクロ９０ａ〜９０ｄの全てに供給されている。
【００６２】
次に、本発明の第２の実施の形態の動作について説明する。
例えば、図８に示すように、マクロ９０ａの所定の通常ブロック（例えば、第４番目の通常ブロック）に不具合が生じており、それ以外のマクロ９０ｂ〜９０ｄの通常ブロックは全て正常であるとする。
【００６３】
このような場合には、図７に示す、ヒューズ素子群１０２のうち、第４番目の通常ブロックを示す“４”に対応する下位３ビット分のヒューズ素子をレーザ光線によって溶断する。その結果、下位３ビット分のヒューズ素子の出力は“Ｌ”となり、それ以外のヒューズ素子は全て“Ｈ”の状態になる。
【００６４】
デコーダ１０３は、ヒューズ素子群１０２の状態に対応するデータを生成して、マクロ９０ａ〜９０ｄの全てに同一のデータを冗長ブロック選択信号として供給する。
【００６５】
その結果、図８に示すように、マクロ９０ａ〜９０ｄでは、第４番目の通常ブロックが冗長ブロックによって代替されることになる。マクロ９０ａでは、不具合を有する第４番目の通常ブロックが代替されるので、正常に動作することが可能になる。一方、それ以外のマクロ９０ｂ〜９０ｄについても同様に代替が実施されるが、正常に動作することには変わりがないので、代替によって不具合が発生することはない。
【００６６】
上記の説明では、マクロ９０ａ，９０ｂ，９０ｃ，９０ｄの構成は同じものとして説明したが、各マクロのブロックの構成が異なる場合でも適用できる。
例えば、それぞれのマクロでブロックのアドレス深さが異なる場合、すなわちマクロ９０ａが２ｋＷ×８ブロックで、マクロ９０ｂが１ｋＷ×８ブロックでという構成でも適用できる。
【００６７】
また、それぞれのマクロのブロック数が異なる場合、すなわち９０ａが２ｋＷ×４ブロックで、マクロ９０ｂが２ｋＷ×８ブロックでという構成でも適用できる。ただし、この場合、図７のデコーダ１０３は、最大ブロックのマクロに対応できるものでなければならない。
【００６８】
以上に示したように本発明の第２の実施の形態によれば、マクロ９０ａ〜９０ｄによりヒューズ９１を共有するようにしたので、各マクロに対して１個ずつヒューズを具備する場合に比較してチップサイズを縮小することが可能になる。また、第１の実施の形態に比較するとセレクタ５２およびヒューズ５３が不要になるので、その分だけ更にチップサイズを縮小することが可能になる。
【００６９】
なお、本発明の第２の実施の形態の場合にも第１の実施の形態の場合と同様に複数のマクロが同時に不具合を有する場合にはこれを救済することはできないが、前述の場合と同様に複数のマクロが同時に不具合を有する確率は十分に低いため、歩留まりの低下に結びつくことは少ないと考えられる。
【００７０】
次に、本発明の第３の実施の形態について説明する。
図９は、本発明の第３の実施の形態の構成例を示す図である。この図に示すように、本発明の第３の実施の形態は、マクロ１１０ａ〜１１０ｄ、ヒューズ１１２およびヒューズ１１３によって構成されている。
【００７１】
ここで、マクロ１１０ａ〜１１０ｄは、その内部に図２に示すセレクタ５２と同様の構成を有するセレクタ１１１ａ〜１１１ｄがそれぞれ内蔵されている。その他の構成は、図４および図５の場合と同様である。
【００７２】
ヒューズ１１２は、図３に示すプルアップ抵抗８０、接続部８１、ヒューズ素子群８２およびデコーダ８３によって構成されている。
また、ヒューズ１１３は、図３に示すプルアップ抵抗８４、接続部８５、ヒューズ素子群８６およびデコーダ８７によって構成されている。
【００７３】
次に、本発明の第３の実施の形態の動作について説明する。
例えば、マクロ１１０ａの第３番目（図５の左から３番目）の通常ブロックに不具合が発見されたとすると、先ず、マクロ１１０ａを選択するために、ヒューズ１１３に内蔵されているヒューズ素子群８６をレーザ光線によって所定のパターンに溶断する。
【００７４】
また、ヒューズ１１２に内蔵されているヒューズ素子群８２についても第３番目の通常ブロックを指定する所定のパターンに溶断する。
例えば、ヒューズ１１３に内蔵されているヒューズ素子群８６については、マクロ１１０ａを示す“１”に対応するように、下位１ビットに該当するヒューズ素子のみをレーザ光線によって溶断する。一方、ヒューズ１１２に内蔵されているヒューズ素子群８２については、第３番目の通常ブロックを示す“３”に対応するように、下位１ビットおよび下位２ビットを溶断する。
【００７５】
その結果、ヒューズ素子群８６については、下位１ビットに該当するヒューズ素子は“Ｌ”の状態に、他のヒューズ素子はプルアップ抵抗８４によってプルアップされ“Ｈ”の状態になり、デコーダ８７はこれらの状態に応じたデータをセレクタ１１１ａ〜１１１ｄに供給する。
【００７６】
一方、ヒューズ素子群８２については、下位１ビットと下位２ビットが“Ｌ”の状態になり、その他は全て“Ｈ”の状態になるので、これらの状態に応じたデータがデコーダ８３から冗長ブロック選択信号として供給される。
【００７７】
デコーダ８３によってデコードされたデータ（冗長ブロック選択信号）は、マクロ１１０ａ〜１１０ｄのセレクタ１１１ａ〜１１１ｄにそれぞれ供給される。セレクタ１１１ａ〜１１１ｄは、デコーダ８７からのデータを参照し、自己が選択されている場合には、デコーダ８３から供給されたデータを取り込む。いまの例では、ヒューズ素子群８６の下位１ビットのみが溶断されているので、マクロ１１０ａがデコーダ８３からの出力データを取り込む。
【００７８】
マクロ１１０ａでは、前述の場合と同様の処理が実行され、第３番目の通常ブロック７０ｂを飛ばしてそれぞれ右隣に位置する通常ブロック（または冗長ブロック）が出力バッファ７４に接続されることになるので、結果的に不具合を有する第３番目の通常ブロック７０ｂが冗長ブロック７０ａによって代替されることになる。
【００７９】
なお、ヒューズ素子群８２，８６が一旦溶断されると、それ以降は電源が投入されるたびに同様の動作が実行され、不具合を有する第３番目の通常ブロックの代替が行われることになる。
【００８０】
以上に説明したように、本発明の第３の実施の形態によれば、複数のマクロ１１０ａ〜１１０ｄによりヒューズ１１２を共用するようにしたので、各マクロ１１０ａ〜１１０ｄにそれぞれヒューズを具備する場合に比較して、チップサイズを縮小することが可能になる。
【００８１】
また、マクロ１１０ａ〜１１０ｄを選択する方法として、ヒューズ１１３を具備し、このヒューズ１１３の状態に応じてマクロ１１０ａ〜１１０ｄを選択するようにしたので、ヒューズ１１３のヒューズ素子群８６を一旦溶断しておけば、それ以降は自動的に代替が実行されることになる。
【００８２】
更に、第３の実施の形態では、セレクタ１１１ａ〜１１１ｄをマクロ１１０ａ〜１１０ｄに内蔵するようにしたが、セレクタ１１１ａ〜１１１ｄに該当する機能はマクロ１１０ａ〜１１０ｄがもともと具備している機能を流用することができるため、新たに回路を付加することなく、前述のような機能を実現することが可能になる。
【００８３】
なお、以上の実施の形態では、ヒューズ１１３を新たに付加する必要が生じるが、このヒューズ１１３はヒューズ１１２に比べて少ないヒューズ素子群によって構成されているので、各マクロに対して１個ずつヒューズ１１３を具備する場合に比較して、チップ面積を縮小することができる。
【００８４】
また、以上の実施の形態では、複数のマクロが同時に不具合を有している場合には、これを救済することができないが、複数のマクロが同時に不具合を有する場合は希であるので、これにより歩留まりが低下することはほとんど無視することができる。
【００８５】
次に、本発明の第４の実施の形態について説明する。
図１０は、本発明の第４の実施の形態の構成例を示す図である。この図に示すように、本発明の第４の実施の形態の半導体装置１２０は、マクロ１２０ａ〜１２０ｄ、ヒューズ１２１〜１２４およびセレクタ１２５によって構成されている。
【００８６】
ここで、マクロ１２０ａ〜１２０ｄは、図４および図５と同様の構成とされている。
ヒューズ１２１〜１２４は、図３に示す、プルアップ抵抗８０、接続部８１、ヒューズ素子群８２およびデコーダ８３によってそれぞれ構成されている。なお、ヒューズ１２１およびヒューズ１２２は、必要に応じて本体から切り離すことが可能となっている。
【００８７】
セレクタ１２５は、ヒューズ１２１〜１２４とマクロ１２０ａ〜１２０ｄの接続関係を決定する。
次に、本発明の第４の実施の形態の動作について説明する。
【００８８】
量産化開始の初期段階においては、半導体製造プロセスや回路が十分に成熟しておらず、不具合が発生する蓋然性が高い。従って、初期段階においては、図１１（Ａ）に示すように、セレクタ１２５によって、ヒューズ１２１〜１２４をマクロ１２０ａ〜１２０ｄに１個ずつ接続し、例え、マクロ１２０ａ〜１２０ｄに同時に複数不具合が発生した場合でもこれを救済可能とする。
【００８９】
しかし、量産化開始から所定の時間が経過し、半導体製造プロセスや回路が十分に成熟してきた場合には、歩留まりが上昇するので、マクロ１２０ａ〜１２０ｄが同時に複数不具合が発生する確率は低くなる。従って、そのような場合においてもマクロ１２０ａ〜１２０ｄのそれぞれに１個ずつヒューズ１２１〜１２４を具備することは、チップ面積を縮小するという観点からは好ましくない。
【００９０】
そこで、プロセスが成熟してきた場合には、図１０に示す破線の部分で、ヒューズ１２１，１２２を切り離し、ヒューズ１２３，１２４のみを使用することとする。なお、この際、ヒューズ１２４については、図２に示すヒューズ５３と同様に、マクロ１２０ａ〜１２０ｄを選択するために使用し、ヒューズ１２３については代替する通常ブロックを指定するために使用する。
【００９１】
図１１（Ｂ）は、ヒューズ１２１およびヒューズ１２２が切り離された場合におけるセレクタ１２５の接続状態を示している。この図に示すように、ヒューズ１２１およびヒューズ１２２が切り離された場合には、ヒューズ１２３からの出力を、ヒューズ１２４からの出力に応じてマクロ１２０ａ〜１２０ｄに選択的に供給するようにセレクタ１２５を構成することにより、図２に示す第１の実施の形態と同様の動作を行うことができる。
【００９２】
以上に説明したように、本発明の第４の実施の形態によれば、半導体装置の製造プロセスの成熟に応じてヒューズの個数を変更することが可能になる。
次に、本発明の第５の実施の形態について説明する。
【００９３】
図１２は、本発明の第５の実施の形態の構成例を示す図である。この図に示すように、本発明の第５の実施の形態の半導体装置１３０は、マクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄ、マクロ１３３ａ〜１３３ｄ、ヒューズ１３４〜１３７、セレクタ１３８およびヒューズ１３９によって構成されている。
【００９４】
ここで、マクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄおよびマクロ１３３ａ〜１３３ｄは、それぞれ図４および図５に示す構成と同様の構成を有している。
【００９５】
ヒューズ１３４〜１３７は、図３に示すプルアップ抵抗８０、接続部８１、ヒューズ素子群８２およびデコーダ８３によって構成されている。
セレクタ１３８は、ヒューズ１３４〜１３７とマクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄおよびマクロ１３３ａ〜１３３ｄの接続関係をヒューズ１３９から供給されるデータに応じて決定する。
【００９６】
ヒューズ１３９は、図３に示すプルアップ抵抗８０、接続部８１、ヒューズ素子群８２およびデコーダ８３と同様の構成を有している。なお、ヒューズ素子群８２の数は、全体のマクロの個数に応じて適宜変更する必要がある。
【００９７】
次に、以上の第５の実施の形態の動作について説明する。
図１２に示す実施の形態では、一群のマクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄ、マクロ１３３ａ〜１３３ｄのそれぞれについて１つずつヒューズ１３４〜１３７を接続したり、一群のマクロに対して２つ以上のヒューズを接続したりすることができる構成となっている。
【００９８】
即ち、本発明の第５の実施の形態では、セレクタ１３８には、一群のマクロ（マクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄおよびマクロ１３３ａ〜１３３ｄ）を構成する各マクロからの信号線が並行して入力されているので、一群のマクロを構成する各マクロに対してヒューズ１３４〜１３７を個別に接続することも可能であるし、一群のマクロを構成する各マクロの全てに１個のヒューズを接続することも可能とされている。
【００９９】
図１３（Ａ）は、ヒューズ１３４〜１３７をそれぞれ一群のマクロ１３０ａ〜１３０ｄ、マクロ１３１ａ〜１３１ｄ、マクロ１３２ａ〜１３２ｄ、マクロ１３３ａ〜１３３ｄに１対１に接続した状態を示している。なお、この図は簡略化して示してあるが、実際には一群のマクロを構成する各マクロと、ヒューズとが１対１に接続されている。
【０１００】
このような接続状態の場合には、図６に示す第２の実施の形態の場合と同様の代替動作を実現できる。即ち、図８に示すように、一群のマクロの何れかの通常ブロックに不具合が生じている場合は、全てのマクロにおいて不具合が生じている通常ブロックに対応する通常ブロックと、冗長ブロックの代替が行われる。その結果、不具合が発生しているマクロの救済を図ることができる。
【０１０１】
一方、図１３（Ｂ）に示す接続形態では、ヒューズ１３４，１３５が一群のマクロ１３０ａ〜１３０ｄに接続され、ヒューズ１３６，１３７が一群のマクロ１３１ａ〜１３１ｄに接続されている。即ち、具体的な例で示すと、例えば、ヒューズ１３４はマクロ１３０ａに、ヒューズ１３５はマクロ１３０ｃに、ヒューズ１３６はマクロ１３１ｃに、ヒューズ１３７はマクロ１３１ｄに接続されるといった具合である。
【０１０２】
以上の実施の形態によれば、複数のマクロから構成されるグループ単位で０または１以上のヒューズを接続することができるので、何れかのグループの複数のマクロが不具合を有する場合でも、他のグループで使用されていないヒューズを用いることにより、救済することが可能になる。
【０１０３】
上記の説明では、図４及び図５に示すように、カラム回路６１によって、不具合のある通常ブロック７０ｂを選択する構成で説明したが、デコーダ６２側から、不具合のある通常ブロックを選択する構成にしてもよい。
【０１０４】
また、マクロは図４に示すように、セルアレイ６０、カラム回路６１、デコーダ６２、ＣＰＧ６３がそれぞれ１個で構成されているが、セルアレイ及びカラム回路を２個とし、デコーダ６２及びＣＰＧ６３を共用したような構成のマクロでも適用できる。
【０１０５】
なお、以上の実施の形態に示す回路例は、ほんの一例であり、本発明がこのような場合にのみ限定されるものではないことはいうまでもない。
【０１０６】
【発明の効果】
以上説明したように本発明では、複数の通常ブロックと冗長ブロックとを有する複数のマクロによりヒューズを共用するようにしたので、マクロを選択するための選択回路と不要なヒューズを排除することができ、半導体装置のサイズを縮小することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示すヒューズおよびセレクタの構成例を示す図である。
【図４】図２に示すマクロの構成例を示す図である。
【図５】図４に示すマクロの更に詳細な構成例を示す図である。
【図６】本発明の第２の実施の形態の構成例を示す図である。
【図７】図６に示すヒューズの構成例を示す図である。
【図８】図６に示す実施の形態の動作原理を説明するための図である。
【図９】本発明の第３の実施の形態の構成例を示す図である。
【図１０】本発明の第４の実施の形態の構成例を示す図である。
【図１１】図１０に示す実施の形態の動作原理を説明するための図である。
【図１２】本発明の第５の実施の形態の構成例を示す図である。
【図１３】図１２に示す実施の形態の動作原理を説明するための図である。
【図１４】従来の半導体装置の構成例を示す図である。
【図１５】図１４に示すヒューズの構成例を示す図である。
【符号の説明】
３１〜３４マクロ
３１−１〜３１−１０通常ブロック
３１−１１冗長ブロック
３５，３６ヒューズ
３７選択回路
５０半導体装置
５０ａ〜５０ｄマクロ
５１ヒューズ
５２セレクタ
５３ヒューズ
６０セルアレイ
６１カラム回路
６２デコーダ
６３ＣＰＧ
７０セルアレイ
７１カラムＳＷ
７２センスアンプ
７３切り換えＳＷ
７４出力バッファ
７５ＯＲゲート
７６ＡＮＤゲート
８０プルアップ抵抗
８１接続部
８２ヒューズ素子群
８３デコーダ
８４プルアップ抵抗
８５接続部
８６ヒューズ素子群
８７デコーダ
９０半導体装置
９０ａ〜９０ｄマクロ
９１ヒューズ
１００プルアップ抵抗
１０１接続部
１０２ヒューズ素子群
１０３デコーダ
１１０半導体装置
１１０ａ〜１１０ｄマクロ
１１１ａ〜１１１ｄセレクタ
１１２ヒューズ
１１３ヒューズ
１２０半導体装置
１２０ａ〜１２０ｄマクロ
１２１〜１２４ヒューズ
１２５セレクタ
１３０半導体装置
１３０ａ〜１３０ｄ，１３１ａ〜１３１ｄマクロ
１３２ａ〜１３２ｄ，１３３ａ〜１３３ｄマクロ
１３４〜１３７ヒューズ
１３９ヒューズ

Claims

それぞれが所定の機能を有する回路によって構成される複数の通常ブロックと、前記通常ブロックと同一の機能を有し、何れかの前記通常ブロックに不具合が生じた場合に当該通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロと、
前記複数のマクロによって共用され、前記マクロが有する前記冗長ブロックによって代替させる前記通常ブロックを指定するための情報を保持するヒューズと、を有し、
前記ヒューズは、前記共用されている前記複数のマクロの何れかひとつに不具合を有する前記通常ブロックが含まれている場合には、当該マクロの当該通常ブロックを前記冗長ブロックによって代替させ、他の前記マクロについても同様に対応する前記通常ブロックを前記冗長ブロックによって代替させる、
ことを特徴とする半導体装置。