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CN1892903A - 半导体存储器 - Google Patents

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CN1892903A
CN1892903A CNA2005101232755A CN200510123275A CN1892903A CN 1892903 A CN1892903 A CN 1892903A CN A2005101232755 A CNA2005101232755 A CN A2005101232755A CN 200510123275 A CN200510123275 A CN 200510123275A CN 1892903 A CN1892903 A CN 1892903A
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Abstract

为了使所有存储器模块都具有相同结构，在每个存储器模块中形成冗余字线和冗余位线。冗余列选择线被布线为由存储器模块公用。形成列冗余电路以对应于各个存储器组，每个存储器组包含规定数目的存储器模块，列冗余电路根据使能信号而变得有效。当所有行命中信号被去激活时，列冗余选择电路根据模块地址信号激活使能信号。当行命中信号之一被激活时，列冗余选择电路激活与被激活的行命中信号相对应的使能信号。由于用于任意存储器组的列冗余电路可以根据行命中信号而变得有效，所以可以在不恶化访问操作期间的电特性的情况下提高故障消除效率。

Description

半导体存储器
技术领域
本发明涉及具有列选择线和消除故障的冗余电路的半导体存储器，其中列选择线被布线为由多个存储器模块公用。
背景技术
通常，诸如DRAM之类的半导体存储器不仅有实际存储单元，还有诸如冗余存储单元之类的冗余电路，以通过对由于半导体衬底中的晶格缺陷、制造过程期间引入的粒子等等而引起的故障采取消除措施而提高产量。更具体地说，例如，在每个存储器模块中形成有替代字线的冗余字线(行冗余电路)和替代位线的冗余位线(列冗余电路)。
专利文献1公开了一种技术，其利用冗余电路提高了具有一对存储器模块的半导体存储器中的故障消除效率。即，利用一个存储器模块的冗余字线或冗余位线实现另一个存储器模块中的故障消除。然而，在该技术中，有必要为每个存储器模块形成列译码器。另外，由于使用行模块地址来选择实际位线，所以列译码器变得较大，且用于列冗余的熔丝电路变得较大，这导致了芯片尺寸的增大。
专利文献2和非专利文献1公开了半导体存储器的示例，其可以利用一个存储器模块的冗余电路消除另一个存储器模块中的故障，在该半导体存储器中，形成有多个列冗余电路以对应于各个存储器组并具有由多个存储器模块公用的冗余列选择线，其中每个存储器组有规定数目的存储器模块。在这种半导体存储器中，由于公用列译码器所以减小芯片尺寸。另外，利用公共的冗余列选择线，可以在存储器模块的基础上实现位线故障等的消除。
专利文献1：日本内部公开No.2002-512416
专利文献2：日本未审查专利申请公开No.2003-16795
非专利文献1：Kiyohiro FURUTANI，Takeshi HAMAMOTO，TakeoMIKI，Masaya NAKANO，Takashi KONO，Shigeru KIKUDA，YasuhiroKONISHI，和Tsutomu YOSHIHARA“Highly Flexible Row and ColumnRedundancy and Cycle Time Adaptive Read Data Path for Double Data RateSynchronous Memories”，IEICE TRANS.ELECTRON.，Vol.E88-C，No.2，2005年2月。
然而，在专利文献2中，只能在一对存储器模块中实现对字线的释放(relief)(行冗余)。换句话说，字线不能利用任意存储器模块的冗余电路来实现释放。因此，例如当在一个存储器模块中集中地发生由大的粒子引起的故障时，可能没有足够的冗余电路来消除这些故障。这种情况下，消除效率降低，因而产量下降。
在非专利文献1中，在一对存储器模块中只在一个模块内形成冗余字线。在具有冗余字线的存储器模块中，位线比不具有冗余字线的存储器模块中的位线更长，每条位线的负载电容也更大。因此，在具有冗余字线的存储器模块中，访问时间也比不具有冗余字线的存储器模块中的访问时间要长。即，当存储器模块的结构不同时访问操作期间的电特性变差。
在传统的半导体存储器中，形成有多个列冗余电路以对应于各个存储器组并具有由多个存储器模块公用的冗余列选择线，其中每个存储器组有规定数目的存储器模块，然而一直不存在以下这样的半导体存储器：其存储器模块具有相同结构，并且可以利用任意存储器模块的冗余电路来消除发生在某一存储器模块中的故障。换句话说，为了同时解决上述问题，有必要提供一种特殊的用于选择冗余列选择线(列冗余电路)的列冗余选择电路。然而，目前还没有提出这样的列冗余选择电路。
发明内容
本发明的目的是在不恶化访问操作期间的电特性的情况下提高故障消除效率。
根据本发明的第一方面，每个存储器模块包括实际单元阵列、行冗余单元阵列和列冗余单元阵列。实际单元阵列具有多个以矩阵形式排列的实际存储单元。行冗余单元阵列具有多个沿行方向排列的行冗余存储单元和连接到行冗余存储单元的冗余字线。列冗余单元阵列具有多个沿列方向排列的列冗余存储单元和连接到列冗余存储单元的冗余位线。通过在每个存储器模块中形成冗余字线和冗余位线，可以用这种方式使所有存储器模块都具有相同结构。因此，所有存储器模块在访问操作期间可以展现相同的电特性。
多个冗余列开关将冗余位线连接到数据总线。冗余列选择线连接到冗余列开关以操作冗余列开关，其被布线为由多个存储器模块公用。形成多个行冗余电路以便对应于各条冗余字线。每个行冗余电路接收外部行地址信号，并且当所接收的外部行地址信号与预先编程的发生故障或有缺陷的行地址一致时，激活选择相应冗余字线的行命中信号。
形成多个列冗余电路使得其对应于各个存储器组，每个存储器组包含规定数目的存储器模块。每个列冗余电路当响应于相应使能信号而被激活时运行，接收外部列地址信号，并且当所接收的外部列地址信号与预先编程的发生故障或有缺陷的列地址一致时，激活选择冗余列选择线的列命中信号。
当所有的行命中信号被去激活(deactivate)，即当不使用冗余字线时，列冗余选择电路激活与模块地址信号所指示的存储器组之一的列冗余电路相对应的使能信号。此时，对应于模块地址信号的列冗余电路变得有效。当行命中信号中的一个被激活，即当使用冗余字线时，列冗余选择电路激活使能信号，该使能信号激活了与所激活的行命中信号相对应的存储器组之一的列冗余电路。因此，任意存储器组中的列冗余电路可以根据行命中信号而变得有效。换句话说，可以同时使用冗余字线和冗余位线，从而提高故障消除效率。另外，当在某一存储器模块中集中发生故障时，通过利用包括发生故障的存储器模块在内的多个存储器模块的冗余字线而实现这些故障的消除，这可以提高故障消除效率。结果，可以在不恶化访问操作期间的电特性的情况下提升故障消除效率。
在本发明第一方面的优选实施例中，列冗余选择电路包括多个地址译码器，其被形成以便对应于各个存储器组并输出各个使能信号。每个地址译码器包括译码器部分和复位部分。译码器部分响应于模块地址信号和相应的行命中信号中任意一个的激活而激活使能信号。复位部分响应于非对应的行命中信号的激活，将译码器部分的使能信号的输出节点固定在去激活电平。根据本发明，可以用译码器部分和复位部分容易地形成列冗余选择电路。
本发明的第二方面不同于上述第一方面之处在于行冗余电路和列冗余选择电路。形成多个行冗余电路以便对应于各条冗余字线。每个行冗余电路接收外部行地址信号，并且当所接收的外部行地址信号与预先编程的发生故障或有缺陷的行地址一致时，激活选择相应冗余字线的行命中信号，并激活禁止选择实际字线的全局行命中信号。全局行命中信号被发送到布线为由存储器模块公用的全局行命中信号线。
列冗余选择电路接收全局行命中信号、附近行命中信号和选择存储器组之一的模块地址信号，其中附近行命中信号是来自与位于相对较近处的存储器组之一相对应的行冗余电路的行命中信号。当全局行命中信号和附近行命中信号被去激活时，列冗余选择电路激活与模块地址信号所指示的存储器组之一的列冗余电路相对应的使能信号。当附近行命中信号被激活时，列冗余选择电路激活使能信号，其激活了与附近行命中信号相对应的存储器组之一的列冗余电路。另外，当附近行命中信号被去激活而全局行命中信号被激活时，列冗余选择电路激活使能信号，其激活了不与附近行命中信号相对应的存储器组之一的列冗余电路。在第二方面中，如同第一方面中一样，可以在不恶化访问操作期间的电特性的情况下提升故障消除效率。另外，通过利用全局行命中信号，而不是来自与位于相对较远处的存储器组相对应的行冗余电路的行命中信号，可以减少发送行命中信号到列冗余选择电路的信号线(互连)的数目。结果，可以减小半导体存储器的芯片尺寸。
在本发明第二方面的优选实施例中，列冗余选择电路包括一对地址译码器，其被形成以便对应于各个存储器组并输出各个使能信号。与位于相对较近处的存储器组之一相对应的地址译码器包括译码器部分和复位部分，其中译码器部分响应于模块地址信号和附近行命中信号中任意一个的激活而激活相应的使能信号，复位部分响应于附近行命中信号的去激活和全局行命中信号的激活，将相应使能信号的输出节点固定在去激活电平。
与存储器组中位于较远处的另外一个相对应的地址译码器包括译码器部分和复位部分，其中译码器部分响应于模块地址信号以及附近行命中信号的去激活和全局行命中信号的激活中的任意一个而激活相应的使能信号，复位部分响应于附近行命中信号的激活，将相应使能信号的输出节点固定在去激活电平。利用该措施，可以利用如上所述的简单译码器部分和复位部分形成列冗余选择电路，在利用全局行命中信号选择列冗余电路的情况下也是如此。
附图说明
从下面结合附图的详细描述中，本发明的本质、原理和用途将变得更加清楚，附图中相近部分以相同的标号指代，在附图中：
图1的框图示出了根据本发明第一实施例的半导体存储器；
图2的框图示出了图1中所示的存储器核的细节；
图3的布图概括地刻画了图2的存储器核；
图4的电路图示出了图2中所示的列冗余选择电路的细节；
图5的解释性表示出了图2中所示的列冗余选择电路如何操作；
图6的框图示出了根据本发明第二实施例的存储器核的细节；
图7的电路图示出了图6中所示的列冗余选择电路的细节；
图8的解释性表示出了图7中的列冗余选择电路如何操作；
图9的框图示出了根据本发明第三实施例的存储器核的细节；
图10的电路图示出了图9中所示的列冗余选择电路的细节；以及
图11的解释性表示出了图10中的列冗余选择电路如何操作。
具体实施方式
下面参考附图描述本发明的实施例。图中的双圆圈代表外部终端。在附图中，由粗线表示的每条信号线包含多条线。粗线连接到的模块的一部分包括多个电路。用于发送信号的每条信号线由与信号名相同的符号表示。前头加上标记“/”的信号为负逻辑信号。尾部有符号“Z”的信号为正逻辑信号。
图1示出了根据本发明第一实施例的半导体存储器。该半导体存储器是基于CMOS技术的FCRAM(快速周期RAM)，并具有DRAM存储单元(动态存储单元)和SRAM接口。作为伪SRAM的一种的FCRAM在不接收外部的刷新命令的情况下定期地在芯片内部执行刷新操作，并保存已被写入到存储单元中的数据。该FCRAM被用作结合在移动电话中的工作存储器。本发明既可适用于时钟同步FCRAM，也可适用于非时钟同步FCRAM。
FCRAM配备有命令输入电路10、命令译码器12、操作控制电路14、行冗余电路RFBOX(RFBOX0-3)、列冗余电路CFBOX(CFBOX0-1)、列冗余选择电路16、地址输入电路18、预译码器20和22、数据输入/输出电路24和存储器核26。除了图1所示的电路外，FCRAM还例如配备有用于生成字线等的高电压电平的调压器。
命令输入电路10接收经由命令终端CMD提供的命令信号CMD(外部访问请求信号)，并输出所接收的信号作为内部命令信号ICMD。例如，命令信号CMD包括芯片使能信号/CE、输出使能信号/OE、写使能信号/WE、高字节信号/UB和低字节信号/LB。
命令译码器12对内部命令信号ICMD进行译码，并输出用于执行读操作的读信号RDZ或用于执行写操作的写信号WRZ。
当接收到读信号RDZ或写信号WRZ时，操作控制电路14输出传感放大器激活信号LEZ、位线复位信号BRS、字线定时信号WLZ和位线传输信号BLTZ，以使得存储器核26执行读操作或写操作。操作控制电路14配备有刷新定时器、刷新计数器和仲裁器，仲裁器确定外部访问请求和来自刷新定时器的内部刷新请求的优先级顺序。
行冗余电路RFBOX0-3操作来使用冗余字线RWL，而不是字线WL。每个行冗余电路RFBOX0-3配备有熔丝电路28和比较器30，熔丝电路28具有用于对故障行地址编程的熔丝。熔丝电路28输出编程后的行地址，作为冗余行地址信号RRA。如果在行地址信号RAD和冗余行地址信号RRA之间发现一致，则比较器30激活行命中信号/RHIT(/RHIT0-3)以选择相应的冗余字线RWL，并激活全局行命中信号/GRHIT以禁止实际字线的激活。为各条冗余字线RWL形成有行冗余电路RFBOX0-3。为了简化描述，本实施例针对形成有四个行冗余电路RFBOX0-3的情形。然而实际上，对于图2中所示的每个行模块RBLK 0-3(后面描述)形成有两个或四个行冗余电路。
列冗余电路CFBOX0-1操作来使用冗余位线对RBL和/RBL，而不是位线对BL和/BL。每个列冗余电路CFBOX0-1配备有熔丝电路32和比较器34，熔丝电路32具有用于对故障列地址编程的熔丝。熔丝电路32输出编程后的列地址，作为冗余列地址信号RCA。在使能信号COM0ENZ和COM1ENZ中的相应一个被激活的同时，比较器34开始操作。如果在列地址信号CAD和冗余列地址信号RCA之间发现一致，则比较器34激活列命中信号/CHIT(/CHIT0-1)和全局列命中信号/GCHIT。为各个冗余位线对RBL和/RBL形成有列冗余电路CFBOX0-1。为了简化描述，本实施例针对形成有两个列冗余电路CFBOX0-1的情形。然而实际上，对于图2中所示的每个存储器组MG0-1(后面描述)形成有两个或四个列冗余电路。
列冗余选择电路16根据行地址信号RAD22(模块地址信号)和行命中信号/RHIT01和/RHIT23输出使能信号COM0ENZ和COM1ENZ(见图2)。列冗余选择电路16的细节将在下面参考图4描述。
地址输入电路18经由地址终端AD接收地址信号AD(AD0-22)，并输出所接收的信号，作为外部行地址信号RAD(RAD9-22)和外部列地址信号CAD(CAD0-8)。本图中的FCRAM是地址非复用型存储器，其同时接收行地址信号RAD和列地址信号CAD。预译码器20对行地址信号RAD进行译码并生成行译码信号RAZ。预译码器22对列地址信号CAD进行译码并生成列译码信号CAZ。
数据输入/输出电路24经由公共数据总线CDB从存储单元MC接收读数据，并将所接收的数据输出到数据终端DQ。另外，数据输入/输出电路24经由数据终端DQ接收写数据，并将所接收的数据输出到公共数据总线CDB。
存储器核26配备有单元阵列ARY、传感放大器部分SA、预充电部分PRE、行译码器部分RDEC、列开关部分CSW、列译码器部分CDEC、读放大器部分RA和写放大器部分WA。单元阵列ARY有多个易失性动态存储单元MC以及连接到动态存储单元MC的多条字线WL和多个位线对BL和/BL。
每个存储单元MC与通用DRAM的每个存储单元相同，其具有用于以电荷形式保存数据的电容器和放置在电容器和位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极连接到字线WL。通过选择字线WL执行读操作、写操作和刷新操作中的一种。在执行了读操作、写操作和刷新操作中的一种之后，单元阵列ARY与位线复位信号BRS被激活到高逻辑电平同步地执行预充电操作，以将位线BL和/BL预充电到规定电压。
传感放大器部分SA有多个传感放大器。每个传感放大器与传感放大器激活信号LEZ的激活同步地进行操作，并放大位线BL或/BL上的数据量。已被每个传感放大器放大的数据在读操作中经由列开关被发送到全局数据总线GDB，而在写操作中经由位线BL或/BL被写入到存储单元MC。
预充电部分PRE有多个连接到各条位线BL和/BL的预充电电路。每个预充电电路与位线复位信号BRS的激活(到高逻辑电平)同步地进行操作，并将位线BL和/BL连接到预充电电压线。
当接收到具有高逻辑电平的字线激活信号WLZ时，行译码器部分RDEC根据行译码信号RAZ选择字线WL中的一条，并将所选择的字线WL的电压改变为高电平。当接收到激活的全局行命中信号/GRHIT时，行译码器部分RDEC禁止选择字线WL，并选择对应于行命中信号/RHIT的冗余字线RWL。
列开关部分CSW有多个列开关，每个开关用来将位线BL和/BL连接到局部数据总线LDB(见图3)。在列选择信号CL(RCL，下面描述)被激活的同时，每个列开关将关联的位线BL和/BL(RBL和/RBL)连接到关联的局部数据总线LDB。列译码器部分CDEC根据列译码信号CAZ输出列选择信号CL(RCL)，以接通列开关。
读放大器部分RA有多个读放大器。每个读放大器放大关联的数据总线DB上的读数据的信号量，并将所产生的数据输出到公共数据总线CDB。写放大器部分WA有多个写放大器。每个写放大器放大公共数据总线上的写数据的信号量，并将所产生的数据输出到关联的数据总线DB。
图2示出了图1所示的存储器核26的细节。存储器核26配备有四个实际单元阵列REAL0-3，每个实际单元阵列REAL0-3有以矩阵形式排列的多个存储单元(实际存储单元)和与各个实际存储单元阵列REAL0-3相邻的行冗余单元阵列ROM0-3，每个行冗余单元阵列ROM0-3有沿行方向(在图2中是垂直方向)排列的多个行冗余存储单元。实际单元阵列REAL0和行冗余单元阵列ROM0构成了行模块RBLK0。同样地，实际单元阵列REAL1-3和行冗余单元阵列ROM1-3分别构成了行模块RBLK1-3。当不使用行冗余单元阵列ROM0-3时，根据2比特的行地址信号RAD22-21来在行模块RBLK0-3之间选择。
每个行冗余单元阵列ROM0-3有多个(例如两个或四个)连接到行冗余存储单元的冗余字线RWL。然而在本实施例中，为了简化描述，假定在每个行冗余单元阵列ROM0-3中形成有单条冗余字线RWL。
如图2所示，每个列冗余单元阵列COM0和COM1有多个沿列方向(在图2中是水平方向)排列的列冗余单元阵列，列冗余单元阵列COM0和COM1分别形成在实际单元阵列REAL0-1和REAL2-3上。即，列冗余单元阵列COM0和COM1的形成方式使得分别对于行模块RBLK0-1和RBLK2-3来说是公共的。列冗余存储单元连接到沿列方向布线的冗余位线。
列冗余单元阵列COM0-1有多条(例如两条或四条)由列冗余单元阵列COM0-1公用的冗余列选择线RCL。然而在本实施例中，为了简化描述，假定在列冗余单元阵列COM0-1中只形成有单条公共冗余列选择线RCL0。冗余列选择线RCL0被布线为由列冗余单元阵列COM0-1公用，这样就有可能使用单条冗余列选择线RCL0来独立地释放行模块RBLK0-1的位线对BL和/BL(列冗余)以及行模块RBLK2-3的位线对BL和/BL。
实际单元阵列REAL0、行冗余单元阵列ROM0和列冗余单元阵列COM0的一部分构成了行模块RBLK0(存储器模块)。同样地，实际单元阵列REAL1-3、行冗余单元阵列ROM1-3和列冗余单元阵列COM0-1的一部分分别构成了行模块RBLK1-3(存储器模块)。由于在每一个行模块RBLK0、1、2或3中都形成有行冗余单元阵列ROM(冗余字线)和列冗余单元阵列COM(冗余位线)，所以行模块RBLK0-3可以给定相同的结构。由于所有的行模块RBLK0-3的位线和冗余位线的长度可以相等，所以所有的位线和冗余位线可以给定相同的负载电容。结果，对于所有的行模块RBLK0-3来说，诸如读操作时和写操作时之类的访问操作期间的电特性可以相同。
两个邻接的行模块RBLK0-1和RBLK2-3的集合构成了两个存储器组MG0-1。划分存储器组MG0-1使得其对应于各个列冗余单元阵列COM0-1。根据行地址信号RAD22(模块地址信号)的逻辑电平进行存储器组MG0-1之间的选择。
行冗余电路RFBOX0-3输出各个行命中信号/RHIT0-3和全局行命中信号/GRHIT。行命中信号/RHIT01通过对行命中信号/RHIT0-1的逻辑值进行OR(负逻辑)操作来生成。同样地，行命中信号/RHIT23通过对从行冗余电路RFBOX2-3输出的行命中信号/RHIT2-3的逻辑值进行OR(负逻辑)操作来生成。全局行命中信号/GRHIT由行模块RBLK0-3公用的全局行命中信号线/GRHIT发送。全局行命中信号线/GRHIT的布线平行于行译码器RDEC。
在本实施例中，由于在各个行模块RBLK0-3中都形成有行冗余单元阵列ROM0-3，所以可以利用行模块RBLK0-3中任意一个的行冗余单元阵列ROM0、1、2或3来实现在实际单元阵列REAL0-3之一中发生的故障的消除。例如，在已使用行冗余单元阵列ROM0-1的情况下，可以利用行模块RBLK2的行冗余单元阵列ROM2(冗余字线RWL2)来消除实际单元阵列REAL0(实际字线WL5)中发生的故障“A”。利用行冗余单元阵列ROM0-3中的任意一个来释放字线WL可以提高故障消除效率。具体地说，当在某一行模块RBLK中以集中方式发生故障时，通过利用包括发生故障的行模块RBLK的多个行模块RBLK的冗余字线而实现这些故障的消除，这可以极大地提高消除效率。
当在连接到冗余字线RWL2的多个行冗余单元中，对应于列选择线CL8的行冗余存储单元中存在故障“B”时，可以利用列冗余单元阵列COM1的冗余位线，例如利用冗余列选择线RCL0来实现故障“B”的消除。这种情况下，当接收到访问字线WL5的外部地址信号AD(RAD和CAD)时，根据本实施例的FCRAM可以利用列冗余选择电路16的操作正确地访问列冗余电路COM1，而不是列冗余电路COM0。这使得可以同时使用冗余字线和冗余位线，从而进一步提高故障消除效率。
图3概述了图2的存储器核26的布图。例如，每个行模块RBLK0-3有64条字线WL(WL0-WL63)和一条冗余字线RWL(RWL0、1、2或3)。每个在字线WL或RWL和位线BL、/BL、RBL或/RBL的交叉处的白圆圈指示存储单元MC(实际存储单元、行冗余存储单元或列冗余存储单元)。传感放大器部分SA、列开关部分CSW、预充电部分PRE和位线传输开关(未示出)形成在位于行模块RBLK0-3旁边或之间的边界区域BA中。插入在两个行模块RBLK之间的边界区域BA由这两个行模块RBLK所使用。为了将位线对BL和/BL(RBL和/RBL)连接到边界区域BA中的电路，位线传输开关(未示出)形成在每个边界区域BA的两侧上(即，与行模块RBLK相邻)。
局部数据总线LDB0、2和/LDB0、2(或LDB 1、3和/LDB1、3)布线在每个边界区域BA中。局部数据总线LDB0-3经由图3中的黑圆圈所指示的列开关(冗余列开关)连接到位线对BL和/BL(RBL和/RBL)。
例如，当选择行模块RBLK0的字线WL1并且执行读操作时，由于相应的位线传输开关的接通，只有行模块RBLK0的位线对BL和/BL(RBL和/RBL)继续连接到边界区域BA中的传感放大器SA。由于相应的位线传输开关的断开，其他行模块RBLK1-3的位线对BL和/BL(RBL和/RBL)断开与传感放大器SA的连接。
已读出到偶数号的位线对BL和/BL(RBL和/RBL)的数据被形成在位于行模块RBLK0的左侧的边界区域BA中的传感放大器SA放大。已读出到奇数号的位线对BL和/BL(RBL和/RBL)的数据被形成在位于行模块RBLK0的右侧的边界区域BA中的传感放大器SA放大。
列选择线CL(CL0、CL1...)和冗余列选择线RCL0中的一条被激活到高逻辑电平。例如，如果列选择线CL0被激活，则只有连接到位线对BL0-3和/BL0-3的列开关被接通，并且已被传感放大器SA放大的数据经由这些列开关被发送到局部数据总线LDB0-3和/LDB0-3。此时，与行模块RBLK0无关的列开关也被接通。然而，由于连接到这些列开关的位线对BL和/BL(RBL和/RBL)以及局部数据总线LDB0-3和/LDB0-3的电压被设为预充电电压，所以接通这些列开关不影响读操作。同样地，如果冗余列选择线RCL0被激活，则只有连接到冗余位线对RBL0-3和/RBL0-3的列开关被接通，并且已被传感放大器SA放大的数据经由这些列开关被发送到局部数据总线LDB0-3和/LDB0-3。
另外，总线开关(图3中的方框所指示)被接通，总线开关将全局数据总线GDB0-3和/GDB0-3连接到对应于行模块RBLK0的局部数据总线LDB0-3和/LDB0-3。已从行模块RBLK0读取的数据经由全局数据总线GDB0-3和/GDB0-3被发送到读放大器部分RA(见图1)。在实际FCRAM中，形成有与图3的电路模块相同的四个电路模块，16比特数据由这四个电路模块输入和输出。
图4示出了图2中所示的列冗余选择电路16的细节。列冗余选择电路16配备有输出各个使能信号COM0ENZ和COM1ENZ的地址译码器36和38。地址译码器36和38是相同的电路。地址译码器36和38中的每一个配备有2输入NOR(或非)门36a或38a、将NOR门36a或38a的输出连接到内部电源电压线VII的pMOS晶体管P36或P38，以及用于去激活NOR门36a或38a的nMOS晶体管N36或N38。NOR门36a或38a操作为译码器部分，用于响应于行地址信号RAD22或相应行命中信号/RHIT01或/RHIT23的激活，激活使能信号COM0ENZ和COM1ENZ。
NOR门36a接收行地址信号RAD22的反转信号和行命中信号/RHIT01的反转信号。NOR门38a接收行地址信号RAD22和行命中信号/RHIT23的反转信号。地址译码器36的pMOS晶体管P36和nMOS晶体管N36的栅极接收行命中信号/RHIT23，地址译码器38的pMOS晶体管P38和nMOS晶体管N38的栅极接收行命中信号/RHIT01。地址译码器36和38中每一个的pMOS晶体管P36或P38和nMOS晶体管N36或N38操作为复位部分，用于响应于非对应的行命中信号/RHIT23或/RHIT01的激活，将使能信号COM0ENZ或COM1ENZ的输出节点(即，NOR门36a或38a的输出)固定在去激活电平。
列冗余选择电路16可以利用逻辑电路、pMOS晶体管和nMOS晶体管容易地形成。由于列冗余选择电路16可以用简单逻辑构造，所以可以简化电路设计。
图5示出了图4的列冗余选择电路16如何操作。当行命中信号/RHIT01和/RHIT23为高逻辑电平(H)，即当不使用行冗余单元阵列ROM0-3时，列冗余选择电路16根据行地址信号RAD22将使能信号COM0ENZ或COM1ENZ中的一个激活到高逻辑电平。当行命中信号/RHIT01为低逻辑电平(L)，即当使用行冗余单元阵列ROM0-1中的至少一个时，列冗余选择电路16将使能信号COM0ENZ和COM1ENZ分别设为高逻辑电平和低逻辑电平。当行命中信号/RHIT23为低逻辑电平，即当使用行冗余单元阵列ROM2-3中的至少一个时，列冗余选择电路16将使能信号COM0ENZ和COM1ENZ分别设为低逻辑电平和高逻辑电平。
将多个行命中信号/RHIT01和/RHIT23提供给列冗余选择电路16并使其执行包括这些行命中信号/RHIT01和/RHIT23和行地址信号RAD22在内的逻辑操作的过程使得对于故障消除来说，不仅可以使用相邻行模块RBLK的行冗余电路，还可以使用任意行模块RBLK的行冗余电路。另外，如上所述，列冗余选择电路16使得可以同时使用冗余字线和冗余位线，从而提高了故障消除效率。
如上所述，根据第一实施例，可以根据行命中信号/RHIT01和/RHIT23使得使用了其冗余字线的存储器组MG0或MG1的列冗余电路CFBOX0或CFBOX1成为有效，从而可以提高故障消除效率。具体地说，当在某一存储器模块中以集中方式发生故障时，可以通过利用包括发生故障的存储器模块在内的多个存储器模块的冗余字线实现故障消除，从而提高故障消除效率。结果，在不恶化访问操作期间的电特性的情况下，可以使故障消除效率变得更高。
图6示出了根据本发明第二实施例的存储器核的细节。在下文中，与第一实施例中相同的组件以相同的标号指代，因而不详细描述。在本实施例中，形成了列冗余选择电路16A，而不是第一实施例中的列冗余选择电路16。配置的其他部分与第一实施例中相同。即，该半导体存储器是FCRAM。列冗余选择电路16A根据行地址信号RAD22(模块地址信号)、行命中信号/RHIT01和全局行命中信号/GRHIT输出使能信号COM0ENZ和COM1ENZ。
更具体地说，列冗余选择电路16A从与位于相对附近的存储器组MG0相对应的行冗余电路RFBOX0-1中接收作为行命中信号/RHIT0-1的或(OR)逻辑的行命中信号/RHIT01(附近行命中信号)。列冗余选择电路16A从与位于相对较远的存储器组MG1相对应的行冗余电路RFBOX2-3中接收全局行命中信号/GRHIT，而不是行命中信号/RHIT2-3。
全局行命中信号/GRHIT是被提供给所有沿行译码器RDEC排列的行模块RBLK0-3的信号，并且其信号线被布线在附近列冗余选择电路16A的位置处。因此，利用全局行命中信号/GRHIT使得可以不必对作为行命中信号/RHIT2-3的或逻辑的行命中信号/RHIT23的信号线进行布线。
图7示出了图6中所示的列冗余选择电路16A的细节。下文中与第一实施例(图4)中相同的组件将不进行描述。列冗余选择电路16A配备有操作电路40，其执行包括行命中信号/RHIT01和全局行命中信号/GRHIT在内的逻辑操作。地址译码器36和38分别接收从操作电路40输出的假命中信号/DHIT和其反转信号，而不是行命中信号/RHIT23和其反转信号。操作电路40通过计算全局行命中信号/GRHIT的反转逻辑和行命中信号/RHIT01的NAND(与非)逻辑，来生成假命中信号/DHIT。
根据本实施例的FCRAM配备有存储器组对MG0-1。因此，当行命中信号/RHIT2和/RHIT3中的一个被激活时，行命中信号/RHIT01被去激活，而全局行命中信号/GRHIT被激活。即，假命中信号/DHIT是与第一实施例的行命中信号/RHIT23具有相同逻辑的信号。
图8示出了图7的列冗余选择电路16A如何操作。当行命中信号/RHIT01和全局行命中信号/GRHIT为高逻辑电平(H)，即当不使用行冗余单元阵列ROM0-3时，列冗余选择电路16A根据行地址信号RAD22将使能信号COM0ENZ或COM1ENZ中的一个激活到高逻辑电平。
当行命中信号/RHIT01为低逻辑电平(L)，即当使用行冗余单元阵列ROM0-1中的至少一个时，列冗余选择电路16A将使能信号COM0ENZ和COM1ENZ分别设为高逻辑电平和低逻辑电平。当行命中信号/RHIT01为高逻辑电平而全局行命中信号/GRHIT为低逻辑电平，即当使用行冗余单元阵列ROM2-3中的至少一个时，列冗余选择电路16A将使能信号COM0ENZ和COM1ENZ分别设为低逻辑电平和高逻辑电平。
如上所述，第二实施例提供了与上述第一实施例相同的优点。另外，利用全局行命中信号/GRHIT，而不是来自于与远位置处的存储器组MG1相对应的行冗余电路RFBOX2-3的行命中信号/RHIT2-3，使得可以省略用于将行命中信号/RHIT2-3发送到列冗余选择电路16A的信号线。结果，可以减少形成在FCRAM中的互连数目，从而可以减小其芯片尺寸。
图9示出了根据本发明第三实施例的存储器核的细节。在下文中，与第一实施例中相同的组件以相同的标号指代，因而不详细描述。在本实施例中，形成了列冗余选择电路16B，而不是第一实施例中的列冗余选择电路16。另外，列冗余单元阵列COM0-3被形成使得对应于各个行模块RBLK0-3，列冗余电路CFBOX0-3被形成使得对应于各个列冗余单元阵列COM0-3。配置的其他部分与第一实施例中相同。即，该半导体存储器是FCRAM。
列冗余选择电路16B根据行地址信号RAD21-22(模块地址信号)和行命中信号/RHIT0-3输出使能信号COM0ENZ、COM1ENZ、COM2ENZ和COM3ENZ。列冗余电路CFBOX0-3接收各个使能信号COM0ENZ、COM1ENZ、COM2ENZ和COM3ENZ。列冗余电路CFBOX2-3的配置与列冗余电路CFBOX0-1的配置(见图1)相同。
在本实施例中，列冗余单元阵列COM0-3被形成以便对应于各个行模块RBLK0-3。因此，可以在行模块(RBLK0-3)的基础上实现位线释放。例如，如果在连接到用于消除故障A的冗余字线WL1的多个行冗余存储单元中，对应于列选择线CL8的行冗余存储单元中存在故障B，则可以利用冗余列选择线RCL0通过列冗余单元阵列COM1(冗余位线)来实现故障B的消除。结果，如同在第一实施例中那样，可以同时使用冗余字线和冗余位线，从而进一步提高故障消除效率。
图10示出了图9中所示的列冗余选择电路16B的细节。列冗余选择电路16B配备有输出各个使能信号COM0ENZ、COM1ENZ、COM2ENZ和COM3ENZ的地址译码器40、42、44和46。地址译码器40、42、44和46是相同的电路，因而下面只描述地址译码器40。
地址译码器40配备有3输入NOR门40a、将NOR门40a的输出连接到内部电源电压线VII的三个pMOS晶体管和提供来去激活三个pMOS晶体管和NOR门40a的三个串联的nMOS晶体管。NOR门40a操作为译码器部分，用于根据行地址信号RAD21-22的反转信号和相应行命中信号/RHIT0的反转信号激活使能信号COM0ENZ。pMOS晶体管和nMOS晶体管的栅极分别接收非对应的行命中信号/RHIT1-3。pMOS晶体管和nMOS晶体管操作为复位部分，用于响应于非对应的行命中信号/RHIT1-3的激活而将使能信号COM0ENZ的输出节点(即，NOR门40a的输出)固定在去激活电平。
类似于地址译码器40，地址译码器42、44和46中的每一个使得NOR门接收行地址信号RAD21-22或其反转信号和相应的行命中信号/RHIT1、2或3的反转信号，并且pMOS晶体管和nMOS晶体管的栅极接收非对应的行命中信号/RHIT。
图11示出了图10所示的列冗余选择电路16B如何操作。当所有的行命中信号/RHIT0-3都为高逻辑电平(H)，即当不使用行冗余单元阵列ROM0-3时，列冗余选择电路16B根据行地址信号RAD21-22将使能信号COM0ENZ、COM1ENZ、COM2ENZ和COM3ENZ中的一个激活到高逻辑电平。当行命中信号/RHIT0-3中的一个为低逻辑电平(L)，即当使用行冗余单元阵列ROM0-3中的一个时，列冗余选择电路16B不论行地址信号RAD21-22如何，都将相应使能信号(COM0ENZ、COM1ENZ、COM2ENZ和COM3ENZ中的一个)设为高逻辑电平。
如上所述，第三实施例提供了与上述第一实施例相同的优点。另外，即使在形成有更多的存储器组MG0-3的情况下，也可以用简单的逻辑形成列冗余选择电路16B，并且可以提高消除效率。具体地说，由于可以以行模块(RBLK0-3)为基础实现位线释放，所以可以提高消除效率。
上述实施例针对单元阵列ARY包含两个或四个存储器组的情况。然而，单元阵列ARY可以包括八个或更多个存储器组。同样在这种情况下，可以构造具有简单逻辑的列冗余选择电路。
在上述实施例中，本发明被应用于FCRAM。然而，本发明也可应用于DRAM或伪SRAM。另外，本发明的应用领域并不限于FCRAM芯片、DRAM芯片和伪SRAM芯片，而是包含并入有任何这些存储器的存储器核的系统LSI。

Claims (4)

1.一种半导体存储器，包括：
多个存储器模块，每个存储器模块包括实际单元阵列、行冗余单元阵列和列冗余单元阵列，其中所述实际单元阵列具有多个以矩阵形式排列的实际存储单元，所述行冗余单元阵列具有多个沿行方向排列的行冗余存储单元和连接到所述行冗余存储单元的冗余字线，所述列冗余单元阵列具有多个沿列方向排列的列冗余存储单元和连接到所述列冗余存储单元的冗余位线；
将冗余位线连接到数据总线的多个冗余列开关；
连接到所述冗余列开关以允许所述冗余列开关进行操作的冗余列选择线，其布线为由所述存储器模块公用；
多个行冗余电路，每个行冗余电路被形成以便对应于所述冗余字线，其接收外部行地址信号，并且当所接收的外部行地址信号与预先编程的有缺陷行地址一致时，激活行命中信号以选择相应的冗余字线；
多个列冗余电路，其被形成以便对应于各个存储器组，每个存储器组有规定数目的所述存储器模块，每个列冗余电路在响应于相应的使能信号而被激活时运行，接收外部列地址信号，并且当所接收的外部列地址信号与预先编程的有缺陷列地址一致时，激活列命中信号以选择所述冗余列选择线；以及
列冗余选择电路，其接收行命中信号和模块地址信号以选择所述存储器组，当所有的所述行命中信号被去激活时，激活与所述模块地址信号所指示的所述存储器组之一的列冗余电路相对应的使能信号，并且当所述行命中信号中的任意一个被激活时，激活所述使能信号，以激活与所激活的行命中信号相对应的所述存储器组之一的列冗余电路。
2.如权利要求1所述的半导体存储器，其中
所述列冗余选择电路包括多个地址译码器，其被形成以便对应于各个存储器组并输出各个使能信号，其中
所述地址译码器中的每一个包括：
译码器部分，其响应于所述模块地址信号和相应的行命中信号中任意一个的激活，来激活所述使能信号；以及
复位部分，其响应于非对应的行命中信号的激活，将所述译码器部分的所述使能信号的输出节点固定在去激活电平。
3.一种半导体存储器，包括：
多个存储器模块，每个存储器模块包括实际单元阵列、行冗余单元阵列和列冗余单元阵列，其中所述实际单元阵列具有多个以矩阵形式排列的实际存储单元和连接到所述实际存储单元的实际字线，所述行冗余单元阵列具有多个沿行方向排列的行冗余存储单元和连接到所述行冗余存储单元的冗余字线，所述列冗余单元阵列具有多个沿列方向排列的列冗余存储单元和连接到所述列冗余存储单元的冗余位线；
将冗余位线连接到数据总线的多个冗余列开关；
连接到所述冗余列开关以允许所述冗余列开关进行操作的冗余列选择线，其被布线为由所述存储器模块公用；
多个行冗余电路，每个行冗余电路被形成以便对应于所述冗余字线，其接收外部行地址信号，并且当所接收的外部行地址信号与预先编程的有缺陷行地址一致时，激活行命中信号以选择相应的冗余字线，并激活全局行命中信号以禁止所述实际字线的选择；
发送所述全局行命中信号的全局行命中信号线，其被布线为由所述存储器模块公用；
一对列冗余电路，其被形成以便分别对应于一对存储器组，每个存储器组有规定数目的所述存储器模块，每个列冗余电路在响应于相应的使能信号而被激活时运行，接收外部列地址信号，并且当所接收的外部列地址信号与预先编程的有缺陷列地址一致时，激活列命中信号以选择所述冗余列选择线；以及
列冗余选择电路，其接收所述全局行命中信号、附近行命中信号和模块地址信号以选择所述存储器组，其中所述附近行命中信号是来自与位于相对较近处的所述存储器组之一相对应的所述行冗余电路之一的所述行命中信号，所述列冗余选择电路还当所述全局行命中信号和所述附近行命中信号被去激活时，激活与所述模块地址信号所指示的所述存储器组之一的列冗余电路相对应的使能信号，而当所述附近行命中信号被激活时，激活使能信号，以激活与所述附近行命中信号相对应的所述存储器组之一的列冗余电路，并且当所述附近行命中信号被去激活而所述全局行命中信号被激活时，激活使能信号，该使能信号激活不与所述附近行命中信号相对应的所述存储器组之一的列冗余电路。
4.如权利要求3所述的半导体存储器，其中
所述列冗余选择电路包括一对地址译码器，其被形成以便对应于各个存储器组并输出各个使能信号，其中
与位于相对较近处的所述存储器组之一相对应的所述地址译码器之一包括：
译码器部分，其响应于所述模块地址信号和所述附近行命中信号之一的激活，激活相应的使能信号；以及
复位部分，其响应于所述附近行命中信号的去激活和所述全局行命中信号的激活，将相应的使能信号的输出节点固定在去激活电平，并且
与位于较远处的所述存储器组中的另外一个相对应的所述地址译码器之一包括：
译码器部分，其根据所述模块地址信号或者响应于所述附近行命中信号的去激活和所述全局行命中信号的激活，激活相应的使能信号；以及
复位部分，其响应于所述附近行命中信号的激活，将相应的使能信号的输出节点固定在去激活电平。
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