CN1248236C

CN1248236C - 半导体存储器

Info

Publication number: CN1248236C
Application number: CNB021217866A
Authority: CN
Inventors: 奥山好明; 藤岡伸也; 原浩太; 森胜宏
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2001-11-12
Filing date: 2002-05-31
Publication date: 2006-03-29
Anticipated expiration: 2022-05-31
Also published as: CN1419243A; EP1315174B1; EP1315174A3; EP1315174A2; TW541689B; DE60229712D1; JP2003151293A; JP3863410B2; KR20030040006A; US20030090943A1; KR100806153B1; US6621750B2

Abstract

冗余存储器电路保存指出有缺陷的存储单元行的缺陷地址。冗余控制电路禁用对应于冗余存储器电路中保存的缺陷地址的有缺陷的存储单元行，启用包含有缺陷的存储单元行的存储块中的冗余存储单元行。此外，在其它存储块中，冗余控制电路禁用对应于有缺陷的存储单元行的存储单元行，启用代替这些存储单元行的冗余存储单元行。从而，不仅存在有缺陷的存储单元行的存储块被解除，而且其它存储块中的存储单元行其中的一个也被解除。因此，可在所有存储块之间共用冗余存储器电路，从而减少冗余存储器电路的数量。结果可减小半导体存储器的芯片尺寸。

Description

半导体存储器

技术领域

本发明涉及具有解除存储单元中的缺陷的冗余电路的半导体存储器。

背景技术

半导体存储器一般具有解除基体中的晶格缺陷和在制造过程中产生的缺陷的冗余电路。例如，除了常规的存储单元行之外，DRAM等还具有冗余存储单元行。带有冗余存储单元行的这种半导体存储器具有保存包含有缺陷存储单元的存储单元行的地址的熔丝阵列。

当一些存储单元有缺陷时，按照包含有缺陷的存储单元的存储单元行的地址预先烧断熔丝阵列中的熔丝。当半导体存储器被加电时，熔丝的烧断使有缺陷的存储单元被禁用，代之以启用冗余存储单元行。即，有缺陷的存储单元被解除(relieve)。这样，冗余存储单元被用于解除有缺陷的存储单元，以便提高产量。

如上所述，熔丝阵列被用于以冗余存储单元行代替有缺陷的存储单元行。从而，在具有冗余存储单元行的多个存储块的半导体存储器中，熔丝阵列是相应的存储块所必需的。因此，当半导体存储器具有大量的存储块时，熔丝阵列的数目会增大。

借助激光辐射烧断熔丝，从而需要比诸如晶体管之类器件大得多的配置面积。此外，相邻的熔丝必须间隔足够的距离。于是熔丝阵列的数目对半导体存储器的芯片尺寸具有重要的影响。如果减少熔丝阵列的数目以防止增大芯片尺寸，会产生不可解除的存储块。这会导致产量较低的问题。

另外，熔丝尺寸主要取决于激光辐射设备的精度，几乎和半导体制造工艺无关。从而，即使利用先进的工艺技术使晶体管结构变得更细微，也不会减小熔丝尺寸。换句话说，工艺技术越先进，相对于芯片面积来说熔丝阵列的面积变得更大。

发明内容

本发明的目的是提供一种半导体存储器，可在不增加熔丝阵列的情况下提高所述半导体存储器的解除效率。

本发明的另一目的是减小具有冗余电路的半导体的芯片尺寸。

根据本发明的半导体存储器的一个方面，半导体存储器包括彼此在不同时间工作的多个存储块，一个冗余存储器电路和一个冗余控制电路。每个存储块具有多个包含存储单元的存储单元行和一个包含冗余存储单元的冗余存储单元行。冗余存储单元行解除所述多个存储单元行中包括有缺陷存储单元的有缺陷的存储单元行。冗余存储器电路把指出存在于任意存储块中的有缺陷的存储单元行的缺陷地址(地址信息)保存到它的第一存储元件中。第一存储元件由例如用于保存缺陷地址的相应二进制位的多个熔丝组成。

冗余控制电路接收地址信息，并且禁用对应于冗余存储器电路中保存的缺陷地址的有缺陷的存储单元行，并且启用代替包含有缺陷存储单元行的存储块中的有缺陷存储单元行的冗余存储单元行。此外，在其它存储块中，冗余控制电路禁用对应于有缺陷的存储单元行的存储单元行，并且启用代替这些存储单元行的冗余存储单元行。从而，当冗余存储器电路包含缺陷地址时，不仅具有缺陷存储单元行的存储块被解除，而且其它存储块中的一个存储单元行也被解除。从而可在所有存储块中共用冗余存储器电路，从而降低冗余存储器电路的数量。尽管减少了冗余存储器电路的数目，但是也不会产生不可解除的存储块。另外，当冗余存储器电路由熔丝组成时，能够显著减小其配置面积。从而，可减小半导体存储器的芯片尺寸。

根据本发明的半导体存储器的另一方面，存储单元均包括用于选择存储单元的选择线。冗余控制电路包括在一个存储块中形成的第一接收电路和第一开关电路，分别在其余存储块中形成的第二接收电路和第二开关电路。第一接收电路首先直接接收保存在第一存储元件中的地址信息。第一开关电路根据接收的地址信息禁用存储单元行其中的一个。第二接收电路接收通过首先直接接收地址信息的存储块的选择线传送的地址信息。第二开关电路根据接收的地址信息，禁用存储单元行。

这样，通过使用在常规存储器操作中使用的存储块的选择线传送地址信息。现有信号线的使用避免了对提供传送地址信息的新布线的需要。因此，把本发明应用于任意半导体存储器不会增加线路的数量或者由于布线的增加而增大芯片尺寸。

根据本发明的半导体存储器的另一方面，传送给包括第二接收电路的各个存储块的地址信息通过选择线被传送给包括第二接收电路的另一存储块。从而现有选择线的使用允许把地址信息传送给所有存储块。

根据本发明的半导体存储器的另一方面，首先接收地址信息的第一接收电路利用其冗余解码器译解地址信息。解码结果(地址信息)通过选择线被传送给第二接收电路。第二接收电路接收的地址信息被保存到锁存器中。因此，在包括第二接收电路的存储块中，在地址信息被传送给另一存储块的第二接收电路之后，通过利用保存的地址信息可禁用有缺陷的存储单元行。换句话说，第二接收电路不必直接从冗余存储器电路接收地址信息。至于第一接收电路，它不必保存地址信息，因为它总是从冗余存储器电路接收地址信息。

根据本发明的半导体存储器的另一方面，在加电时的预定时段内第一和第二开关电路起传输通路的作用，从而把地址信息传送给选择线。随后，第一和第二开关电路起开关的作用，按照地址信息禁用有缺陷的存储单元行。即，第一和第二开关电路既可用作地址信息的传输通路，又可用作禁用有缺陷的存储单元行的开关。

根据本发明的半导体存储器的另一方面，选择线是与存储单元的传送门电路相连的字线。存储单元行包括与字线相连的多个存储单元。从而，以字线为单位解除有缺陷的存储单元行。例如，当字线由主字线和子字线分级构成时，通过主字线传送地址信息。

根据本发明的半导体存储器的另一方面，存储块顺着选择线沿布线方向排列。包括第一接收电路的存储块中的一个存储块比其它存储块更接近冗余存储器电路。从而，只沿着一个方向通过选择线传送从冗余存储器电路输出的地址信息。因此，可使在存储块之间传送地址信息的布线的配置区达到最小，从而减小半导体存储器的芯片尺寸。

根据本发明的半导体存储器的另一方面，冗余存储单元行包括选择冗余存储单元的冗余选择线。冗余存储器电路包括用于保存指出第一存储元件保存地址信息的解除信息的第二存储元件。冗余控制电路包括在具有第一接收电路的一个存储块中形成的第三接收电路和第三开关电路，以及分别在均具有第二接收电路的存储块中形成的第四接收电路和第四开关电路。第三接收电路首先直接接收保存在冗余存储器电路中的解除信息。第三开关电路根据接收的解除信息启用冗余存储单元行。第四接收电路接收通过首先直接接收解除信息的存储块的冗余选择线传送的解除信息。例如，解除信息通过冗余选择线被传送给均包括第四接收电路的存储块。第四开关电路根据接收的解除信息启用冗余存储单元行。

这样，通过使用在常规存储器操作中使用的存储块的冗余选择线传送解除信息。现有信号线的使用避免了对提供传送解除信息的新布线的需要。因此，把本发明应用于任意半导体存储器不会增大信号线的数量或者由于布线的增加而增大芯片尺寸。

根据本发明的半导体存储器的另一方面，第四接收电路包括保持通过冗余选择线传送的解除信息的锁存器。因此，在包括第四接收电路的存储块中，在解除信息被传送给另一存储块的第四接收电路之后，通过利用保存的解除信息可启用冗余存储单元行。

根据本发明的半导体存储器的另一方面，在加电时的预定时段内第三和第四开关电路起传输通路的作用，从而把解除信息传送给冗余选择线。随后，第三和第四开关电路起开关的作用，按照解除信息启用冗余存储单元行。即，第三和第四开关电路既可用作解除信息的传输通路，又可用作启用冗余存储单元行的开关。

附图说明

结合附图，根据下述详细说明，本发明的本质、原理及效用将更为显而易见，附图中相同的部分由相同的附图标记表示，其中：

图1是表示本发明的半导体存储器的一个实施例的方框图；

图2是表示图1的存储单元阵列的概观的方框图；

图3是表示图1的存储块MBA的细节的电路图；

图4是表示图1的存储块MBB的细节的电路图；

图5是表示存储块MBB存在缺陷的情形的示意图；

图6是表示解除有缺陷的存储单元行的操作的时间图；

图7是表示按照开关信号被开关的开关电路24的状态的示意图；

图8是表示按照开关信号被开关的开关电路34的状态的示意图；

图9是表示存储块MBA存在缺陷的情形的示意图；

图10是表示存储块MBA和MBB都存在缺陷的情形的示意图。

具体实施方式

下面将参考附图说明本发明的一个实施例。附图中，每条粗线代表由多个线条组成的信号线。

图1表示本发明的半导体存储器的一个实施例。通过利用CMOS工艺在硅基体上以DRAM的形式形成该半导体存储器。

DRAM包含均具有多个熔丝(fuse)的熔丝阵列10和12(冗余存储器电路)、前置解码器14和16及多个存储块MB(MBA、MBB、MBC…)。除了图中所示的之外，DRAM还包括地址信号输入电路和命令信号输入电路、数据信号的输入/输出电路、命令解码器、控制存储块的控制电路等等。

熔丝阵列10具有第一存储元件(unit)10a和第二存储元件10b。第一存储元件10a具有对指出包含有缺陷存储单元的有缺陷的存储单元行的6位地址的各位编程控制的6个熔丝。第一存储元件10a以6位冗余地址信号RA0(地址信息)的形式输出程控内容。第二存储元件10b具有指示利用地址信息编程控制(programmed)第一存储元件10a的熔丝。第二存储元件10b以1位冗余信号RJ0X(解除信息)的形式输出程控内容。

类似地，熔丝阵列12具有第一存储元件12a和第二存储元件12b。第一存储元件12a具有对指出包含有缺陷存储单元的另一有缺陷的存储单元行的6位地址的各位编程控制的6个熔丝。第一存储元件12a以6位冗余地址信号RA1(地址信息)的形式输出程控内容。第二存储元件12b具有指示利用地址信息编程控制第一存储元件12a的熔丝。第二存储元件12b以1位冗余信号RJ1X(解除信息)的形式输出程控内容。

冗余地址信号RA0、RA1和冗余信号RJ0X、RJ1X在所述多个存储块MB中被共用。所有存储块MB中熔丝阵列10和12的通用性可减少熔丝的数目。熔丝阵列由在配置尺寸方面比诸如晶体管之类器件大的熔丝组成。因此，由于熔丝阵列数目的减少，显著减小DRAM的芯片尺寸。尽管减少了熔丝阵列的数目，不会产生不可解除的存储块MB。本实施例中，熔丝阵列10和12可解除所述多个存储块MB内存储单元行中的两个有缺陷的存储单元行。

前置解码器14接收6位冗余地址信号RA0，并且产生关于每一位的正逻辑信号和负逻辑信号。这些信号作为冗余解码信号RAD0被输出。类似于前置解码器14，前置解码器16接收6位冗余地址信号RA1，并且输出冗余解码信号RAD1，所述冗余解码信号RAD1包含关于每一位的正逻辑信号和负逻辑信号。

存储块MBA具有接收电路18、选择电路20、地址接收电路22、开关电路24和存储单元阵列26。存储块MBB具有接收电路28、选择电路30、地址接收电路32、开关电路34和存储单元阵列36。选择电路30、地址接收电路32、开关电路34和存储单元阵列36和存储块MBA的选择电路20、地址接收电路22、开关电路24和存储单元阵列26相同。即，存储块MBB具有代替存储块MBA的接收电路18的接收电路28。存储块MBC和后续存储块(图中未示出)在结构上和存储块MBB相同。接收电路18和28、选择电路20和30及开关电路24和34起禁用有缺陷的存储单元行，启用代替有缺陷的存储单元行的冗余存储单元行的冗余控制电路的作用。

存储块MB(MBA、MBB、MBC，…)沿后面将说明的主字线MWL(MWLA、MWLB，…)和冗余主字线RMWL(RMWLA、RMWLB，…)的布线方向成行排列。具有接收电路18的存储块MBA最接近熔丝阵列10和12。如同后面所述，地址信息和解除信息通过现有的字线MWL和RMWL被传输给多个存储块MB。因此不需要新的布线来传输地址信息和解除信息。此外，沿字线MWL和RMWL成行排列存储块MB使用于在存储块MB之间传送地址信息和解除信息的布线的配置区达到最小。

接收电路18接收冗余解码信号RAD0、RAD1和冗余信号RJ0X、RJ1X，输出冗余设置信号SA、RSA和开关信号SWA、RSWA。选择电路20把冗余设置信号SA、RSA或字线选择信号WLA输出为开关控制信号SCA、RSCA。地址接收电路22译解将在读、写和刷新操作中提供的地址信号的解码信号ADD，并输出字线选择信号WLA。

开关电路24把开关控制信号SCA(地址信息)和开关控制信号RSCA(解除信息)分别传送给存储单元阵列26的主字线MWLA和冗余主字线RMWLA。选择电路24还根据开关信号SWA和RSWA使地址接收电路22的输出与主字线MWLA相连。

存储单元阵列26具有64个存储单元行和2个冗余存储单元行(将结合图2说明)。主字线MWLA和冗余主字线RMWLA与相邻存储块MBB中的接收电路28相连。

接收电路28保存通过主字线MWLA(或MWLB)传送的地址信息，并把该地址信息输出作为冗余设置信号SB和开关信号SWB。接收电路28还保存通过冗余字线RMWLA(或RMWLB)传送的解除信息，并把该解除信息输出作为冗余设置信号RSB和开关信号RSWB。选择电路30把冗余设置信号SB、RSB或字线选择信号WLB输出作为开关控制信号SCB、RSCB。地址接收电路32译解地址信号的解码信号ADD，并且输出字线选择信号WLB。

开关电路34把开关控制信号SCB(地址信息)和开关控制信号RSCB(解除信息)分别传送给存储单元阵列36的主字线MWLB和冗余主字线RMWLB。选择电路34还根据开关信号SWB和RSWB使地址接收电路32的输出与主字线MWLB相连。

存储单元阵列36在结构上和存储单元阵列26相同，具有多个存储单元行和2个冗余存储单元行。主字线MWLB和冗余主字线RMWLB与相邻存储块MBC中的接收电路28相连。

图2表示图1中所示的存储单元阵列26和36的细节。

存储单元阵列26具有64个存储单元行MCRA0-63和位于这些存储单元行MCRA0-63的配置区两侧(图中位于顶部和底部)的冗余存储单元行RMCRA0-1。存储单元行MCRA0-63配有多个存储单元MC和用于选择这些存储单元MC的主字线MWLA0-63(选择线)。主字线MWLA0-63与存储单元MC的传送门电路(图中未示出)相连。冗余存储单元行RMCRA0-1配有多个冗余存储单元RMC和用于选择这些存储单元RMC的冗余主字线RMWLA0-1(冗余选择线)。冗余主字线RMWLA0-1与冗余存储单元RMC的传送门电路(图中未示出)相连。

存储单元阵列36包含利用主字线MWLB0-63布线的存储单元行MCRB0-63和利用冗余主字线RMWLB0-1布线的冗余存储单元行RMCRB0-1。分别在对应于存储单元行MCRA0-63和冗余存储单元行RMCRA0-1的位置形成存储单元行MCRB0-63和冗余存储单元行RMCRB0-1。即，分别在主字线MWLA0-63和冗余主字线RMWLA0-1的延长部分形成主字线MWLB0-63和冗余主字线RMWLB0-1。

如上所述，存储单元阵列26和36在结构上彼此相同，并且具有相同的存储容量。存储单元阵列26和36被赋予彼此不同的地址。从而，具有存储单元阵列26和36的存储块MBA和MBB按照彼此不同的计时工作。换句话说，存储块MBA、MBB、MBC、…在操作上相互独立，从而不会同时开始对存储单元行MCRA、MCRB、MCRC、…的读操作或者写操作。

此外，指出存储单元阵列26的主字线MWLA0的地址和指出存储单元阵列36的主字线MWLB0的地址具有一些相同的二进制位。类似地，指出主字线MWLA1-63的地址和指出主字线MWLB1-63的地址分别具有一些相同的二进制位。于是当解除端部是相同数字的存储单元行(例如被表示为带阴影的MRCA1和MRCB1)时，利用相同的地址信息编程控制熔丝阵列10或(12)。

图3表示图1中所示的存储块MBA的细节。

接收电路18具有分别对应于主字线MWLA0-63的第一接收电路18a和分别对应于冗余主字线RMWLA0-1的第三接收电路18b。第一接收电路18a均具有用于接收冗余解码信号RAD0的三个二进制位的第一“与非”(NAND)门、用于接收冗余解码信号RAD1的三个二进制位的第二NAND门，用于接收第一和第二NAND门的输出的第三NAND门和“与”(AND)电路，以及与第三NAND门的输出相连的nMOS晶体管。第一和第二NAND门用作译解地址信息的冗余解码器。当起始信号STTZ为低电平时，第三NAND门被激活，从而输出开关信号(SWA0-63)。当起始信号STTZ为高电平时，nMOS晶体管使第三NAND门的输出与地线相连。AND电路输出冗余设置信号SA。

第三接收电路18b均具有反向冗余信号RJ0X(或RJ1X)并且把反向结果输出为冗余设置信号RSA(RSA0-1)的第一反相器，反向冗余设置信号RSA并且把反向结果输出为开关信号RSWA(RSWA0-1)的第二反相器和与第二反相器的输出端相连的nMOS晶体管。当起始信号STTZ为低电平时，第二反相器被激活。当起始信号STTZ为高电平时，nMOS晶体管使第二反相器的输出端与地线相连。

选择电路20具有分别对应于主字线MWLA0-63的选择器20a和分别对应于冗余主字线RMWLA0-1的选择器20b。当起始信号STTPZ为高电平时，选择器20a把冗余设置信号SA(SA0-63)输出作为开关控制信号SCA(SCA0-63)，并且当起始信号STTX为高电平时，把字线选择信号WLA输出作为开关控制信号SCA。当起始信号STTPZ为高电平时，选择器20b把冗余设置信号RSA输出作为开关控制信号SCA，并且当起始信号STTX为高电平时输出高电平。

这里，起始信号STTZ是加电时在预定时段内变为高电平的信号。起始信号STTX是逻辑反向的起始信号STTZ。起始信号STTPZ是在起始信号STTZ保持高电平的时段之后的阶段中变为高电平的信号。起始信号STTZ、STTX和STTPZ由在加电时工作的通电复位电路产生。

地址接收电路22具有分别对应于主字线MWLA0-63的地址解码器22a。地址解码器22a译解地址的解码信号ADD，并把解码结果输出作为字线选择信号WLA(WLA0-63)。地址接收电路22在DRAM的读、写和刷新操作中译解地址信号。即，地址接收电路22是供常规操作之用的地址解码器。

开关电路24具有分别对应于主字线MWLA0-63的第一开关电路24a和分别对应于冗余主字线RMWLA0-1的第三开关电路24b。第一开关电路24a和第三开关电路24b均具有三个nMOS晶体管和一个控制这些nMOS晶体管的控制电路(图中未示出)。nMOS晶体管在它们的输入/输出节点中的任一节点与相邻选择器20a(或20b)的输出端相连，并且通过缓冲器与在另一输入/输出节点与主字线MWLA相连。

当开关信号SWA为低电平时，第一开关电路24a在与中心nMOS晶体管相连的选择器20a的输出端和主字线MWLA之间建立连接。当开关信号SWA为高电平时，根据开关信号SWA和从相邻的第一开关电路24a(或者第三开关电路24b)输出的状态信号，第一开关电路24a在与它们的三个晶体管相连的选择器20a、20b的任意输出端和主字线MWLA之间建立连接。

当开关信号RSWA为低电平时，第三开关电路24b在与它们的中心nMOS晶体管相连的选择器20b的输出端和冗余主字线RMWLA之间建立连接。当开关信号RSWA为高电平时，第三开关电路24b在选择器20a、20b的任一输出端和冗余字线RMWLA之间建立连接。

图4表示图1中所示的存储块MBB的细节。

接收电路28具有分别对应于主字线MWLB0-63的第二接收电路28a和分别对应于冗余主字线RMWLB0-1的第四接收电路28b。由于第二接收电路28a和第四接收电路28b结构相同，因此下述说明将单独涉及第二接收电路28a。

第二接收电路28a均具有用于接收主字线MWLA(MWLA0-63)的第一反相器，接收第一反相器的输出的CMOS开关，锁存通过CMOS开关的第一反相器的输出的锁存器，接收锁存器的输出的第二反相器和与第二反相器的输出端相连的nMOS晶体管。当起始信号STTX为低电平时，第一反相器被激活。当起始信号STTZ为高电平时，CMOS开关打开。当起始信号STTZ为低电平时，第二反相器被激活。当起始信号STTZ为高电平时，nMOS晶体管使第二反相器的输出端与地线相连。

选择电路30具有分别对应于主字线MWLB0-63的选择器30a和分别对应于冗余主字线RMWLB0-1的选择器30b。由于选择器30a和30b的结构和存储块MBA中的选择器20a和20b相同，因此省略对它们的说明。

地址接收电路32具有分别对应于主字线MWLB0-63的地址解码器32a。地址解码器32a的结构和存储块MBA中的地址解码器22a的结构相同，因此省略对它的说明。

开关电路34具有分别对应于主字线MWLB0-63的第二开关电路34a和分别对应于冗余主字线RMWLB0-1的第四开关电路34b。由于第二开关电路34a和第四开关电路34b分别具有和存储块MBA中的第一开关电路24a和第三开关电路24b相同的结构，因此省略对它们的说明。

图5表示存储块MBB存在有缺陷的存储单元(图中用叉指示)时的情形。本例中，存储块MBB在利用主字线MWLB1布线的存储单元行MCRB1中存在一个有缺陷的存储单元。这里，在制造工艺中，利用指出包含有缺陷存储单元的存储单元行MCRB1(有缺陷的存储单元行)的地址编程控制图1中所示的熔丝阵列10。由于其它存储单元MC没有缺陷，因此不对熔丝阵列进行编程控制。

图6表示解除图5中所示的有缺陷的存储单元行MCRB1的操作。在通电时的预定时段内执行该操作。本实施例中，在起始信号STTPZ为高电平的时段P1内把地址信息和解除信息传送给相邻的存储块MB。在随后的时段P2中，开关电路24和34工作，以解除有缺陷的存储单元行MCRB1。

本例中，有缺陷的存储单元行MCRB1的地址被预先编程写入第一存储元件10a(图1)的熔丝中。从而，第一存储元件10a以冗余地址信号RA0(图中未示出)的形式输出指出有缺陷的存储单元行的地址信息。此外，烧断第二存储元件10b的熔丝，以指出利用有缺陷的存储单元行MCRB1的地址编程控制熔丝阵列10。从而第二存储元件10b以解除信息的形式输出低电平的冗余信号RJ0X。由于第一存储元件12a未被编程控制，因此不烧断第二存储元件12b。从而第二存储元件12b输出高电平的冗余信号RJ1X(图6(a))。

对应于主字线MWLA1的第一接收电路18a(图3)直接接收冗余解码信号RAD0(通过前置解码器14提供的地址信息)，并且输出低电平的冗余设置信号SA1(图中未示出)。对应于主字线MWLA0、2-63的第一接收电路18a分别输出高电平的冗余设置信号SA0、2-63(图中未示出)。

对应于冗余主字线RMWLA0的第三接收电路18b直接接收冗余信号RJ0X(解除信息)，并且输出高电平的冗余设置信息RSA0。对应于冗余主字线RMWLA1的第三接收电路18b输出低电平的冗余设置信号RSA1(图6(b))。

随后，起始信号STTZ和STTX分别变为高电平和低电平(图6(c))。起始信号STTZ的变化接通第一接收电路18a和第三接收电路18b的nMOS晶体管，从而把所有开关信号RSWA0-1和SWA0-63变为低电平(图6(d)、(e))。类似地，在存储块MBB中，第二接收电路28a和第四接收电路28b(图4)的nMOS晶体管被接通，从而把所有开关信号RSWB0-1和SWB0-63变为低电平(图6(f)、(g))。第一开关电路24a、第二开关电路34a、第三开关电路24b和第四开关电路34b分别接收开关信号SWA0-63、SWB0-63、RSWA0-1和RSWB0-1的低电平，并且接通它们的中心nMOS晶体管。上述图5表示了此时的状态。

随后，起始信号STTPZ将其状态变化高电平(图6(h))。在存储块MBA中，起始信号STTPZ的变化使选择器20b以开关控制信号RSCA0-1(解除信息)的形式输出冗余设置信号RSA0-1(图6(i))。选择器20a以开关控制信号SCA0-63(地址信息)的形式输出冗余设置信号SA0-63(图6(j))。开关信号RSWA0-1和SWA0-63均变为低电平，开关控制信号RSCA0-1和SCA0-63的电平分别通过冗余主字线RMWLA0-1和主字线MWLA0-63被传送给存储块MBB中的第四接收电路28b和第二接收电路28a(图4)(图6(k)、(l))。

第四接收电路28b和第二接收电路28a分别通过冗余主字线RMWLA0-1和主字线MWLA0-63接收解除信息和地址信息。第四接收电路28b和第二接收电路28a锁存接收的信息，并且分别把锁存结果输出作为冗余设置信号RSB0-1和SB0-63(图6(m)、(n))。选择器30b和30a分别把冗余设置信号RSB0-1和SB0-63输出作为开关控制信号RSCB0-1和SCB0-63(图6(o)、(p))。

开关信号RSWB0-1和SWB0-63被改变为低电平，开关控制信号RSCB0-1(解除信息)和开关控制信号SCB0-63(地址信息)的电平分别被传输给冗余主字线RMWLA0-1和主字线MWLB0-63(图6(q)、(r))。类似地，在起始信号STTPZ为高电平的时段内，解除信息和地址信息被接连传输给后续的存储块(MBC等等)。

这样，在起始信号STTPZ为高电平的时段(通电时的预定时段)内，通过现有的主字线MWL和冗余主字线RMWL，地址信息和解除信息被连续传送给相邻的存储块MB。现有信号线的使用避免了对传送地址信息和解除信息的新信号线的需要。从而，把本发明应用于任何半导体存储器都不会增加信号线的数量或者增大芯片尺寸。

随后，起始信号STTZ和STTX分别变为低电平和高电平。起始信号STTPZ将其状态变为低电平(图6(s))。起始信号STTZ的变化使第三接收电路18b的所有nMOS晶体管截止。第三接收电路18b分别把冗余信号RJ0X和RJ1X的电平输出作为开关信号RSWA0-1(图6(t))。类似地，第一接收电路18a的所有nMOS晶体管被截止。对应于主字线MWLA1的第一接收电路18a输出高电平的开关信号SWA1。对应于其余主字线MWLA0、2-63的第一接收电路18a分别输出低电平的开关信号SWA0、2-63(图6(u))。

接下来，第一开关电路24a和第三开关电路24b按照开关信号SWA0-63和RSWA0-1工作。随后使来自选择电路20的选择器20a和20b的输出分别与预定主字线RMWLA0-63和冗余主字线RMWLA0-1连接。

图7表示按照开关信号RSWA0-1和SWA0-63开关的开关电路24的状态。开关电路24使开关控制信号SCA0的信号线和冗余主字线RMWLA0相连，使开关控制信号SCA1的信号线和主字线MWLA0相连。对应于与有缺陷的存储单元MC相连的主字线MWLB1的主字线MWLA1被断开。即，对应于有缺陷的存储单元行MCRB1的存储单元行MCRA1被禁用。代替存储单元行MCRA1启用冗余存储单元行RMCRA0。顺便说明，因为未被供给任何开关控制信号SCA，冗余主字线RMWLA1不被使用。

随后，在图6中所示的时间图中，起始信号STTZ向低电平的变化使第四接收电路28b的所有nMOS晶体管截止。第四接收电路28b分别输出开关信号RSWB0-1，即冗余主字线RMWLA0-1的反相电平(图6(v))。类似地，第二接收电路28a的所有nMOS晶体管被截止。第二接收电路28a分别输出开关信号SWB0-63，即主字线MWLA0-63的反相电平(图6(w))。

随后，存储块MBB中的第二开关电路34a和第四开关电路34b按照开关信号SWB0-63和RSWB0-1工作。随后使来自选择电路30的选择器30a和30b的输出分别与预定主字线RMWLB0-63和冗余主字线RMWLB0-1连接。

图8表示按照开关信号RSWB0-1和SWB0-63开关的开关电路34的状态。存储块MBA状态与图7相同。开关电路34使开关控制信号SCB0的信号线和冗余主字线RMWLB0相连，使开关控制信号SCB1的信号线和主字线MWLB0相连。与有缺陷的存储单元MC相连的主字线MWLB1被断开。即，有缺陷的存储单元行MCRB1被禁用。代替有缺陷存储单元行MCRB1启用冗余存储单元行RMCRB0。顺便说明，因为未被供给任何开关控制信号SCB，冗余主字线RMWLB1不被使用。

在供电时的通电顺序完成之后，从DRAM的外部提供一个读命令、写命令或刷新命令，以便执行读操作、写操作或者刷新操作。这里和命令一起提供的地址信号操纵地址接收电路20和30，从而按照地址信号选择预定的主字线MWL(MWLA、MWLB)或冗余主字线RMWL(RMWLA、RMWLB)。

图9表示当在存储块MBA中产生缺陷时开关电路24和34的操作之后的状态。本例中，存储块MBA的存储单元行MCRA1存在一个有缺陷的存储单元(图中用叉表示)。这里，利用和图6中说明的相同地址信息对熔丝阵列10进行编程控制。随后开关电路24和34完成和图8中相同的操作。

图10表示当存储块MBA和MBB都存在缺陷时开关电路24和34的操作之后的状态。本例中，存储块MBA中的存储单元行MCRA0和存储块MBB中的存储单元行MCRB2都存在有缺陷的存储单元(图中用叉表示)。这里，利用有缺陷的存储单元行MCRA0的地址对熔丝阵列10编程控制。利用有缺陷的存储单元行MCRB2的地址对熔丝阵列12编程控制。

如上所述，根据本实施例，可在所有存储块MB中共用熔丝阵列10和12。这消除了对于每个存储块MB形成一个熔丝阵列的需要。从而，能够减少熔丝阵列10和12的数目。构成熔丝阵列10、12的熔丝在尺寸上大于晶体管器件的尺寸。因此，较少数目的熔丝阵列10、12使得能够显著减小DRAM的芯片尺寸。

通过利用现有的主字线MWL和冗余主字线RMWL传送地址信息和解除信息。从而不需要用于传送地址和解除信息的新布线。现有的主字线MWL和冗余主字线RMWL可用于把地址信息传送给存储块MB。因此，把本发明应用于任意半导体存储器可防止增大线路的数量，从而避免由于布线的增加而导致芯片尺寸的增大。

第二和第四接收电路28a和28b配有锁存地址信息和解除信息的锁存器。因此，即使在把地址信息和解除信息传送给相邻的其它存储块MB之后，保存的地址信息和解除信息仍可被用于禁用有缺陷的存储单元行MCR，以及启用冗余存储单元行RMCR。另外，锁存器的存在使得不必直接从熔丝阵列10和12接收地址信息和解除信息。

提供了在通电时的预定时段P1内起传输通路作用，并且在随后的时段P2中起开关作用的第一、第二、第三和第四开关电路24a、34a、24b和34b。从而借助简单的电路系统可把地址信息和解除信息传送给相邻的其它存储块MB。此外，地址信息和解除信息可用于禁用有缺陷的存储单元行MCR，以及启用冗余存储单元行RMCR。

存储块MB顺着主字线MWL和冗余主字线RMWL的布线方向沿一个方向排列。从而只可通过字线MWL和RMWL沿一个方向传送从熔丝阵列10和12输出的地址信息和解除信息。因此，可使在存储块MB之间传送地址信息和解除信息的布线的配置区达到最小，从而降低半导体存储器的芯片尺寸。

顺便说明，上述实施例涉及把本发明应用于DRAM的情况。但是，本发明并不局限于该实施例。例如，本发明也可应用于将在系统LS1上实现的DRAM磁芯。

上述实施例涉及通过主字线MWL和冗余主字线RMWL把地址信息和解除信息传送给相邻的存储块MB的情况。但是，本发明并不局限地该实施例。例如，也可通过操纵列开关连接位线和数据、总线线路的列线路和冗余列线路传送地址信息和解除信息。

本发明不局限于上述实施例，在不脱离本发明的精神和范围的情况下可作出各种修改。部分或所有组件可做出任意改进。

Claims

1、一种半导体存储器，包括：

彼此在不同时间工作的多个存储块，每个存储块包括多个包含存储单元的存储单元行和一个包含冗余存储单元的冗余存储单元行，所述冗余存储单元行用于解除所述多个存储单元行中有缺陷的存储单元行；

一个冗余存储器电路，包括把指出存在于任意所述存储块中的所述有缺陷的存储单元行的缺陷地址保存为地址信息，并输出所保存的地址信息的第一存储元件；和

一个冗余控制电路，用于从所述冗余存储器电路接收所述地址信息，禁用对应于所述冗余存储器电路中保存的所述缺陷地址的所述有缺陷的存储单元行，并且启用包含所述有缺陷存储单元行的所述存储块中的所述冗余存储单元行，禁用对应于所述有缺陷存储单元行的所述存储单元行，启用其余的所述存储块中的所述冗余存储单元行，其中：

所述存储单元行均包括用于选择所述存储单元的选择线；并且

所述冗余控制电路包括

首先直接接收保存在所述第一存储元件中的所述地址信息并输出所接收的地址信息和对应于所述地址信息的开关信号的第一接收电路，和接收来自所述第一接收电路的开关信号并根据接收的所述开关信号禁用所述存储单元行其中的一个的第一开关电路，所述第一接收电路和所述第一开关电路形成于所述存储块其中的一个中，以及

接收通过首先直接接收所述地址信息的存储块的所述选择线传送的从所述第一接收电路输出的所述地址信息，并输出所接收的地址信息和对应于所述地址信息的开关信号的第二接收电路，和接收来自所述第二接收电路的开关信号并根据接收的所述开关信号禁用所述存储单元行其中的一个的第二开关电路，所述第二接收电路和所述第二开关电路分别形成于除具有所述第一接收电路和所述第一开关电路的一个存储块之外的所述存储块中。

2、按照权利要求1所述的半导体存储器，其中：

所述冗余存储器电路的所述第一存储元件包括多个熔丝，所述缺陷地址的各个二进制位被编程到所述多个熔丝中。

3、按照权利要求1所述的半导体存储器，其中：

包括所述第二接收电路的各个所述存储块通过所述选择线把所述地址信息传送给包括所述第二接收电路的另一所述存储块。

4、按照权利要求1所述的半导体存储器，其中：

所述第一接收电路包括译解所述地址信息的冗余解码器；并且

所述第二接收电路包括保持通过所述选择线传送的所述地址信息的锁存器。

5、按照权利要求1所述的半导体存储器，其中：

所述第一和第二开关电路在加电时的预定时段内把所述地址信息传送给所述选择线，随后根据所述地址信息禁用所述有缺陷的存储单元行。

6、按照权利要求1所述的半导体存储器，其中：

所述选择线是与所述存储单元的传送门电路相连的字线。

7、按照权利要求1所述的半导体存储器，其中：

所述存储块顺着所述选择线沿布线方向排列；并且

包括所述第一接收电路的所述存储块中的一个存储块比其它所述存储块更接近所述冗余存储器电路。

8、按照权利要求1所述的半导体存储器，其中

所述冗余存储单元行包括选择所述冗余存储单元的冗余选择线；

所述冗余存储器电路包括用于保存指出所述第一存储元件保存所述地址信息的解除信息的第二存储元件；并且

所述冗余控制电路包括

首先直接接收保存在所述冗余存储器电路中的所述解除信息，并输出所接收的解除信息和对应于所述解除信息的开关信号的第三接收电路，和接收来自所述第三接收电路的开关信号并根据接收的所述开关信号启用所述冗余存储单元行的第三开关电路，所述第三接收电路和所述第三开关电路形成于具有所述第一接收电路的所述存储块其中的一个中，以及

接收通过首先直接接收所述解除信息的存储块的所述冗余选择线传送的从所述第三接收电路输出的所述解除信息，并输出所接收的解除信息和对应于所述解除信息的开关信号的第四接收电路，和接收来自所述第四接收电路的开关信号并根据接收的所述开关信号启用所述冗余存储单元行第四开关电路，所述第四接收电路和所述第四开关电路分别形成于均具有所述第二接收电路的所述存储块中。

9、按照权利要求8所述的半导体存储器，其中

每个包括所述第四接收电路的所述存储块通过所述冗余选择线把所述解除信息传送给包括所述第四接收电路的另一所述存储块。

10、按照权利要求8所述的半导体存储器，其中

所述第四接收电路包括保持通过所述冗余选择线传送的所述解除信息的锁存器。

11、按照权利要求8所述的半导体存储器，其中

所述第三和第四开关电路在加电时的预定时段内把所述解除信息传送给所述冗余选择线，随后根据所述解除信息启用所述冗余存储单元行。

12、按照权利要求8所述的半导体存储器，其中：

所述冗余选择线是与所述冗余存储单元的传送门电路相连的冗余字线。

13、按照权利要求8所述的半导体存储器，其中：

所述冗余存储器电路的所述第二存储元件包括一个熔丝，所述解除信息被编程写入所述熔丝中。