541689 五、發明說明（1 ) 本發明背景 1. 本發明範疇 本發明係關於具有用以解除記憶胞中缺陷之冗餘電路的 半導體記憶體。 5 2. 相關技術說明 一般，半導體記憶體具有冗餘電路以解除基片中之格子 式缺陷以及製造程序中所發生之缺陷。例如，DRAM以及 類似者除正常的記憶胞列之外被提供冗餘記憶胞列。被提 供冗餘記憶胞列之這類型半導體記憶體，具有用以儲存包 10 含缺陷記憶胞之記憶胞列位址的熔絲陣列。 當一些έ己憶胞有缺陷時，熔絲陣列中之熔絲依據包含缺 陷記憶胞之記憶胞列位址而預先被熔斷。當半導體記憶體 被供電時，炫絲之溶斷使缺陷記憶胞列失效並且引動冗餘 記憶胞列。亦即，缺陷記憶胞被解除。以此方式，冗餘記 15憶胞被使用以解除缺陷記憶胞而改進生產量。 如上所述，熔絲陣列被使用以取代具有冗餘記憶胞列之 缺陷圮憶胞列。結果，在被提供具有冗餘記憶胞列之多數 個記憶體區塊的半導體記憶體中，對於分別的記憶體區 塊，熔絲陣列是必須的。因此，當半導體記憶體具有較多 20 數之記憶體區塊時，熔絲陣列數目可增加。 絲被雷射光所溶斷，並且因此需要如電晶體元件之相 當大的佈局面積。此外，鄰接熔絲彼此必須充分地隔離。 因此，對於半導體記憶體晶片尺寸，熔絲陣列數目具有重 大的作用。如果熔絲陣列數目被減低以便防止晶片尺寸增 4 541689 五、發明說明（2) 力貝Hx生無法解除記憶體區塊。這形成較低生產量的問 題。 此外’溶絲尺寸主要地取決於雷射光裝置之精確性而且 成乎不取决於半導體製造程序。因此，即使電晶體結構因 5先進的處理技術而獲得較好，炫絲尺寸亦不減少。換言之， 處理技術越進步，則相對於晶片面積需較大之炫絲陣列面 積。 本發明概要_ 本發明之目的在提供一種半導體記憶體，其可改進解除 10 效率而不增加熔絲陣列。 本發明之另—目的是減低具有冗餘電路之半導體記憶體 晶片尺寸。 依據本發明半導體記憶體之一論點，半導體記憶體包含 彼此以不同時序操作的多數個記憶體區塊、一組冗餘記憶 15體電路、以及一組冗餘控制電路。各記憶體區塊具有包含 記憶胞之多數個記憶胞列以及包含冗餘記憶胞之一組冗餘 記憶胞列。冗餘記憶胞列解除包含記憶胞列外之一組缺陷 記憶胞的缺陷記憶胞列。冗餘記憶體電路儲存指示現存在 任何一組記憶體區塊中之缺陷記憶胞列的缺陷位址（位址 20貢訊）進入其第一記憶體單元。第一記憶體單元由，例如， 用以儲存分別的缺陷位址之位元的多數個熔絲所構成。 冗餘控制電路接收位址資訊，又使對應至被儲存在冗餘 記憶體電路中的缺陷位址之缺陷記憶胞列失效並且引動取 代包含缺陷記憶胞列之記憶體區塊中缺陷記憶胞列之冗餘
五、發明說明（3) 記憶胞列。而且，在其他的記憶體區塊中，冗餘控制電路 使對應至缺陷記憶胞列之記憶胞列失效並且引動取代這些 記憶胞列之冗餘記憶胞列。結果，當冗餘記憶體電路包含 一組缺陷位址時，不僅具有缺陷記憶胞列之記憶體區塊而 且在其他記憶體區塊中的一組記憶胞列同時也永遠被解 除。因此冗餘記憶體電路可在所有記憶體區塊之間被共用 而使冗餘記憶體電路的數目減少。除冗餘記憶體電路數目 減少外’不會發生無法解除記憶體塊。此外，當冗餘記憶 體電路由溶絲所構成時，其可能顯著地減低其佈局面積。 結果，半導體記憶體之晶片尺寸可被減低。 依據本發明半導體記憶體另一論點，記憶胞列各包含一 組用以選擇記憶胞之選擇線。冗餘控制電路包含一組第一 接收器電路以及一組第一切換電路，其被形成在記憶體區 塊之一組令，並且一組第二接收器電路以及一組第二切換 電路，其分別地被形成在其餘記憶體區塊中。第一接收器 電路首先且直接地接收被儲存在第一記憶體單元位址中的 資訊。第一切換電路依據被接收之位址資訊使記憶胞列之 一組失效。第二接收器電路接收經由記憶體塊選擇線被傳 輸之位址資訊，其首先地且直接地接收位址資訊。第二切 換電路依據被接收之位址資訊使記憶胞列失效。 以此方式，位址資訊利用被使用在正常記憶體操作中之 記憶體區塊選擇線而被傳輸。現存信號線之使用消除提供 用以傳輸位址資訊的新接線之需要。結果，應用本發明至 任何半導體記憶體導致不增加線數目或者因增加接線所 541689 0 15 10 五、發明說明（4) 致之晶片尺寸增加。 依據本叙明半V體έ己憶體另一論點，被傳輸至包含第二 接收器電路之各記憶體區塊之位址資訊經由選擇線被傳輸 至包含第二接收器電路之另一組記憶體區塊。因此，使用 現有之選擇線允許位址資訊被傳輸至所有的記憶體區塊。 依據本發明半導體記憶體另一論點，第一接收器電路， 其首先接收位址資訊，利用其冗餘解碼器而解碼位址資 訊。該解碼結果（位址資訊）經由選擇線被傳輸至第二接收 器電路。被第二接收器電路接收之位址資訊被保持在鎖定 中。因此，在包含第二接收器電路之記憶體區塊中，在位 址資訊被傳輸至另-記憶體塊之_組第二接收器電路之 後，缺陷記憶胞列可因使用被儲存的位址資訊而不被引 動。換言之，第二接收器電路不需要直接地從冗餘記憶體 電路接收位址資訊。至於第_接收器電路，其不需要儲存 位址資訊’因為其永遠從冗餘記憶體電路接收位址資訊。 ㈣本發明半導體記憶體另—論點，在供電—預定週期 時弟-和第二切換電路作為傳輸通道地操作，因而傳輸位 址資訊至選擇線。依序地，第一和第二切換電路操作如開 關’依據位i止資訊使缺陷記憶胞列失$文。亦_，第一和第 二切換電路可適用於位址資訊傳輸通道以及使缺陷記憶胞 列失效之開關兩者。 依據本發明半導體記憶體另—論點，選擇線是被連接到 記憶胞傳送閑之字組線。記憶胞列包含連接到字組線之多 數個，己憶胞。因此’缺陷記憶胞列在字組線單元中被解除。 7 五、發明說明（5) 例如，當字組線階層式地由主要字組線和子字組線構成 時，位址資訊經由主要字組線被傳輸。 依據本發明半導體記憶體之另一論點，記憶體區塊著選 擇線接線方向被對齊。包含第一接收器電路之一組記憶體 塊被置放而比其餘S己憶體區塊較靠近至冗餘記憶體電 路。因此，從冗餘記憶體電路被輸出之位址資訊經由選擇 線僅在一方向被傳輸。結果，用以傳輸在記憶體區塊之間 位址資訊的接線佈局區域被最小化，因而減少半導體記憶 體之晶片尺寸。 10 依據本發明半導體記憶體另一論點，冗餘記憶胞列包含 用以選擇冗餘記憶胞之一組冗餘選擇線。冗餘記憶體電路 包含用以儲存指示第一記憶體單元儲存位址資訊之解除資 訊的一組第二記憶體單元。冗餘控制電路包含一組第三接 收器電路和一組第三切換電路，其被形成在具有第一接收 器電路之一組記憶體區塊中，以及第四組接收器電路和第 四組切換電路，其分別地被形成在各具有第二接收器電路 之記憶體區塊中。第三接收器電路首先地且直接地接收被 儲存在冗餘記憶體電路中的解除資訊。第三切換電路依據 被接收之解除資訊引動冗餘記憶胞列。第四組接收器電路 〇接收經由記憶體塊冗餘選擇線被傳輸之解除資訊，其首先 地且直接地接收解除資訊。例如，解除資訊經由冗餘選擇 線被傳輸至各包含第四組接收器電路之記憶體區塊。第四 組切換電路依據被接收之解除資訊而引動冗餘記憶胞列。 以此方式’解除貧訊利用記憶體區塊之冗餘選擇線而被 五、發明說明（6) =括其破使用在正常記憶體操作中。現存信號線之使用 4除提供用以傳輸解除f訊的新接線之需要。結果， 本發明至任何半導體記憶體 〜 增加接線而導致晶片尺寸之增力^線數目增加或者因 ^據本發明半導體記憶體另—論點，第四組接收器電路 以保持經由冗餘選擇線被傳輸之解除資訊的一组鎖 二。因此，在包含第四組接收器電路之記憶體區塊中， Y2解除之後可使用被儲存的解除資訊而被引動的冗餘 憶胞列被傳輸至另—記憶體塊之第四組接收器電路。 依：本發明半導體記憶體另一論點，在供電一預定週期 广次:2第四組㈣1路操作如傳輸通道，il而傳輸解 :貝讯至冗餘選擇線。依序地，第三和第四組切換電路操 —σ開關’依據解除資訊而引動冗餘記憶胞列。亦即，第 =和第四組切換電路可適用於解除資訊之傳輸通道及用以 q動冗餘記憶胞列之開關。 苴毛月之本貝、原理、以及實用性，當配合附圖讀取時， 相同W伤以相同參考編號指示，可從下面的詳細說明 而成為更明顯，其中·· 第1圖是展示本發明半導體記憶體實施例之方塊圖； 第2圖是展不第1圖記憶胞陣列概觀之方塊圖； 第3圖是展示第丨圖詳細記憶體區塊ΜΒΑ之電路圖； 第4圖疋展示第】圖詳細記憶體區塊ΜΒΒ之電路 圖是展示其中記憶體區塊ΜΒΒ遭受一種缺陷之狀 五、發明說明（7) 態的解釋圖形； 第6圖是展示用以解除缺陷記憶胞列之操作的時序圖，· 第7圖疋展示依據切換信號被切換之切換電路μ狀態的 解釋圖形； ^ 第8 0疋展示依據切換信號被切換之切換電路3 *狀態的 解釋圖形； ~ 第9圖是展示其中記憶體區塊MBA遭受一種缺陷之狀 態的解釋圖形；以及 第10圖是展示其中記憶體區塊MBA和MBB皆遭受一 0 種缺陷之狀態的解釋圖形。 較佳實施例 此處之後，本發明之實施例將參考圖形而被說明。在圖 形中，各粗線代表包含多數條信號線。 第1圖展示本發明半導體記憶體之實施例。這半導體記 15憶體使用CMOS程序使〇11八]^/[被形成在一矽基片上。 DRAM包含各具有多數個熔絲之熔絲陣列丨〇和ι2(冗餘 記憶體電路）、預解碼器14和16、以及多數個記憶體區塊 MB(MBA、MBB、MBC、··.）。除此圖形所展示之外，DRAM 同日守也包含位址信號和命令信號之輸入電路、資料信號之 〇輸入/輸出電路、命令解碼H、用以控制記憶體區塊之控制 電路、以及類似者。 熔絲陣列10具有一組第一記憶體單元1〇a以及一組第二 。己隱體單it 1 Gb。第-記憶體單元i Ga具有用以規劃指出 包含缺陷記憶胞之缺陷記憶胞列的6_位元位址之分別位元 541689 五、發明說明（ 的六組熔綵。第一記憶體單元丨 一 〇a輪出規劃内容作為6-位 元冗餘位址信號RA0(位址資訊）。 ’弟一圮憶體單元l〇b具 有用以指示第一記憶體單元1 〇
Ua破規劃位址資訊之熔絲。 第二記憶體單元10b輸出規劃内玄 5 10 -谷作為丨_位元冗餘信號 RJ0X(解除資訊）。 相似地絲㈣12具有第-記憶體單以2a和第二記 憶體單元m。第-記憶體單元12a具有六⑽絲，其用 以規劃指出包含缺陷記憶胞之另一缺陷記憶胞列之6_位元 位址的分別位元。第一記憶體單元12a輸出規劃内容作為 6-位元冗餘位址信號RA1(位址資訊）。第二記憶體單元⑶ 具有用以指示第-記憶體單丨12a被規劃位址資訊之炼 絲。第二記憶體單元12b輸出規劃内容作為卜位元冗餘信 號RJlx(解除資訊）。 几餘位址信號RAO、RA1以及冗餘信號RJ〇x、RJ1X在 多數個記憶體區塊MB之間被共同使用。在所有記憶體區 塊MB之間的這熔絲陣列1〇和12共用性可減低熔絲數 目。熔絲陣列由熔絲所構成，其佈局尺寸是較大於例如電 曰曰體之元件。結果，因為熔絲陣列數目減少，dram之晶 片尺寸顯著地減少。即使熔絲陣列數目之減少，也不會發 生無法解除之記憶體區塊MB。在這實施例中，熔絲陣列 10和12可從多數個記憶體區塊MB中之記憶胞列解除兩 組缺陷記憶胞列。 預解碼器14接收6-位元冗餘位址信號RA0,並且產生 與各位元相關之一組正邏輯信號以及一組負邏輯信號。這 10 五、發明說明（9) 些k號被輸出而作為一組冗餘解碼信號RAD0。如同預解 碼器14,預解碼器16接收立元冗餘位址信號RAi並且 輸出包含與各位元相關之正邏輯信號和負邏輯信號之一組 冗餘解碼信號RAD1。 ' 圮憶體區塊MB A具有一組接收器電路丨8、一組選擇電 路20、一組位址接收器電路22、一組切換電路24、以及 一組記憶胞陣列26。記憶體區塊MBB具有一組接收器電 路28、一組選擇電路30、一組位址接收器電路32、一組 切換電路34、以及一組記憶胞陣列36。選擇電路3〇、位 址接收器電路32、切換電路34、以及記憶胞陣列36是如 同選擇電路20、位址接收器電路22、切換電路24、以及 記憶體區塊MBA之記憶體胞陣列26的相同電路。亦即， 記憶體區塊MBB具有取代記憶體區塊MBA之接收器電路 18的接收器電路28。記憶體區塊MBC以及依序的記憶體 區塊（未展示出）在組態上是相同於記憶體區塊MB B。接收 器電路18和28、選擇電路20和30、以及切換電路24和 34如一組冗餘控制電路般地操作以便使缺陷記憶胞列失 效並且引動取代缺陷記憶胞列之冗餘記憶胞列。 記憶體區塊MB(MBA、MBB、MBC…）沿著稱後將被說 2〇 明之主要字組線MWL(MWLA、MWLB…）和冗餘主要字 組線RMWL(RMWLA、RMWLB…）之接線方向列而被安 排。具有接收器電路1 8之記憶體區塊MB A被置放而最靠 近k絲陣列10和12。位址資訊和解除資訊，稱後將被說 明，經由現存字組線M WL和RMWL被傳輸至多數個記憶 541689 五、發明說明（ίο) 體區塊MB。這消除用以傳輸位址資訊以及解除資訊的新 接線之需要。而且，沿著字組線M WL和RMWL列配置記 憶體區塊MB使得用以傳輸在記憶體區塊MB之間的位址 資訊和解除資訊之接線佈局區域最小化。 5 接收器電路18接收冗餘解碼信號RAD0、RAD1以及冗 餘信號RJOX、RJ1X，並且輸出冗餘設定信號SA、RSA以 及切換信號SWA、RSWA。選擇電路20輸出冗餘設定信號 SA，RSA或者一組字組線選擇信號WLA作為切換控制信 號SCA、RSCA。位址接收器電路22解碼將在讀取、寫入、 10 以及更新操作中被供應之位址信號的一組解碼信號 ADD，並且輸出字組線選擇信號WLA。 切換電路24分別地傳輸切換控制信號SCA(位址資訊） 以及切換控制信號RSCA(解除資訊）至記憶胞陣列26之主 要字組線M WL A以及冗餘主要字組線RM WL A。選擇電路 15 24同時也依據切換信號SWA和RSWA連接位址接收器電 路22之輸出至主要字組線MWLA。 記憶胞陣列26具有64組記憶胞列和兩組冗餘記憶胞列 (稍後將在第2圖中被說明）。主要字組線MWLA和冗餘主 要字組線RMWLA被連接到鄰接之記憶體區塊MBB中的 20 接收器電路28。 接收器電路28包含經由主要字組線MWLA(或者MWLB) 被傳輸之位址資訊並且輸出這位址資訊作為一組冗餘設定 信號SB以及一組切換信號SWB。接收器電路28同時也包 含經由冗餘字組線RMWLA(或者RMWLB)被傳輸之解除 13 541689 五、發明說明（11 ) 資訊並且輸出這解除資訊作為一組冗餘設定信號RSB以 及一組切換信號RSWB。選擇電路30輸出冗餘設定信號 SB、RSB或者一組字組線選擇信號WLB作為切換控制信 號SCB、RSCB。位址接收器電路32解碼位址信號之解碼 5 信號ADD並且輸出字組線選擇信號WLB。 切換電路34分別地傳輸切換控制信號SCB(位址資訊） 以及切換控制信號RSCB(解除資訊）至記憶胞陣列36之主 要字組線MWLB以及冗餘主要字組線RMWLB。選擇電路 34同時也依據切換信號SWB和RSWB連接位址接收器電 10 路32之輸出至主要字組線MWLB。 記憶胞陣列36在組態上是相同於記憶胞陣列26，其具 有多數個記憶胞列以及兩組冗餘記憶胞列。主要字組線 MWLB和冗餘主要字組線RMWLB被連接到鄰接之記憶體 區塊MBC中的接收器電路28。 15 第2圖詳細地展示第1圖所展示之記憶胞陣列26和36。 記憶胞陣列26具有64組記憶胞列MCRA0-63以及冗餘 記憶胞列 RMCRA0-1，其被安排跨越這些記憶胞列 MCRA0-63的佈局區域（在圖形中之頂部及底部）。記憶胞 列MCRA0-63被提供多數個記憶胞MC以及用以選擇這些 20 記憶胞MC之主要字組線MWLA0_63(選擇線）。主要字組 線MWLA0-63被連接到記憶胞MC之傳送閘（未展示出）。 冗餘記憶胞列RMCRA0-1被提供多數個冗餘記憶胞RMC 以及用以選擇這些冗餘記憶胞RMC之冗餘主要字組線 RMWLA0-1(冗餘選擇線）。冗餘主要字組線RMWLA0-1被 14 541689 五、發明說明（l2) 連接到冗餘記憶胞RMC之傳送閘（未展示出）。 記憶胞陣列36包含與主要字組線MWLB0-63接線之記 憶胞列MCRB0-63以及與冗餘主要字組線RMWLB0-1接 線之冗餘記憶胞列RMCRB0-1。記憶胞列MCRB0-63和冗 5 餘記憶胞列RMCRB0-1分別地被形成在對應至記憶胞列 MCRA0-63和冗餘記憶胞列RMCRA0-1之位置上。亦即， 主要字組線MWLB0-63和冗餘主要字組線RMWLB0-1分 別地被形成在主要字組線MWLA0-63和冗餘主要字組線 RMWLA0-1延伸部份上。 10 如上所述，記憶胞陣列26和36組態上是與其他的各記 憶胞陣列相同的，並且具有相同記憶體容量。記憶胞陣列 26和36被給予的位址彼此不同。結果，記憶體區塊MBA 和MBB具有彼此以不同的時序操作之記憶胞陣列26和 36。換言之，記憶體區塊MBA、MBB、MBC···獨立地操 15 作，以至於記憶胞列MCRA、MCRB、MCRC···上之讀取 操作或者寫入操作將不在相同時間開始。 而且，指定記憶胞陣列26主要字組線MWLA0之位址以 及指定記憶胞陣列36主要字組線MWLB0之位址具有一些 共同位元。相似地，指定主要字組線MWLA1-63的位址以 20 及指定主要字組線MWLB 1-63的位址分別地具有一些共 同位元。因此，當解除以相同的數目結束之記憶胞列時（例 如，陰影部份展示之MRCA1和MRCB1)，熔絲陣列10(或 者12)被規劃而具有相同位址資訊。 第3圖展示第1圖展示之詳細的記憶體區塊MB A圖形。 15 541689 五、發明說明（l3) 接收器電路 18具有分別地對應至主要字組線 MWLA0-63之第一接收器電路18a，以及分別地對應至冗 餘主要字組線RMWLA0-1之第三接收器電路18b。第一接 收器電路1 8a各具有用以接收冗餘解碼信號RADO三組位 5 元的第一 NAND閘、用以接收冗餘解碼信號RAD1三組位 元之第二NAND閘、用以接收第一和第二NAND閘之輸出 的第三NAND閘和AND電路、以及被連接到第三NAND 閘輸出之nMOS電晶體。第一和第二NAND閘操作作為用 以解碼位址資訊之冗餘解碼器。當開始信號STTZ是在低 10 位準時，第三NAND閘被引動，因而輸出一組切換信號 (SWA0-63)。當開始信號STTZ是在高位準時，nMOS電晶 體連接第三NAND閘之輸出至一組接地線。AND電路輸 出一組冗餘設定信號S A。 第三接收器電路18b各具有用以將冗餘信號RJ0X(或者 15 RJ1X)反相以及輸出結果作為冗餘設定信號RSA(RSAO-l) 之一組第一反相器、用以將冗餘設定信號RSA反相以及輸 出結果作為一組切換信號RSWA(RSWAO-l)之一組第二反 相器、以及被連接到第二反相器之輸出的一組nMOS電晶 體。當開始信號STTZ是在低位準時，第二反相器被引動。 20 當開始信號STTZ是在高位準時，nMOS電晶體連接第二 反相器之輸出至接地線。 選擇電路20具有分別地對應至主要字組線MWLA0-63 之選擇器 20a，以及分別地對應至冗餘主要字組線 RMWLA0-1之選擇器20b。當開始信號STTPZ是在高位準 16 541689 五、發明說明（l4) 時，選擇器20a輸出冗餘設定信號SA(SA0-63)作為切換控 制信號SCA(SCA0-63)，並且當開始信號STTX是在高位準 時，輸出字組線選擇信號WLA作為切換控制信號SCA。 當開始信號STTPZ是在高位準時，選擇器20b輸出冗餘設 5 定信號RSA作為切換控制信號SCA，並且當開始信號 STTX是在高位準時，輸出高位準。 此處，開始信號STTZ是一組在供電一預定週期時改變 至高位準之信號。開始信號STTX是開始信號STTZ被邏 輯反相。開始信號STTPZ是在開始信號STTZ在高位準的 10 稍後週期中改變至高位準的信號。開始信號STTZ、STTX、 以及STTPZ，例如，利用一組在供電時操作之供電重置電 路被產生。 位址接收器電路22具有分別地對應至主要字組線 MWLA0-63之位址解碼器22a。位址解碼器22a將位址之 15 解碼信號ADD加以解碼並且輸出結果作為字組線選擇信 號WLA(WLA0-63)。位址接收器電路22在讀取、寫入、 以及DRAM更新操作時將位址信號解碼。亦即，位址接收 器電路22是供使用於正常操作之一組位址解碼器。 切換電路24具有分別地對應至主要字組線MWLA0-63 20 之第一切換電路24a，以及分別地對應至冗餘主要字組線 RMWLA0-1之第三切換電路24b。第一切換電路24a和第 三選擇電路24b各具有三組nMOS電晶體以及用以控制這 些nMOS電晶體的一組控制電路（未展示出）。nMOS電晶 體在它們任一的輸入/輸出節點上被連接到相鄰選擇器 17 541689 五、發明說明（l5) 20a(或者20b)之輸出，並且經由緩衝器在其他的輸入/輸出 節點被連接到主要字組線M WL A。 當切換信號SWA是在低位準時，第一切換電路24a建立 在被連接到中央nMOS電晶體選擇器20a輸出和主要字組 5 線MWLA之間的連接。當切換信號S WA是在高位準時， 依據從相鄰第一切換電路24a(或者第三切換電路24b)被輸 出之切換信號SWA和狀態信號，第一切換電路24a建立在 被連接到它們三組nMOS電晶體之選擇器20a、20b任何 輸出以及主要字組線MWLA之間的連接。 10 當切換信號RSWA是在低位準時，第三切換電路24b建 立在被連接到它們的中央nMOS電晶體之選擇器20b的輸 出以及冗餘字組線RMWLA之間的連接。當切換信號 RSWA是在高位準時，第三切換電路24b建立在任一選擇 器20a、20b之輸出以及冗餘字組線RMWLA之間的連接。 15 第4圖展示第1圖展示之詳細記憶體區塊MBB圖形。 接收器電路28具有分別地對應至主要字組線 MWLB0-63之第二接收器電路28a，以及分別地對應至冗 餘主要字组線RMWLB0-1之第四組接收器電路28b。因為 第二接收器電路28a和第四組接收器電路28b具有相同組 20 態，下面將僅說明第二接收器電路28a。 第二接收器電路28a各具有一組用以接收主要字組線 MWLA(MWLA0-63)之第一反相器、一組用以接收第一反 相器之輸出的CMOS開關、一組用以經由CMOS開關而鎖 定第一反相器之輸出的鎖定器、一組用以接收鎖定之輸出 18 541689 五、發明說明（16 的第二反相器、以及一組被連接到第二反相器之輸出的 nMOS電晶體。當開始信號STTX是在低位準時，第一反 相器被引動。當開始信號STTZ是在高位準時，CM〇s開 關導通。當開始信號STTZ是在低位準時，第二反相器被 5引動。當開始信號STTZ是在高位準時，爾〇8電晶體連 接第二反相器之輸出至接地線。 選擇電路30具有分別地對應至主要字組線mwlb〇_63 之選擇器、30a，以及分別地對應至冗餘主要字組線 RMWLB0-1之選擇器30b。因為選擇器3〇a和3沘分別地 1〇具有如記憶體區塊MBA中之選擇器2〇a和2〇b之相同組 態，其說明將被省略。 位址接收器電路32具有分別地對應至主要字組線 MWLB0 63之位址解碼為32a。因為位址解碼器32a具有 如記憶體區塊MBA中位址解碼器22a之相同組態，其說 15 明將被省略。 刀換電路34具有分別地對應至主要字組線則 之第二切換電$ 34a’以及分別地對應至冗餘主要字組線 RMWLBG_1之第四組切換電路州。因為第二切換電路… ί第四、、且切換電路34b分別地具有如記憶體區塊娜A中 第-切換電路24a和第三切換電路m之相同組態，其說 明將被省略。 第5圖展不-種狀態，其中記憶體區塊MBB遭受-組 缺陷記憶胞（圖形中以$歹綠& - 土、 i 、口 I甲以又又線丸不者）。在這範例中，記憶 體區塊MBB在盘丰|4曰綠λ/ΓΛΊ[,τ… 仕/、主要子組線MWLB1接線之記憶胞列 20 541689 五、發明說明（l7) MCRB1中遭受一組缺陷記憶胞。此處，在製造程序中，第 1圖展示之k絲陣列1 〇被規劃指出包含缺陷記憶胞之記憶 胞列MCRB1(缺陷記憶胞列)的位址。因為其他的記憶胞 MC不具有缺陷，熔絲陣列丨2不被規劃。 5 第6圖展不用以解除第5圖展示之缺陷記憶胞列MCRB j 的操作。這操作在供電後一預定週期時被達成。在這實施 例中，當開始信號STTPZ是在高位準的週期ρι中時，位 址資訊和解除資訊被傳輸至鄰接的記憶體區塊Μβ。在依 序的週期P2中，切換電路24和34操作以解除缺陷記憶 10 胞列 MCRB1。 在這範例中，缺陷記憶胞列MCRB1之位址預先被規劃 進入第一記憶體單元l〇a之熔絲（第！圖）。結果，第一記 憶體單7L 10a輸出指定缺陷記憶體胞列MCRB1之位址資 訊作為冗餘位址信號RA0(未展示出）。此外，第二記憶體 15早兀10b熔絲被熔斷以指示熔絲陣列10被規劃缺陷記憶胞 歹J MCRB 1之位址。第一記憶體單元^ 〇b因此輸出低位準 之冗餘信號RJ0X作為解除資訊。因為第一記憶體單元12& 不被規劃，第二記憶體單元12b熔絲不被熔斷。第二記憶 體單7L 12b因此輸出高位準之冗餘信號RJ1X(第6(a)圖）。 2〇對應至主要字組線MWLA1之第—接收器電路心（第3 圖）直接地接收几餘解碼信號RAD〇(經由預解碼器丨4被供 應之位址資訊），並且輸出低位準之冗餘設定信號sai(未 展示出）。對應至主要字組線MWLA〇，2_63之第一接收器 電路18a分別地輸出高位準之冗餘設定信號SA〇，2_63(未 20 541689 五、發明說明（is) 展示出）。 對應至冗餘主要字組線RMWLAO之第三接收器電路i 8b 直接地接收低位準之冗餘信號RJOX(解除資訊），並且輸出 高位準之冗餘設定信號RSA0。對應至冗餘主要字組線 5 RMWLA1之第三接收器電路1 8b輸出低位準冗餘設定信號 RSA1(第 6(b)圖）。
接著，開始信號STTZ和SITX分別地改變至高位準和 低位準（第6(c)圖）。開始信號STTZ之改變導通第一接收器 電路18a和第三接收器電路i8b之nMOS電晶體，因而改 1〇變所有的切換信號RSWA0-1和SWA0-63至低位準（第 6(d)、（e)圖）。相似地，在記憶體區塊mbb中，第二接收 器電路28a和第四組接收器電路28binM〇s電晶體（第4 圖）被導通，因而改變所有的切換信號RSWB〇]和 SWB0-63至低位準（第6(f)、（g)圖）。第一切換電路2乜、
15第二切換電路34a、第三切換電路24b、以及第四組切換電 路34b分別地接收切換信號SWA〇_63、swb〇_63、 RSWAO-l、以及RSWB(M之低位準，並且導通它們的中 央nMOS電晶體。上述第5圖展示此時期之狀態。 接著，開始信號STTPZ改變其狀態至高位準（第6(h) 2〇圖）。在兄憶體區塊MBA中，開始信號STTpz之改變使得 選擇20b輸出冗餘設定信號RSA(M作為切換控制信號 Rscao](解除資訊）（第6⑴圖）。選擇器2〇a輸出冗餘設定b 信號SA0-63作為切換控制信號sc抓63(位址資訊第6⑴ 圖）。切換信號rSWA(M和SWA〇_63全部被改變至低位 21 541689 五、發明說明（19 準，切換控制信號RSCA0-1和SCA〇 μ々你、、隹》—丄 个之位準經由冗餘 主要字組線RMWLA(M和主要字組線mwla〇_63(第 600、⑴圖）’分別地被傳輸至記憶體區塊mbb中之第四 組接收器電路28b和第二接收器電路28a(第4圖）。 第四組接收器電路28b和第二接收器電路28&經由冗餘 主要字組線RMWLAO-丨和主要字組線MWLA〇_63，分別 地接收解除資訊和位址資訊。第四組接收器電路爲和第 二接收器電路28a鎖定被接收之資訊，並且分別地輸出結 果作為冗餘設定信號RSB(M和SB〇_63(第6(m)、⑻圖）。 選擇器30b和30a分別地輸出冗餘設定信號RSB(M和 SB0-63作為切換控制信號RSCB(M和SCB〇_63，（第6⑷、 (P)圖）。 切換信號RSWB0-1和SWB0-63全部被改變至低位準， 切換控制信號RSCB0-1(解除資訊）和切換控制信號 SCB0-63(位址資訊）位準分別地被傳輸至冗餘主要字組線 RMWLB0-1和主要字組線MWLB0-63，（第6(q)、⑴圖）。 相似地’在其中開始信號STTPZ是在高位準週期時，解除 資訊和位址資訊連續地被傳輸至依序的記憶體區塊（Mbc 等等）。 以此方式’在開始信號STTPZ是在兩位準（在供電之預 定週期）之週期P1時，位址資訊和解除資訊經由現存主要 字組線M WL和冗餘主要字組線RMWL依序地被傳輸至鄰 接記憶體區塊MB。現存信號線之使用消除提供用以傳輸 位址資訊和解除資訊之新信號線的需要。結果，應用本發 22 541689 五、發明說明（2〇 明至任何半導體記憶體導致不增加信號線數目或者增加曰 片尺寸。
接著，開始信號STTZ和STTX分別地改變至低位準和 问位準。閘始七號STTPZ改變其狀態至低位準（第6⑷ 5圖）。開始信號灯丁2之改變切斷所有第三接收器電路18b 的nMOS電晶體。第三接收器電路18b分別地輸出冗餘信 唬RJ0X和RJ1X位準作為切換信號RSWA(M、第6⑴圖）。 相似地，所有第一接收器電路18a的nM〇s電晶體被切 斷。對應至主要字組線MWLA1之第一接收器電路18&輸 1〇出高位準切換信號SWA1。對應至其餘主要字組線 MWLA0，2-63之第一接收器電路18a分別地輸出低位準 切換信號S WA0，2-63，（第6(u)圖）。
接著，第一切換電路24a和第三切換電路2仆依據切換 信號SWA0-63和RSWA0-1而操作。從選擇電路2〇之選擇 15為20a和2Ob之輸出接著分別地被連接到預定之主要字組 線RMWLA0-63和冗餘主要字組線RMWLA〇_ i。 第7圖展示切換電路24之狀態，其依據切換信號 RSWA0-1和SWA0-63而被切換。切換電路24連接切換控 制信號SCA0之信號線至冗餘主要字組線RMWLA〇以及切 2〇換控制信號SCA1之信號線至主要字組線MWLA〇。對應 至被連接到缺陷記憶胞MC之主要字組線MWLB丨的主要 子組線MWLA1被切斷。亦即，對應至缺陷記憶胞列 MCRB1之記憶胞列MCRA1不被引動。冗餘記憶胞列 RMCRA0取代s己憶胞列]VICRA1而被引動。附帶地，冗餘 23 541689 五、發明說明（21 ) 主要字組線RMWIA1未被使用，不被供應切換控制信號 SCA。 接著，在第6圖展示之時序圖中，改變至低位準之開始 信號STTZ切斷第四組接收器電路28b所有的nMOS電晶 5 體。第四組接收器電路28b輸出切換信號RSWB0-1，亦即， 冗餘主要字組線RMWLA0-1之分別地被反相之位準，（第 6(v)圖）。相似地，第二接收器電路28a的所有nMOS電晶 體被切斷。第二接收器電路28a輸出切換信號SWB0-63， 亦即，主要字組線MWLA0-63分別被反相之位準（第6(w) 10 圖）。 依序地，記憶體區塊MBB中之第二切換電路34a和第四 組切換電路34b依據切換信號SWB0-63和RSWB0-1而操 作。從選擇電路30之選擇器30a和30b之輸出接著分別地 被連接到預定的主要字組線RMWLB0-63和冗餘主要字組 15 線 RMWLB0_1。 第8圖展示切換電路34之狀態，其依據切換信號 RSWB0-1和SWB0-63而被切換。記憶體區塊MBA之狀態 是相同於第7圖。切換電路34連接切換控制信號SCB0之 信號線至冗餘主要字組線RMWLB0以及切換控制信號 20 SCB 1之信號線至主要字組線MWLB0。連接到缺陷記憶胞 MC之主要字組線MWLB 1被切斷。亦即，缺陷記憶胞列 MCRB 1不被弓|動，並且冗餘記憶胞歹ij RMCRB0取代冗餘 記憶胞列MCRB 1而被引動。附帶地，冗餘主要字組線 RMWLB1未被使用，不被供應切換控制信號SCB。 24 541689 五、發明說明（22 在施加t力之供電順序完成之後，讀取命令、寫入命令 或者更新命令從DRAM外部被供應以至於讀取操作、寫入 操作或者更新操作被進行。此處，與命令一起被供應之位 址信號操作位址接收器電路20和30,因而預定的主要字 組線MWX(MWLA，MWLB)或者冗餘主要字組線 RMWL(RMWLA、RMWLB)依據位址信號被選擇。 10 15 第9圖展示當在記憶體區塊MB A中缺陷發生時，在切 換電路24和34操作之後的狀態。在這範例中，記憶體區 塊MBA之，己憶胞列MCRA1遭受一組缺陷記憶胞（圖形中 以交又線指示者）。此處，熔絲陣列1〇被規劃如第6圖所 說明之相同位址資訊。接著，切換電路24和34執行如第 8圖之相同操作。 第10圖展示當記憶體區塊MBA和MBB皆遭受缺陷時， 在切換電路24和34操作之後的狀態。在這範例中，記憶 體區塊MBA中之記憶胞列MCRA〇以及記憶體區塊MBB 中之記憶胞列MCRB2具有缺陷記憶胞（圖形中以交叉線指 示者）。此處，熔絲陣列1〇被規劃缺陷記憶胞列mcra〇 之位址。熔絲陣列12被規劃缺陷記憶胞列MCRB22位址。 如上所述，依據本實施例，熔絲陣列1〇和12可在所有 記憶體區塊MB之間被共同使用。這消除相對於各記憶體 區塊MB形成熔絲陣列的需要。結果，可能減少熔絲陣列 10和12之數目。構成溶絲陣列1 〇、12之熔絲尺寸是較大 於電晶體元件。因此，較少數之熔絲陣列10、丨2允許D R A M 晶片尺寸顯著地減少。 25 541689 五、發明說明（23 位址資訊和解除資訊使用現存主要字組線MWL和冗餘 主要字組線R M W L而被傳輸。這消除用以傳輸位址資訊和 解除資訊之新接線的需求。現存主要字組線mwl和冗餘 2要字組線RMWL可被使用以傳輪位址f訊至所有的記 fe體區塊MB。因&，應用本發明至任何半導體記憶體可 防止接線數目增加，因而避免因晶片尺寸增加而導致接線 增加。 10 第二和第四組接收器電路28a# 口鳩具有用以鎖定位址 資訊和解除資訊之鎖定器。結果，即使在傳輸位址資訊和 解除資訊至鄰接的其他記憶體區塊Μβ之後，被保持之位 址貧訊和解除資訊可被使用以使缺陷記憶胞列mcr失效 並且引動冗餘記憶胞列RMCR。此外，鎖定器之存在使得 不需從熔絲陣列1〇和12直接地接收位址資訊和解除資訊。 15 所提供之第一、第二、第三、以及第四組切換電路2乜、 34a、24b、以及34b，在供電後預定週期ρι時，功能如同 傳輸通道並且在依序的週期P2中其功能如同開關。位址 資訊和解除資訊因此可利用簡單電路被傳輸至鄰接的其他 記憶體區塊MB。此外，位址資訊和解除資訊可被使用以 使缺陷記憶胞列MCR失效且引動冗餘記憶胞列RMCR。 10 記憶體區塊MB沿著主要字組線MWL和冗餘主要字組 線RMW接線方向之一方向而被對齊。從熔絲陣列1〇和 12輸出之位址資訊和解除資訊因此可經由字組線M和 RMWL僅在一方向被傳輸。結果，用以在記憶體區塊ΜΒ 之間傳輸位址資訊和解除資訊接線之佈局區域可被最小 26 541689 五、發明說明（24) 化，而減少半導體記憶體之晶片尺寸。 附帶地，本發明前面實施例之情況被應用至一組 DRAM。但是’本發明並不限定於這樣的一組實施例。例 如，本發明可以被應用至將在系統LSI上被製作之DRam 5 的核心部分。 前面貫施例已提及位址資訊和解除資訊經由主要字組線 MWL和冗餘主要字組線RMWL被傳送至鄰接記憶體區塊 MB之相關情況。但是，本發明並不限定於這樣的一組實 施例。例如，位址資訊和解除資訊可以經由行線和冗餘行 〇線而被傳送，其操作用以連接位元線和資料匯流排線之行 開關。 並且本發明可以有 。任何改進可以被 本發明並不受限定於前面之實施例， 各種修改而不脫離本發明之精神和範田壽 達成於部份或者所有之組件。 標號對照差 1(M2......溶絲陣列 10a··· .··第 一記憶體單元 10b·.· …第 二記憶體單元 12a… ...第 一記憶體單元 12b… ···第 二記憶體單元 14,16- ••…預解碼器 18…·· •接收器電路 18a".. …第 一接收器電路 20 27 541689 五、發明說明（25) 18b……第三接收器電路 20……選擇電路 20a……選擇器 20b……選擇器 5 22……位址接收器電路 22a……位址解碼器 24......切換電路 24a……第一切換電路 24b……第三選擇電路 10 26……記憶胞陣列 28……接收器電路 28a……第二接收器電路 28b……第四組接收器電路 30……選擇電路 15 30b，30a......選擇器 32……位址接收器電路 34……切換電路 36……記憶胞陣列 28