TWI287235B - Semiconductor memory - Google Patents

Description

1287235 九、發明說明： 【發明所屬之技抽^領域】 發明領域 :本發明有關於一種半導體記憶體，該半導體記憶體具 • 5有共同連接到數個記憶體區塊的行選擇線與免除故障的冗 、餘電路。 C先前:冬好;3 • 發明背景 通常，像DRAM般的半導體記憶體不僅具有真實記憶 體細胞且亦具有像冗餘記憶體細胞般的冗餘電路俾可藉由 解救因在半導體基體中之晶體缺陷、在製造處理期間^引 入之粒子、及其類似而起的故障來增加良率。更特別地， 例如，代替字線的冗餘字線（列冗餘電路）與代替位元線的 U几餘位70、線（行冗餘冑路）是被形成於每個記憶體區塊内。 15 專利文件1揭露一種在具有一對記憶體區塊之半導體 5己饫體中利用冗餘電路增加解救故障之效率的技術。即， 解救在一個記憶體區塊内的故障是藉由使用另一個記憶體 區塊的冗餘位元線或者冗餘字線來達成。然而，在這技術 中，必須形成每個記憶體區塊的行解碼器。此外，由於一 2〇個列區塊位址是在選擇真實位元線中被使用，該等行解碼 器變得巨大且行冗餘的熔絲電路變得巨大，其導致在晶片 尺寸上之增加的結果。 專利文件2和非專利文件1揭露能夠藉由使用另一記憶 體區塊之几餘電路來解救在一個記憶體區塊中之故障之半 5 1287235 導體記憶體的例子，在其中，數個行冗餘電路是被形成俾 可相當於各具有一個指定數目之記憶體區塊的對應記憶體 群組和具有數個記憶體區塊共用的冗餘行選擇線。在這類 型的半導體記憶體中，晶片尺寸由於行解碼器的共用而能 5 夠被縮減。此外，藉由使用該等共用冗餘行選擇線，位元 線故障及其類似能夠以記憶體區塊為基礎來達成解救。 專利文件1:日本内部公告第2002-512416號案 專利文件2 :曰本未審查專利申請案公告第2002-512416號 案 10 非專利文件 1 ·· Kiyohiro FURUTANI、Takeshi HAMAMOTO、Takeo MIKI、Masaya NAKANO、Takashi KONO、Shigeru KIKUDA、Yasuhiro KONISHI、與Tsutomu YOSHIHARA 於 2005 年 2 月出版之 IEICE TRANS. ELECTRON·，Vol· E88-C，Νο·2之書藉中之名稱為，，Highly 15 flexible Row and column Redundancy and Cycle Time

Adaptive Read Data Path for Double Data Rate Synchronous Memories”的文章 然而’在專利文件2中，字線（列冗餘）的解救僅能夠 在-對記憶體區塊内達成。換句話說，一條字線無法藉由 20利用個任思讀、體區塊的冗餘電路來達成解救。因此， 曰例如’因大粒子而起的故障以集中形式發生在一個記 區塊内k ’解救那些故障的冗餘電路會不足夠。在這 情況中，解救效率降低而因此良率㈣。 在非專利文件1中’冗餘字線是僅形成於—對記憶體區 6 1287235 塊中之-者内。該等位元線是較長且在具有冗餘字線之記 憶體區塊中母條位元線的負載電容是比在 之記憶體區塊中的大。因此，在具有冗餘字線=: 塊中的存取時間見比在不具有冗餘字線之記憶體區塊中的 5長。即’於-個存取運作期間的電氣特性當記憶體區塊的 結構不同時是更差。 在習知的半導體記憶體當中，於其中，數個行冗餘電 路是被形成俾可相當於各具有一個指定數目之記憶體區塊 的對應記龍群組及俾可具有數個記憶龜塊制的冗餘 10行選擇線，並無記憶體區塊是具有相同之結構且能夠藉由 利用任思之德體區塊之冗餘電路來解救發生於某記情體 區塊中之故障的半導體記憶體。換句話說，為了同時解決 以上的問題’必須提供-個選擇一條冗餘行選擇線（行冗 餘電路）的特定行冗餘選擇電路。然而，無如此的行冗餘 15 選擇電路業已被提出。 【發明内容】 發明概要 運作期間於沒有使電氣特性 本發明之目的是為在存取 降級下增加解救效率。 2〇 <本^明之第一特徵，每個記憶體區塊包括-個直 實細:列、一個列冗餘細胞陣列、及一個行冗餘細胞陣 列。言真實細胞陣列具有數個以矩陣形式排列的真實記憶 體細ϋ列冗餘細胞陣列具有數個在列方向上排列的列 冗餘a體細胞和-條連接至該等列冗餘記憶體細胞的冗 g ,儿/u、咏哥一吕c 憶體 據此樣，所有的記憶體區塊能夠具有相_結構。 電2所有的記憶體區塊在存取運作期間能夠展現相同的 。該行冗餘細料列財數個在行方向上排列的行 餘隐體Γ也彳條連接至该等行冗餘記憶體細 胞的冗 線。藉由形成冗餘字線與冗餘位元線於每-記‘ 氣特性 ^個騎行關把鮮冗餘位元線連接至—條資料匯 ^線。-條冗餘行騎線是連接至料冗餘行 ^該等職行_，^共同地連接至料 塊 綠。數_冗餘電路是㈣成俾可相當㈣等對應冗餘字 母個列冗餘電路接收-個外部列位址訊號，並且 的 收之外部列位址訊號與-個被事先程式規劃為故障:者 =陷的列位址-致時作動一個選擇該對應之冗餘字線 數個行冗餘電路是被形成俾可相當於各由一個指定數 二之記憶體區塊構成的對應記憶體群組。每個行冗 虽響應於一個對應之致能訊號來被作動時運作、接收_個 外部行位址訊號、及當被接收之外部行位址訊號與_個: 事先程式規劃為故障或者有缺陷的行位址一致時作動 選擇該冗餘行選擇線的行擊訊號。 一個行冗餘選擇電路在所有的列擊訊號被不作動時， 即，無冗餘字線被使用時，作動該對應於該等由該區塊位 址訊號所表示之記憶體群組中之一者之行冗餘電路的致处 訊號。這時，對應於該區塊位址訊號的行冗餘電路纖成有 1287235 效。該行冗餘選擇電路在其卜個列擊訊號被作動時，即， —條冗餘字線被使用時，作動該對應於該被作動之列擊訊 唬來作動該等記憶體群組中之一者之行冗餘電路的致能訊 唬。因此，該任意記憶體群組的行冗餘電路能夠根據該等 • 5 %擊訊號來被做成有效。換句話說，要同時地使用該冗餘 —， 字線和一條冗餘位元線及藉此改進該故障解救效率變成有 可能的。此外’纽障以集中形式在某記憶體區塊中發生 • 冑，該故障解救效率能夠藉由利用包括發生故障之記憶體 1區塊之數個記憶體區塊的冗餘字線解救該故障來被改進。 10結果，於一個存取運作期間該故障解救效率能夠在沒有使 電氣特性降級下被升高。 在本發明之第-特徵的較佳例子中，該行冗餘選擇電 路包括數個位址解碼器，該數個位址解碼器是被形成俾可 Τ當於該等對應記龍群組及輸出該等對應致能訊號。該 15等位址解碼盗中之每一者包括一個解碼器部份和一個重置 ，冑份。該解碼器部份響應於該區塊位址訊號與該對應列擊 Λ號之作動中之|來作動該致能訊號。該重置部份響應 於不對應之列擊訊號之作動來把該解碼器部份的致能訊號 輸出節點固定在-個不作動位準。根據本發明，該行冗餘 %選擇電路能夠藉由使用該等解碼器部份和該等重置部份來 被輕易形成。 本發明之第二特徵在列冗餘電路與行冗餘選擇電路上 是與以上所述的第一特徵不同。數個列冗餘電路是被形成 俾可對應於該等個別冗餘字線。每個列冗餘電路接收一個 1287235 外部列位址訊號，並且在被接收的外部列位址訊號與一個 被事先程式規劃是為故障或者有缺陷的列位址一致時作動 一個選擇對應之冗餘字線的列擊訊號及作動一個禁止真字 線之選擇的全列擊訊號。該全列擊訊號是被傳輸到該被共 5 同連接至該等記憶體區塊的全列擊訊號線。 該行冗餘選擇電路接收該全列擊訊號、一個是為一個 來自對應於被定位在相當靠近之該等記憶體群組中之一者 之列冗餘電路之列擊訊號的近列擊訊號、及一個選擇該等 記憶體群組中之一者的區塊位址訊號。當該全列擊訊號與 10該近列擊訊號被不作動時，該行冗餘選擇電路作動一個對 應於由該區塊位址訊號所表示之該等記憶體群組中之一者 之行冗餘電路的致能訊號。當該近列擊訊號被作動時，該 行冗餘選擇電路作動一個作動對應於該近列擊訊號之該等 記憶體群組中之一者之行冗餘電路的致能訊號。此外，當 15該近列擊訊號被不作動且該等全列擊訊號被作動時，該行 冗餘選擇電路作動該作動不對應於該近列擊訊號之該等記 憶體群組中之一者之行冗餘電路的致能訊號。在該第二特 徵中，與该第一特徵相同，於存取運作期間在沒有使電氣 特性降級下故障解救效率能夠被升高。此外，藉由利用該 20全列擊訊號代替該等來自該等對應於該被定位在相當遠之 記憶體群組之列冗餘電路的列擊訊號，要減少把該等列擊 訊號傳輸到該行冗餘選擇電路之訊號線（相互連接）的數 目疋有可能的。結果，該半導體記憶體的晶片尺寸能夠被 縮減。 10 1287235 在本發明之第二特徵的較佳例子中，該行冗餘選擇電 路包括-對位址解碼器，該對位址解媽器是被形成俾可對 應於該等個別的記憶體群組並且輪出該等個別的致能訊 號。對應於被定位在相當近之該等記憶體群組中之一者的 5位址解碼器包括―個響應於該區塊絲訊號或者該近列擊 訊號之作動來作動對應之致能訊號的解碼器部份，及—個 響應於該近列擊訊號之不作動和該全列擊訊號之作動來把 «亥對應之致此汛號之輸出節點固定在一個不作動位準的重 置部份。 1〇 對應於被定位在相當遠之該等記憶體群組中之另一者 的位址解碼器包括一個響應於該區塊位址訊號或該近列擊 訊號之不作動以及該全列擊訊號之作動來作動該對應之致 能訊號的解碼器部份，及一個響應於該近列擊訊號之作動 來把該對應之致能訊號之輸出節點固定在一個不作動位準 15的重置部份。藉由這手段，該等行冗餘選擇電路能夠藉由 使用以上所述之簡單的解碼器部份和重置部份來被形成， 即，在使用該全列擊訊號來選擇一個行冗餘電路的情況中 亦一樣。 圖式簡單說明 本發明之本質、原理、及效用將會由於後面配合該等 附圖的详細描述而變得更顯而易見，在該等圖式中，相同 的部件是由相同的標號標示，在該等圖式中： 第1圖是為一個顯示本發明之第一實施例之半導體記 憶體的方塊圖； 11 1287235 第2圖是為一個顯示在第1圖中所示之記憶體核心之細 節的方塊圖； 第3圖是為一個描繪第2圖之記憶體核心的佈局圖； 第4圖是為一個顯示在第2圖中所示之行冗餘選擇電路 5 之細節的電路圖； 第5圖是為一個顯示在第2圖中所示之行冗餘選擇電路 是如何運作的說明圖； 第6圖是為一個顯示本發明之第二實施例之記憶體核 心之細節的方塊圖； 10 第7圖是為一個顯示在第6圖中所示之行冗餘選擇電路 之細節的電路圖； 第8圖是為一個顯示第7圖之行冗餘選擇電路是如何運 作的說明圖； 第9圖是為一個顯示本發明之第三實施例之記憶體核 15 心之細節的方塊圖； 第10圖是為一個顯示在第9圖中所示之行冗餘選擇電 路之細節的電路圖，及 第11圖是為一個顯示第10圖之行冗餘選擇電路是如何 運作的說明圖。 20 【方】 較佳實施例之詳細說明 本發明的實施例將會於此後配合該等圖式作描述。在 該等圖式中的雙圓形表示外部端。於該等圖式中，由一條 粗線所表示的每條訊號線包含數條線。連接有粗線的部份 12 1287235 區塊包括數個電路。用於傳輸訊號的每條訊號線是由一個 與该訊號之名字相同的符號表示。由前面有一個標記，，/，，之 符號所表示的訊號是為負邏輯訊號。由在尾巴有” z”之符號 所表示的訊號是為正邏輯訊號。 5 第1圖顯示本發明之第一實施例的半導體記憶體。這半 導體記憶體是為FCRAM (快速週期RAM)，其是以CMOS 技術為基礎並且具有DRAM記憶體細胞（動態記憶體細胞) 和SRAM界面。該FCRAM，其是為一種偽SRAM，在沒有 接收一個外部恢復命令下於該晶片内部規律地執行恢復運 10 作並且保持已寫入至該等記憶體細胞的資料。這FCRAM是 被使用作為一個被併合在行動電話内的工作記憶體。本發 明能夠被應用到時鐘同步FCRAM與時鐘非同步FCRAM。 該FCRAM是設有一個命令輸入電路、一個命令解碼器 12、一個運作控制電路14、一個列冗餘電路frb〇X 15 (RFBOXO-3)、一個行冗餘電路CFBOX (CFBOXO-1)、一 個行冗餘選擇電路16、一個位址輸入電路18、預先解碼器 20和22、一個資料輸入/輸出電路24、和一個記憶體核心 26。除了在第1圖中所示的電路之外，該FCRAM是設有， 例如，一個用於產生字線等等之高電壓位準的升壓器。 20 該命令輸入電路10接收一個經由命令端CMD供應的命 令訊號CMD (外部存取要求訊號），並且輸出被接收的訊號 作為内部命令訊號ICMD。例如，該命令訊號CMD包括一個 晶片致能訊號/CE、一個輸出致能訊號/OE、一個寫入致能 訊號/WE、一個上位元組訊號/UB、和一個下位元組訊號 13 1287235 /LB 〇 該命令解碼器12把該内部命令訊號ICMD解碼並且輸 出一個供讀取運作之執行用的讀取訊號rDZ或者一個供寫 入運作之執行用的寫入訊號WRZ。 5 當接收該讀取訊號RDZ或者該寫入訊號WRZ時，該運 作控制電路14輸出一個感應放大器作動訊號LEZ、一個位 兀線重置訊號BRS、一個字線時序訊號WLZ、和一個位元 線轉移訊號B LT Z俾使該記憶體核心2 6執行讀取運作或者 寫入運作。該運作控制電路14是設有一個恢復計時器、一 10個恢復計數器、及一個決定外部存取要求與來自該恢復計 時器之内部恢復要求之優先順序的仲裁器。 該等列冗餘電路RFBOXO-3運作來使用冗餘字線Rwl 代替字線WL。該等列冗餘電路RFBOXO-3中之每一者是設 有一個具有供故障列位址之程式規劃用之熔絲的炫絲電路 15 28和一個比較器30。該熔絲電路28輸出一個程式規劃列位 址作為冗餘列位址訊號RRA。如果一個列位址訊號rad與 該冗餘列位址訊號RRA是一致的話，該比較器3〇作動_個 列擊訊號/RHIT(/RHIT0-3)來選擇一條對應的冗餘字線 RWL並且作動一個全列擊訊號/GRHIT來禁止真字線的作 20 動。該等列冗餘電路RFBOXO-3是被形成給該等個別的冗餘 字線RWL。為了簡化描述，這實施例是指向於四個列冗餘 電路RFBOXO-3是被形成的情況。然而，實際上，兩個或者 四個列冗餘電路是被形成給在第2圖中所示之歹彳@ & RBLK0-3中之每一者（稍後作描述）。 Ϊ287235 該等行冗餘電路CFB 0X0-1運作來使用一個冗餘位元 線對RBL和/RBL代替一個位元線對BL和/BL。該等行冗餘 電路CFBOXO-1中之每一者是設有一個具有供故障行位址 之程式規劃用之炼絲的溶絲電路32和一個比較器34。該溶 5 絲電路32輸出一個程式規劃行位址作為一個冗餘行位址訊 號RCA。該比較器34在致能訊號COM0ENZ和COM1ENZ中 之對應之一者被作動時運作。如果一個行位址訊號CAD與 該冗餘行位址訊號RCA是一致的話，該比較器34作動一個 行擊訊號/CHIT(/CHIT0-1)和一個全行擊訊號/GCHIT。該 10等行冗餘電路CFB〇x〇-i是被形成給該等個別的冗餘位元 線對RBL和/RBL。為了簡化描述，這實施例指向於該兩個 行冗餘電路CFBOXO-1是被形成的情況。然而，實際上，兩 個或者四個行几餘電路是被形成給在第2圖中所示之記憶 體群組MG0-1中的每一者(稍後描述）。 15 該行冗餘選擇電路16根據一個列位址訊號RAD22 (區 塊位址訊號）及列擊訊號/RHIT01和/RHIT23 (見第2圖）來 輸出該等致能訊號COMOENZ和COM1ENZ。該行冗餘選擇 電路16的細節將於稍後配合第4圖作描述。 該位址輸入電路18經由位址端AD接收位址訊號AD 2〇 (AD0-22)並且把被接收的訊號輸出作為外部列位址説號 RAD(RAD9-22)和外部行位址訊號CAD(CAD0-8)。在這 圖式中的FCRAM是為一種同時接收一個列位址訊號rad 和一個行位址訊號CAD的位址非-多工型記憶體。該預先解 碼器20把該列位址訊號RAD解碼並且產生一個列解碼訊號 15 1287235 RAZ。該預先解碼器22把該行位址訊號CAD解碼並且產生 一個行解碼訊號CAZ。 該資料輸入/輸出電路24經由共用資料匯流排CDB從 記憶體細胞MC接收讀取資料並且把被接收的資料輸出到

5資料端DQ。此外，該資料輸入/輸出電路24經由資料端DQ 接收寫入資料並且把被接收的資料輪出到該共用資料匯流 排 CDB。

該纪憶體核心26是設有一個細胞陣列ARY、一個感應 放大器部份SA、一個預先充電部份pRE、一個列解碼器部 10 份RDEC、一個行開關部份csw、一個行解碼器部份 CDEC、-個讀取放大器部份RA、和一個寫入放大器部份 。該細胞P車列ARY具有數個揮發性動態記憶體細胞妮 和連接到該等動態記憶體細胞MC的數條字線肌與數個位 元線對BL和/BL。 15 #個記憶體細胞MC，其是與-般DRAM的每個記憶體 細胞相同，具有-個用於保持電荷形式之資料的電容哭和 -個置於該電容ϋ與-條位元線BL(或/BL)之間的轉移電 晶體。該轉移電晶體的問極是連接到該字線肌。讀取運 作、寫入運作、與恢復運作中之—者是藉由選擇該字線饥 2〇來被執行。在執行讀取運作、寫入運作、與恢復運作中之 -者之後’餘元線重置訊號BRS至高賴位準的作動同 步地，該細胞陣列ARY執行一個用於把該等位元線虹和 /BL預先充電到-個規定電壓的預先充電運作。 以感心放大。。晶SA具有數個感應放大^。每個感應 16 1287235 放大器與該感應放大器作動訊號LEZ的作動同步地運作並 且把在該位元線BL或/BL上之資料的訊號量放大。由每個 感應放大器所放大的資料在讀取運作中是經由行開關傳輸 到一個全資料匯流排GDB及在寫入運作中是經由位元線 5 BL或者/BL寫入到記憶體細胞MC。 該預先充電部份PRE具有連接到個別之位元線bl和 /BL的數個預先充電電路。每個預先充電電路與位元線重置 訊號BRS的作動（到高邏輯位準）同步地運作並且把該等 位元線BL和/BL連接到一條預先充電電壓線。 10 當接收一個具有高邏輯位準的字線作動訊號WLZ時， 該列解碼器部份RDEC根據該列解碼訊號rAZ選擇該等字 線WL中之一者並且把被選擇之字線…]^的電壓改變成高位 準。當接收一個被作動的全列擊訊號/GRHIT時，該列解碼 器部份RDEC禁止該字線WL的選擇並且選擇一條對應於該 15 列擊訊號/RHIT的冗餘字線RWL。 該行開關部份CSW具有數個行開關，該數個行開關中 之每一者作用來把該等位元線BL^a/BL連接到一個局部資 料匯流排LDB (見第3圖）。每個行開關在一個行選擇訊號 CL(RCL ;在下面描述)被作動時把相關的位元線此和/孔 20 (RBL和/RBL)連接到相關的局部資料匯流排LDB。該行解碼 器部份CDEC根據該行解碼訊號cAZ來輸出該行選擇訊號 CL(RCL)俾開啟一個行開關。 該讀取放大器部份RA具有數個讀取放大器。每個讀取 放大器把在相關之資料匯流排DB上之讀取資料的訊號量 17 1287235 放大並且把最終的資料輸出到該共用資料匯流排CDB。該 寫入放大器部份WA具有數個寫入放大器。每個寫入放大器 把在該共用資料匯流排上之寫入資料的訊號量放大並且把 最終的資料輸出到相關的資料匯流排DB。 5 第2圖顯示在第1圖中所示之記憶體核心26的細節。該 記憶體核心26是設有四個真細胞陣列REAL0-3，它們中之 每一者具有數個以矩陣形式排列的記憶體細胞（真記憶體 細胞），及設有四個與個別之真記憶體細胞陣列REAL0-3相 鄰的列冗餘細胞陣列ROMO-3，它們中之每一者具有數個在 10 列方向上(於在第2圖t的垂直方向上)排列的列冗餘記憶體 細胞。該真細胞陣列REAL0與該列冗餘細胞陣列ROMO構成 一個列區塊RBLK0。同樣地，該等真細胞陣列REAL1-3和 該等列冗餘細胞陣列ROM1-3分別構成列區塊RBLK1-3。當 該等列冗餘細胞陣列ROMO-3不被使用時，在該等列區塊 I5 RBLK0-3當中的選擇是根據2-位元列位址訊號RAD22-21來 被完成。 該等列冗餘細胞陣列ROMO-3中之每一者具有數條(例 如，兩個或四個）連接到該等列冗餘記憶體細胞的冗餘字 線RWL。然而，在這實施例中，為了簡化描述，是假設一 2〇 條單一冗餘字線RWL是被形成於該等列冗餘細胞陣列 ROMO-3中之每一者内。 如在第2圖中所示，行冗餘細胞陣列COMO和COM1， 它們中之每一者具有數個在行方向上（於在第2圖中的水 平方向上）排列的行冗餘記憶體細胞，是分別形成於該等 18 1287235 真細胞陣列REAL0-1和REAL2-3之上。即，該等行冗餘細 胞陣列COMO和COM1是被形成俾可分別為該等列區塊 RBLK0-1和RBLK2-3共用。該等行冗餘記憶體細胞是連接 至在行方向上佈線的冗餘位元線。 5 該等行冗餘細胞陣列C〇M〇-1具有數條(例如，兩個或 者四個）為該等行冗餘細胞陣列COMO-1共用的冗餘行選擇 線RCL。然而，在這實施例中，為了簡化描述，是假設一 條單一共用几餘行選擇線RCL0是被形成於該等行冗餘細 胞陣列COMO-1内。把該冗餘行選擇線RCL〇佈線俾可為該 1〇等行冗餘細胞陣列COMO-1共用使得要利用該單一冗餘行 選擇線RCL0來獨立地解救該等列區塊RBLK(M(行冗餘）的 一個位元線對BL和/BL和該等列區塊RBLK2_3的一個位元 線對BL和/BL是有可能的。 該真細胞陣列REAL0、該列冗餘細胞陣列R〇M〇、與 15該行冗餘細胞陣列C〇M0的部份構成該列區塊RBLK〇(記億 體區塊）。同樣地，該等真細胞陣列REAL1-3、該等列冗餘 細胞陣列ROM1-3、和該等行冗餘細胞陣列C〇M〇-1的部份 分別構成該等列區塊RBLK1-3 (記憶體區塊）。由於該列冗 餘細胞陣列ROM (冗餘字線）和該行冗餘細胞陣列com 20 (冗餘位元線）是被形成於每一個列區塊RBLK0,1，2,或3 内’該等列區塊RBLK0_3能夠被給予相同的結構。由於所 有遠等列區塊RBLK0-3的冗餘位元線與位元線的長度能夠 被作成相等，所有該等位元線和該等冗餘位元線能夠被給 予相同的負載電容。結果，在像讀取運作時間與寫入運作 19 1287235 時間般之存取運作期間的電氣特性就所有該等列區塊 RBLK0-3而言能夠被作成相等。 該兩組桃鄰的列區塊rblKO- 1和RBLK2-3構成該兩個 記憶體群組MG0-1。該等記憶體群組…^〜丨是被分割俾可 5對應於該等個別的行冗餘細胞陣列COMO-1。在該等記憶體 群組MG0-1之間的選擇是根據該列位址訊號RAD22 (區塊 位址訊號）的邏輯位準來被作成。 該等列冗餘電路RFBOXO-3輸出個別的列擊訊號 /RHIT0-3和一個全列擊訊號/GRHIT。一個列擊訊號 10 /RHIT01是藉由”或，，邏輯運算（負邏輯）該等列擊訊號 /RHIT0-1的邏輯值來被產生。同樣地，一個列擊訊號 /RHIT23是藉由”或”邏輯運算（負邏輯）該等從列冗餘電路 RFBOX2-3輸出之列擊訊號/RHIT2-3的邏輯值來被產生。該 全列擊訊號/GRHIT是由一條為該等列區塊RBLK0-3共用的 15 全列擊訊號線/GRHIT傳輸。該全列擊訊號線/GRHIT是與該 列解碼器RDEC並聯地佈線。 在這實施例中，由於該等列冗餘細胞陣列ROMO-3是被 形成於該等個別的列區塊RBLK0-3内，解救發生於該等真 細胞陣列REAL0-3中之一者内的故障能夠藉由利用該等列 20 區塊RBLK0-3中之任一者的列冗餘細胞陣列ROMO，1，2,或3 來被達成。例如，在列冗餘細胞陣列ROMO-1已被使用的地 方，該列區塊RBLK2的列冗餘細胞陣列ROM2 (冗餘字線 RWL2)能夠被用於解救發生於真細胞陣列REAL0 (真字線 WL5)内的故障’’A，，。利用該等列冗餘細胞陣列ROM0-3中 20 1287235 之任一者解救一條字線WL能夠增加故障解救效率。特別 地，當故障以集中形式發生於某列區塊RBLK^f，解救效率 藉由利用包括故障已發生之列區塊RBLK之數個列區塊 RBLK的冗餘字線達成解救那些故障而能夠大大地增加。 5 當一個故障”B”存在於該等連接至冗餘字線RWL2之列 冗餘細胞當中之對應於行選擇線CL8的列冗餘記憶體細胞 内時，解救故障”B”能夠，例如，藉由使用冗餘行選擇線 RCLO來由行冗餘細胞陣列COM1的冗餘位元線達成。在這 情況中，當接收一個用於存取該字線WL5的外部位址訊號 10 AD (RAD和CAD)時，憑藉該行冗餘選擇電路16的運作，這 貫施例的FCRAM能夠正確地存取該行冗餘電路c〇Ml而不 是該行冗餘電路COMO。這使得要同時地使用一條冗餘字線 與一條冗餘位元線及藉此進一步增加故障解救效率是有可 能的。 15 第3圖概述第2圖之記憶體核心26的佈局。例如，該等 列區塊RBLK0-3中之每一者具有64條字線WL (WL0-WL63) 及一條冗餘字線RWL (RWL0，1，2,或3)。在一條字線WL或 RWL與一條位元線BL，/BL，RBL,或/RBL之相交處的每個白 圓圈表示一個記憶體細胞MC (真記憶體細胞、列冗餘記憶 20 體細胞、或者行冗餘記憶體細胞）。該感應放大器部份SA、 該行開關部份CSW、該預先充電部份PRE、與位元線轉移 開關（圖中未示）是被形成於位在該等列區塊RBLK0-3旁邊 或者之間的邊界區域BA内。一個在兩個列區塊RBLK之間 的邊界區域BA是由該等列區塊RBLK使用。為了把該等位 21 1287235 元線對BL和/BL (RBL和/RBL)連接至在該等邊界區域ba 内的電路，該等位元線轉移開關（圖中未示）是被形成於每個 邊界區域BA兩側（即，與該等列區塊RBLK相鄰）。 局部資料匯流排線LDB0,2和/LDB0,2 (或者LDB1,3和 5 /LDB1，3)是被佈設於每個邊界區域BA内。該等局部資料匯 流排線LDB0-3和/LDB0-3是透過由在第3圖中之黑色圓圈 所表示的行開關（冗餘行開關）來連接到該等位元線對BL 和/BL(RBL和/RBL)。 例如，當列區塊RBLKO的字線WL1被選擇且讀取運作 10 被執行時，由於對應之位元線轉移開關的開啟，僅列區塊 RBLK0的位元線對BL和/BL (RBL和/RBL)持續連接至在 該等邊界區域BA内的感應放大器SA。由於對應之位元線轉 移開關的關閉，其他列區塊RBLK1-3的位元線對BL和/BL (RBL和/RBL)是與該等感應放大器SA斷接。

15 業已被讀出到以偶數編號之位元線對BL和/BL (RBL 和/RBL)的資料是由被形成於位在列區塊RBLK0左邊之邊 界區域BA内的感應放大器SA放大。業已被讀出到以奇數編 號之位元線對BL和/BL (RBL和/RBL)的資料是由被形成 於位在列區塊RBLK0右邊之邊界區域BA内的感應放大器 20 SA放大。 該等行選擇線CL (CL0,CL1,.·.)中之一者和該冗餘行選 擇線RCL0是被作動成高邏輯位準。如果該行選擇線CL0， 例如，被作動的話，僅該等連接到該等位元線對BL0-3和 /BL0-3的行開關被開啟且業已由該等感應放大器SA所放大 22 1287235 的資料是經由那些行開關來被傳輸到該等局部資料匯流排 線LDB0-3和/LDB0-3。這時，與該列區塊RBLKO不相關的 行開關亦被開啟。然而，由於連接到那些行開關之位元線 對BL和/BL (RBL和/RBL)與局部資料匯流排線LDB0-3和 5 /LDB0-3的電壓是被設定成該預先充電電壓，開啟那些行開 關不影響該讀取運作。同樣地，如果該冗餘行選擇線RCLO 被作動的話，僅該等連接到該等冗餘位元線對RBL0-3和 /RBL0-3的行開關被開啟且業已由該等感應放大器sA所放 大的資料是經由那些行開關傳輸到該等局部資料匯流排線 10 LDB0-3和/LDB0-3。 此外’把全貨料匯流排線GDB0-3和/GDB0-3連接到對 應於列區塊RBLK0之局部資料匯流排線LDB0-3和/LDB0-3 的匯流排開關（由在第3圖中的正方形表示）被開啟。業已 從列區塊RBLK0讀取的資料是經由該等全資料匯流排線 15 GDB0-3和/GDB0-3傳輸到該讀取放大器部份ra (見第j 圖）。在實際的FCRAM中，與第3圖之電路區塊相同的四個 電路區塊是被形成而16-位元資料是由那四個電路區塊輸 入和輸出。 第4圖顯示在第2圖中所示之行冗餘選擇電路16的細 20節。該行冗餘選擇電路16是設有輸出個別之致能訊號 COMOENZ和COM1ENZ的位址解碼器36和38。該等位址解 碼态36和38是相同的電路。該等位址解碼器36和38中之每 一者疋设有一個2-輸入NOR閘36a或38a、一個把n〇r問36a 或38a之輸出端連接到一個内部供應電壓線γη的pM〇s電 23 1287235 晶體P36或P38、及一個用於不作動該NOR閘36a或38a的 nMOS電晶體N36或N38。該NOR閘36a或38a響應於該列位 址訊號R AD22或者該對應的列擊訊號/RHIT01或/RHIT23的 作動來運作如一個用於作動該致能訊號COMOENZ或 5 C0M1ENZ的解碼器部份。 該NOR閘36a接收該列位址訊號RAD22的反相訊號和 該列擊訊號/RHIT01的反相訊號。該NOR閘38a接收該列位 址訊號RAD22和該列擊訊號/RHIT23的反相訊號。該位址解 碼器36之pMOS電晶體P36和nMOS電晶體N36的閘極接收 10 該列擊訊號/RHIT23而該位址解碼器3 8之pMOS電晶體P3 8 和nMOS電晶體N38的閘極接收該列擊訊號/RHIT01。該等 位址解碼器36和38中之每一者的pMOS電晶體P36或P3 8和 nMOS電晶體N36或N38響應於非對應的列擊訊號/RHIT23 或者/RHIT01的作動來運作如一個用於把該致能訊號 15 COMOENZ或COM1ENZ之輸出節點（即，NOR閘36a或38a 的輸出端）固定在不作動位準的重置部份。 該行冗餘選擇電路16能夠藉由使用邏輯電路、pM〇s 電晶體、和nMOS電晶體來被輕易地形成。由於該行冗餘選 擇電路16能夠以簡單的邏輯構成，電路設計能夠被簡化。 20 第5圖顯示第4圖的行冗餘選擇電路16是如何運作。該 行冗餘選擇電路16在列擊訊號/rHIT0丨和/RHIT23處於高邏 輯位準(H)時，即，當該等列冗餘細胞陣列r〇m〇_3不被使 用時，根據該列位址訊號RAD22來作動該等致能訊號 COMOENZ與COM1ENZ中之一者成高邏輯位準。當該列擊 24 1287235 m號/RHIT01處於低邏輯位準(L)時，即，當該等列冗餘細 胞陣列R Ο Μ 0 -1中之至少一者被使用時，該行冗餘選擇電路 16分別把該等致能訊號COMOENZ和COM 1ΕΝΖ設定在高邏 輯位準和低邏輯位準。當該列擊訊號/RHIT23處於低邏輯位 5準(L)時，即，當該等列冗餘細胞陣列ROM2-3中之至少一 者被使用時，該行冗餘選擇電路16分別把該等致能訊號 COMOENZ和COM1ENZ設定在低邏輯位準和高邏輯位準。 供應該數個列擊訊號/RHIT01和/RHIT23到該行冗餘選 擇電路16及致使它執行一個包括那些列擊訊號/RHIT〇]^0 10 /RHIT23與該列位址訊號RAD22的邏輯運算使得，就故障解 救而言’要不僅使用該列冗餘電路於相鄰的列區塊rBLk且 亦使用於任意的列區塊RBLK是有可能的。此外，如上所 述’該行冗餘選擇電路16使得要同時地使用一條冗餘字線 與一條冗餘位元線而藉此增加故障解救效率是有可能的。 15 如上所述，根據該第一實施例，冗餘字線是被使用之 記憶體群組MG0或MG1的行冗餘電路CFBOXO或CFBOX1 能夠根據該等列擊訊號/RHIT0丨和/RHIT23來被作成有效而 故障解救效率能夠藉此被增加。特別地，當故障以集中形 式發生於某記憶體區塊中時，該故障解救效率能夠藉由使 20用包括已發生故障之記憶體區塊之數個記憶體區塊的冗餘 子線達成故障解救來被增加。結果，故障解救效率能夠在 沒有使在存取運作期間之電氣特性降級下被作成更高。 弟6圖顯不本發明之第二貫施例之$己彳思體核心的細 節。與在第一實施例中之組件相同的組件是由相同的標號 25 1287235 標示而且不會詳細地作描述。在這實施例中，一個行冗餘 選擇電路16A是被形成取代第一實施例的行冗餘選擇電路 16。該結構的其他部份是與該第一實施例中的相同。即， 這半導體記憶體是為一種FCRAM。該行冗餘選擇電路16A 5 根據該列位址訊號RAD22 (區塊位址訊號）、該列擊訊號 /RHIT01、和該全列擊訊號/GRHIT來輸出該等致能訊號 COMOENZ和 COM1ENZ。 更特別地，該行冗餘選擇電路16A從該等對應於該位在 相當近之記憶體群組MGO的列冗餘電路RFBOXO-1接收該 10 是為該等列擊訊號/RHIT0-1之OR邏輯的列擊訊號/RHIT01 (近列擊訊號）。該行冗餘選擇電路16A接收該全列擊訊號 /GRHIT取代該等來自該等對應於該位在相當遠之記憶體 群組MG1之列冗餘電路RFBOX2-3的列擊訊號/RHIT2-3。 該全列擊訊號/GRHIT是為一個被供應到所有該等沿 15著該列解碼器RDEC之列區塊RBLK0-3的訊號，而且其之訊 號線是被佈設至一個接近該行冗餘選擇電路16A的位置。因 此，利用該全列擊訊號/GRHIT使得佈設該是為該等列擊訊 號/RHIT2-3之OR邏輯之列擊訊號/紐汀^的訊號線是不必 要的。 20 第7圖顯示在第6圖中之行冗餘選擇電路16A的細節。與 在第一實施例（第4圖）中之組件相同的組件不會在下面作描 述。該行冗餘選擇電路16A是設有一個運算電路40，其執行 一個包括該列擊訊號/RHIT0丨與該全列擊訊號/GRHIT的邏 輯運异。該等位址解碼器36和38接收一個偽擊訊號/DHIT， 26 1287235 其是從該運算電路40輸出而且其之反相訊號分別取代該列 擊訊號/RHIT23與其之反相訊號。該運算電路40藉由計算該 列擊訊號/RHIT01與該全列擊訊號/GRHIT之反相邏輯的 NAND邏輯來產生該偽擊訊號/DHIT 〇 5 這實施例的FCRAM是設有該對記憶體群組MG0-卜因 此，當該等列擊訊號/RHIT2和/RHIT3中之一者被作動時， 該列擊訊號/RHIT01是被不作動而該全列擊訊號/GRHIT是 被作動。即，該偽擊訊號/DHIT是為一個具有與該第一實施 例之列擊訊號/RHIT23相同之邏輯的訊號。 10 第8圖顯示第7圖的行冗餘選擇電路16A是如何運作。當 該列擊訊號/RHIT01和該全列擊訊號/GRHIT處於高邏輯位 準(H)時，即，當該等列冗餘細胞陣列ROMO-3不被使用時， 該行冗餘選擇電路16A根據該列位址訊號RAD22來作動該 等致能訊號COMOENZ和COM1ENZ中之一者成高邏輯位 15 準。 當該列擊訊號/RHIT01處於低邏輯位準(L)時，即，當 該等列冗餘細胞陣列R 〇 Μ 0 -1中之至少一者被使用時，該行 冗餘選擇電路16 Α把該等致能訊號COMOENZ和COM 1ΕΝΖ 分別設定在高邏輯位準和低邏輯位準。當該列擊訊號 20 /RHIT01處於高邏輯位準而該全列擊訊號/GRHIT處於低邏 輯位準時，即，當該等列冗餘細胞陣列ROM2-3中之至少一 者被使用時，不管該列位址訊號RAD22，該行冗餘選擇電 路16A把該等致能訊號COMOENZ和COM 1ENZ分別設定在 低邏輯位準和高邏輯位準。 27 1287235 如上所述，該第二實施例提供與以上所述之第一實施 例相同的優點。此外，利用該全列擊訊號/GRHIT取代該等 來自該等對應於該位在相當遠之記憶體群組]^[〇}1之列冗餘 電路RFBOX2-3的列擊訊號/rHIT2-3使得要省略用於把該 5寺列擊訊號/RHIT2-3傳輸到該行冗餘選擇電路16A的訊號 線。結果，形成於該FCRAM内之連線的數目能夠被減少而 其之晶片尺寸能夠被縮減。 第9圖顯示本發明之第三實施例之記憶體核心的細 節。與在第一實施例中之組件相同的組件在後面是由相同 10 的標號標示而且不會被詳細地描述。在這實施例中，一個 行冗餘選擇電路16B是被形成取代第一實施例的行冗餘選 擇電路16。此外，行冗餘細胞陣列COMO-3是被形成俾可對 應於個別的列區塊RBLK0-3而行冗餘電路CFBOXO-3是被 形成俾可對應於個別的行冗餘細胞陣列COMO-3。該結構的 15 其他部份是與在第一實施例中的相同。即，這半導體記憶 體是為FCRAM。 該行冗餘選擇電路16B根據該等列位址訊號RAD21-22 (區塊位址訊號）和該等列擊訊號/RHIT0-3來輸出致能訊號 COMOENZ，COM1ENZ，COM2ENZ，和COM3ENZ。該等行冗 20 餘電路CFBOXO-3接收個別的致能訊號COMOENZ， C0M1ENZ，C0M2ENZ，和COM3ENZ。該等行冗餘電路 CFBOX2-3具有與該等行冗餘電路CFBOXtM (見第1圖）相 同的結構。 在這實施例中，該等行冗餘細胞陣列COM〇-3是被形成

28 1287235 俾可對應於個別的列區塊RBLK0-3。因此，位元線解救能 约在列區塊的基礎上(RBLK0-3)達成。例如，如果故障B存 在於在該等連接至該被用於解救故障A之冗餘字線RWL1 之列冗餘細記憶體細胞當中之一個對應於行選擇線CL8的 5列冗餘記憶體細胞的話，解救故障B能夠利用該冗餘行選擇 線RCLO由該行冗餘細胞陣列c〇Ml (冗餘位元線）達成。結 果，如同在第一實施例的情況中一樣，要同時地使用一條 冗餘字線與一條冗餘位元線及藉此進一步增加故障解救效 率變成有可能。 10 第10圖顯示如在第9圖中所示之行冗餘選擇電路16B的 細節。該行冗餘選擇電路16B是設有輸出個別之致能訊號 COMOENZ，COM1ENZ，COM2ENZ，和COM3ENZ的位址解碼 器40,42,44，和46。該等位址解碼器4〇,42,44，和46是相同的電 路，而因此僅該位址解碼器4〇將會在下面作描述。 15 該位址解碼器40是設有一個3-輸入NOR閘40a、三個把 該NOR閘40a之輸出端連接至一條内部供應電壓線VH的 pMOS電晶體、及被設置來不作動該三個{)]^[〇8電晶體和該 NOR閘40a之三個串聯的nM〇s電晶體。該N〇R閘他根據該 等列位址讯號RAD21-22的反相訊號和對應之列擊訊號 20 /RHIT0的反相訊號來運作如一個用於作動該致能訊號 COMOENZ的解碼器部份。該等pM〇s電晶體和該等nM〇s 電晶體的閘極分別接收非對應的列擊訊號/ΚΗΙΤ1·3。該等 pMOS電晶體和該等nMOS電晶體響應於該等非對應之列擊 汛號/RHIT1-3的作動來運作如一個用於把該致能訊號 29 1287235 COMOENZ之輸出節點（即，NOR閘40a的輸出端）固定在 不作動位準的重置部份。 與該位址解碼器40相同，該等位址解碼器42,44,和46 中之每一者是如此以致於該NOR閘接收該等列位址訊號 5 RAD21-22或者它們的反相訊號和對應之歹,j擊訊號 /RHIT1，2,或3的反相訊號而該等pMOS電晶體與該等nMOS 電晶體的閘極接收非對應的列擊訊號/RHIT。 第11圖顯示如在第10圖中所示之行冗餘選擇電路16B 是如何運作。當所有該等列擊訊號/RHIT0-3處於高邏輯位 10 準(H)時，即，當該等列冗餘細胞陣列ROM0-3不被使用時， 該行冗餘選擇電路16B根據該等列位址訊號RAD21-22來作 動該等致能訊號COMOENZ，COM1ENZ，COM2ENZ，和 COM3ENZ中之一者成高邏輯位準。當該等列擊訊號 /RHIT0-3中之一者處於低邏輯位準(L)時，即，當該等列冗 15 餘細胞陣列ROM0-3中之一者被使用時，不管該等列位址訊 號RAD21-22，該行冗餘選擇電路16B把對應的致能訊號 (COMOENZ，COM1ENZ，COM2ENZ，和COM3ENZ中之一者） 設定在高邏輯位準。 如上所述，該第三實施例提供與以上所述之第一實施 2〇 例相同的優點。此外，縱使在更多記憶體群組MG0-3被形 成的情況中，該行冗餘選擇電路16 B能夠以簡單的邏輯來被 形成且解救效率能夠被增加。特別地，因為位元線解救能 夠在列區塊基礎上(RBLK0-3)被達成，解救效率能夠被增 加0 30 1287235 以上的實施例是指向於細胞陣列A RY包含兩個或者四 個記憶體細胞的情況。然而，細胞陣列ARY可以包括八個 或者更多個記憶體群組。而且在這情況中，一個行冗餘選 擇電路能夠以簡單的邏輯來被構築而成。 5 以上的實施例是如此以致於本發明是應用到 FCRAM。然而，本發明可以應用到DRAM或者偽SRAM。 此外，本發明的應用領域不受限於FCRAM晶片、DRAM晶 片、和偽SRAM晶片而是涵蓋併合任何那些記憶體之記憶體 核心的系統LSI。 10 【圖式簡單說明】 第1圖是為一個顯示本發明之第一實施例之半導體記 憶體的方塊圖； 第2圖是為一個顯示在第1圖中所示之記憶體核心之細 節的方塊圖； 15 第3圖是為一個描繪第2圖之記憶體核心的佈局圖； 第4圖是為一個顯示在第2圖中所示之行冗餘選擇電路 之細節的電路圖； 第5圖是為一個顯示在第2圖中所示之行冗餘選擇電路 是如何運作的說明圖； 20 第6圖是為一個顯示本發明之第二實施例之記憶體核 心之細節的方塊圖； 第7圖是為一個顯示在第6圖中所示之行冗餘選擇電路 之細節的電路圖； 第8圖是為一個顯示第7圖之行冗餘選擇電路是如何運 31 1 1287235 作的說明圖； 第9圖是為一個顯示本發明之第三實施例之記憶體核 心之細節的方塊圖； 第10圖是為一個顯示在第9圖中所示之行冗餘選擇電 5 路之細節的電路圖；及 第11圖是為一個顯示第10圖之行冗餘選擇電路是如何 運作的說明圖。

【主要元件符號說明】 10 命令輸入電路 42 位址解碼器 12 命令解碼器 44 位址解碼器 14 運作控制電路 46 位址解碼器 16 行冗餘選擇電路 16A 行冗餘選擇電路 18 位址輸入電路 16B 行冗餘選擇電路 20 預先解碼器 36a NOR閘 22 預先解碼器 38a NOR閘 24 資料輸入/輸出電路 P36 pMOS電晶體 26 記憶體核心 P38 pMOS電晶體 28 熔絲電路 N36 nMOS電晶體 30 比較器 N38 nMOS電晶體 32 熔絲電路 40a NOR閘 34 比較器 RFBOX 列冗餘電路 36 位址解碼器 CFBOX 行冗餘電路 38 位址解碼器 CMD 命令訊號 40 運算電路 ICMD 内部命令訊號 32 1287235

/CE 晶片致能訊號 PRE 預先充電部份 /OE 輸出致能訊號 RDEC 列解碼器部份 /WE 寫入致能訊號 CSW 行開關部份 /UB 上位元組訊號 CDEC 行解碼器部份 /LB 下位元組訊號 RA 讀取放大器部份 RDZ 讀取訊號 RWL 冗餘字線 WRZ 寫入訊號 RRA 冗餘列位址訊號 LEZ 感應放大器作動訊號 RAD 列位址訊號 BRS 位元線重置訊號 /RHIT 列擊訊號 WLZ 字線時序訊號 /GRHIT 全列擊訊號 BLTZ 位元線轉移訊號 RBLK0-3 列區塊 MGO-l記憶體群組 BL 位元線 RAD22列位址訊號 /BL 位元線 /RHIT01 列擊訊號 RBL 冗餘位元線 /RHIT23 列擊訊號 /RBL 冗餘位元線 AD 位址訊號 RCA 冗餘行位址訊號 CAD 行位址訊號 COMOENZ 致能訊號 RAZ 列解碼訊號 COM1ENZ 致能訊號 CAZ 行解碼訊號 COM2ENZ 致能訊號 CDB 共用資料匯流排 COM3ENZ 致能訊號 MC 記憶體細胞 /CHIT 行擊訊號 DQ 資料端 /GCHIT ，全行擊訊號 ARY 細胞陣列 WA 寫入放大器部份 SA 感應放大器部份 GDB 全資料匯流排 33 1287235 WL 字線 COM 行冗餘細胞陣列 RWL 冗餘字線 RCL0 單一冗餘行選擇線 LDB 局部資料匯流排 BA 邊界區域 CL 行選擇訊號 VII 内部供應電壓線 REAL0-3 真細胞陣列 /DHIT 偽擊訊號 ROMO-3 列冗餘細胞陣列

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Claims (1)

1287235 十、申請專利範圍： 1 · 一種半導體記憶體，包含： 數個記憶體區塊，每個記憶體區塊包括一個具有數個 以矩陣形式排列之真記憶體細胞的真細胞陣列、_個具 5 有數個在列方向上排列之列冗餘記憶體細胞和一條連接 至該等列冗餘記憶體細胞之冗餘字線的列冗餘細胞陣 列、及一個具有數個在行方向上排列之行冗餘記憶體細 胞和一條連接至該等行冗餘記憶體細胞之冗餘位元線的 行冗餘細胞陣列； 10 數個把冗餘位元線連接至一條資料匯流排線的冗餘 行開關； 一條連接至該等冗餘行開關俾允許該等冗餘行開關 運作，及共用地連接至該等記憶體區塊的冗餘行選擇線； 數個列冗餘電路，每個列冗餘電路是被形成俾可對應 15 於該冗餘字線、接收一個外部列位址訊號、及當一個被 接收之外部列位址訊號與一個事先被程式規劃之缺陷列 位址一致時作動一個列擊訊號來選擇一條對應的冗餘字 線； 數個被形成俾可對應於各具有規定數目之記憶體區 20 塊之個別之5己憶體群組的行冗餘電路，每個行冗餘電路 在響應於一個對應的致能訊號來被作動時運作、接收一 個外部行位址訊號、及當一個被接收的外部行位址訊號 與一個事先被私式規劃之缺陷行位址一致時作動一個行 擊訊號來選擇該冗餘行選擇線；及 35 1287235 -個心餘選擇電路，其接收列擊訊號和一個區塊位 址^虎俾可選擇该等記憶體群組、在所有該等列擊訊號 • 被不作動時作動對應於由該區塊位址訊號所表示之該等 • °&|^體群組巾之—者之行冗餘電路的致能訊號、及在該 5等列擊减中之任-者被作動時作動該致能訊號俾可作 動對應於j固被作動之列擊訊號之該等記憶體群組中之 一者的行冗餘電路。 Φ 2·如中請專利範圍第1項所述之半導體記憶體，其中 忒行几餘選擇電路包含數個位址解碼器，該數個位址 10 解碼馳形成俾可對應於_的記㈣群組並且輸出個 別的致能訊號，在其中 每個位址解碼器包括： 一個解碼器部份，其響應於該區塊位址訊號與對應之 列擊訊號中之任一者的作動來作動該致能訊號；及 15 一個重置部份，其響應於一個非對應之列擊訊號的作 Φ 動來把該解碼器部份之致能訊號的輸出節點固定在一個 不作動位準。 3·—種半導體記憶體，包含： - 數個記憶體區塊，每個記憶體區塊包括一個具有數個 20 以矩陣形式排列之真記憶體細胞和一條連接至該等真記 憶體細胞之真字線的真細胞陣列、一個具有數個在列方 向上排列之列冗餘記憶體細胞和一條連接至該等列冗餘 記憶體細胞之冗餘字線的列冗餘細胞陣列、及一個具有 數個在行方向上排列之行冗餘記憶體細胞和一條連接至 36 1287235 該等行冗餘記憶體細胞之冗餘位元線的行冗餘細胞陣 列； * 數個把冗餘位元線連接至—伙次 條貧料匯流排線的冗餘 . 行開關； ’、 、5 —條冗餘行選擇線，該冗餘行選擇線是連接至該等冗 .· 餘行開關俾允許該等冗餘行開關運作，並且是共用 接至該等記憶體區塊； ' • 肺列冗餘電路’每個列冗餘電路是被形成俾可對應 於該冗餘字線、接收一個外部列位址訊號、及當—個被 10 接收之外部列位址訊號與一個事先被程式規劃I缺陷= 位址一致時作動一個列擊訊號來選擇一條對應的冗=字 線並且作動一個全列擊訊號來禁止該真字線的選擇· 一條共用地連接至該等記憶體區塊俾可傳松1八歹^ 擊訊號的全列擊訊號線； 一對被形成俾可分別對應於一對各具有規定數目之 記憶體區塊之記憶體群組的行冗餘電路，每個行冗餘電 路在響應於一個對應的致能訊號來被作動時運作接^欠 一個外部杆位址訊號、及當一個被接收的外部行位址1 號與一個事先被程式規劃之缺陷行位址一致時作動個 行擊訊號來選擇該冗餘行選擇線；及 一個行冗餘選擇電路，其接收該全列擊訊觫 °代琥、一個是 為該來自該等對應於位在相當近之該等記憶體群組中之 一者之列冗餘電路中之一者之列擊訊號的近列擊1宽 和一個區塊位址訊號俾可選擇該等記憶體群龟、 "'在該全 15 20 37 1287235 列擊訊號與該近列擊訊號被不作動時作動一個對應於由 該區塊位址訊號所表示之該等記憶體群組中之一者之行 1 冗餘電路的致能訊號、在該近列擊訊號被作動時作動該 致能訊號俾可作動對應於該近列擊訊號之該等記憶體群 、5 組中之一者的行冗餘電路、及在該近列擊訊號被不作動 • 而該全列擊訊號被作動時作動該作動不對應於該近列擊 訊號之該等記憶體群組中之一者之行冗餘電路的致能訊 • 號。 4·如申請專利範圍第3項所述之半導體記憶體，其中 1〇 该行冗餘選擇電路包含一對位址解碼器，該對位址解 碼斋被形成俾可對應於個別的記憶體群組並且輸出個別 的致能訊號，在其中 對應於位在相當近之該等記憶體群組中之一者之該 等位址解碼器中之一者包括： 15 一個解碼器部份，其響應於該區塊位址訊號與該近列 • 擊訊號中之一者的作動來作動一個對應的致能訊號；及 一個重置部份，其響應於該近列擊訊號的不作動和該 全列擊訊號的作動來把該對應之致能訊號的輸出節點固 定在一個不作動位準，且 2〇 對應於位在相當遠之該等記憶體群組中之另一者之 該等位址解碼器中之一者包括： 一個解碼器部份，其響應於該近列擊訊號的不作動和 該全列擊訊號的作動來作動_個對應的致能訊號；及 一個重置部份，其響應於該近列擊訊號的作動來把該 38 1287235 對應之致能訊號的輸出節點固定在一個不作動位準。

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