SU873417A1 - Делитель частоты следовани импульсов - Google Patents

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ

. , 1 .

Изобретение относитс  к импульсной технике.

Известен делитель частоты следовани  импульсов, содержащий регистр сдвига, состо щий из N элементов пам ти , два элемента НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИСКЛЮЧИТЕЛЬНО ИЛИ-НЕ, соединенные соответственно с. разр дами регистра сдвига 11. ,

Однако устройство характеризуетс  недостаточно высокой надежностью.

Наиболее близким по технической сущности к изобретению  вл етс  делитель частоты, следовани  импульсов , содержащий элемент И-НЕ и че тыре соединенных последовательно разр да, каждый из которых содержит триггер пам ти и два коммутационных триггера,первые входы каждого, из которых соединены со входной шиной, выход первого коммутационного триггера первого разр да соединен со вторыми входами коммутационных триггеров второго и третьего разр дов и вторым входом второго коммутационного триггера четвертого разр да, выход первого коммутационного триггвра второго разр да соединен с третьим и четвертым входами второго коммутационного триггера третьего разр да.

выход первого коммутационного триггера третьего разр да соединен с третьим и четвертым входами второго коммутационного триггера четвертого разр да, входы дополнительного логического элемента И-НЕ соединены с выходами второго коммутационного триггера четвертого разр да, единичный выход первого коммутационного

10 триггера которого соединен с дополнительным входом первого коммутационного триггера второго разр да, а единичный выход второго коммутационного трТ1ггера четвертого разр да

15 соединен с -дополнительным входом первого коммутационного триггера первого разр да и вторым дополнительным входом первого коммутационного триггера второго разр да 2.

Недостатком данного устройства

20  вл етс  низка  надежность.

Цель изобретени  - повышение надежности работы устройства.

С этой целью делитель частоты

25 следовани  импульсов, содержащий четыре разр да, каждый из которых, кроме третьего, включает в себ  первый и второй коммутационные триггеры и триггер пам ти, нулевой вход которого соединен с единичным выходом

30

первого коммутационного триггера и с нулевым входом второго коммутационного триггера, нулевой выход которог подключен к единичному входу триггера пам ти,единичный выход - к нулевому входу первого коммутационного триггера, а единичный вход - к единичному выходу триггера пам ти этого же разр да,при этом третий разр д содержит триггер пам ти и коммутационный триггер,нулевой выход и едничный вход которого соединены соответственно с единичным входом и единичным выходом триггера пам ти этого же разр да, а к нулевому входу коммутадионного триггера третьего разр да к единичным входам всех первых и нулевым входам всех вторых коммутационных триггеров подключена входна  шина, нулевой выход первого коммутационного триггера первого разр да соединен с нулевым и единичным;.вхо-. дами второго коммутационного триггера второго разр да, нулевой выход первого коммутационного триггера второго разр да соединен с нулевым и единичным входами коммутационного триггера третьего разр да, а первый и второй входы первого дополнительного элемента И-НЕ соединены с единичным и нулевым выходами второго коммутационного триггера четвертого разр да, единичный выход которого соединен с первым дополнительным единичным входом первого коммутационного триггера первого разр да, введен втброй дополнительный элемент ИНЕ , выход которого соединен с нулевь и единичным входами второго коммутационного триггера четвертого разр да нулевой выход которого соединен с первыми дополнительными нулевыми входами коммутационного триггера пам ти третьего разр да и с первым Ьходом второго дополнительного элемента И-НЕ, второй вход которого соединен с единичным выходом коммутационного триггера третьего разр да, при этом единичный выход первого коммутационного триггера четвертого разр да соединен с вторым дополнительным единичным входом коммутационного триггера первого разр да и с дополнительными нулевыми входами первого коммутационного триггера и триггера пам ти третьего разр да.

На чертеже представлена структурна  схема устройства.

Оно содержит четыре разр да 1-4, комфтационные триггеры которых выполнены на элементах И-НЕ 5-18, а триггеры пам ти выполнены на элементах И-НЕ 19-26, и дополнительные элементы И-НЕ 27 и 28, входную 29 и выходную 30 шины.

Устройство работает следующим образом .

В исходном состо нии триггер пам ти первого разр да находитс  в единичном состо нии, триггеры пам ти остальных разр дов - в нулевом.

Под действием сигнала в делителе осуществл етс  обычный -пересчет поступающих импульсов в двоичном коде С приходом седьмого по счету импульсГа на выходе логического элемента И-НЕ 7 по вл етс  сигнал, равный ло (гическому нулю, который устанавливает триггер пам ти четвертого разр да в единичное состо ние, а триггер пам ти третьего разр да - в нулевое состо ние и который через первый дополнительный логический И-НЕ 28 .поступает на выход. Далее осуществл етс  обычный пересчет поступающих импульсов и с приходом четырнадцатого импульса в делителе устанавливаетс  код 1111. После окончани  четырнадцатого импульса на выходе логического элемента И-НЕ 18 по вл етс  сигна равный логическому нулю, который через первый дополнительный логический элемент И-НЕ 28 поступают на выходную шину 30.

С приходом п тнадцатого по счету импульса открываютс  логические элементы И-НЕ 10 и 16, на выходе их по вл ютс  сигналы равные логическому нулю, которые устанавливают триггеры пам ти, кроме первого разр да,в нулевое состо ние. Одновременно прекращаетс  формирование выходного сигнала .

Триггер пам ти первого разр да свое состо ние не измен ет, поскольку логический элемент И-НЕ 16 остаетс  закрытым сначала сигналом равным логическому нулю с выхода логического элемента И-НЕ 18, а затем сигналом с выхода логического элемента И-НЕ 16. После окончани  действи  входного сигнала схема возвращаетс  в исходное состо ние 0001.

Таким образом, на 15 входных импульсов делитель выдает два выходных т.е. происходит деление частоты на 7,5. Кроме того, делитель позвол ет осуществл ть деление частоты на 15. Выходным сигналом при этом будет сигнал с выхода логического элемента ИНЕ 16.

Введение второго дополнительного логического элемента И-НЕ 27 с соответствующи1У1и св з ми позвол ет исключить из третьего разр да делител  частоты один коммутационный триггер, что сокращает количество логических элементов и существенно повышает надежность делител  частоты.

Claims (1)

1. Формула изобретени 

   Делитель частоты следовани  импульсов , содержащий четыре разр да, каждый из которых, кроме третьего, включает в себ  первый и второй коммута 5 ционные триггеры и триггер пам ти.