[go: up one dir, main page]

SU678673A1 - Делитель частоты с переменным коэффициентом делени - Google Patents

Делитель частоты с переменным коэффициентом делени

Info

Publication number
SU678673A1
SU678673A1 SU772486822A SU2486822A SU678673A1 SU 678673 A1 SU678673 A1 SU 678673A1 SU 772486822 A SU772486822 A SU 772486822A SU 2486822 A SU2486822 A SU 2486822A SU 678673 A1 SU678673 A1 SU 678673A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
unit
inputs
elements
output
Prior art date
Application number
SU772486822A
Other languages
English (en)
Inventor
Юрий Сергеевич Корнеев
Леонид Александрович Погорелов
Original Assignee
Предприятие П/Я М-5769
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5769 filed Critical Предприятие П/Я М-5769
Priority to SU772486822A priority Critical patent/SU678673A1/ru
Application granted granted Critical
Publication of SU678673A1 publication Critical patent/SU678673A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

Изобретение относитс  к импульсной технике. Известен делитель частоты с пере менным коэффициентом делени  1 , в котором выход схемы заполнени , выполненной на двух последовательно соединенных элементах ИЛИ-НЕ, подключен ко входам элементов ИЛИ-НЕ схемы паргшлельного ввода кода коэффициента , ко вторым входам которых подключены разр дные шины. Выходы схемы параллельного ввода подключены к входам элементов ИЛИ-НЕ, вторые входы которых подключены к шине счета, а выходы - к счетным входам триггеров. Делитель частоты выполнен на синхронном счетчике, но после синхронного переключени  счетных триггеров перенос в нем ос ществл етс  через параллельно-посл довательную цепочку переноса на элементах ИЛИ-НЕ, св зывающих, в частности, входы первого элемента ИЛИ-НЕ схемы заполнени  с нулевыми выходами всех триггеров счетчика. В этом устройстве на разр дные шин cxeNEJ парс1ллельного ввода подают код переменного коэффициента, обра ный по отношению к дополнительному коду. Наиболее близким по технической сущности к изобретению йвл етс  делитель частоты, содержащий счетчик, счетный вход которого соединен с; входной шиной, а входы управлени  поразр дно подключены к выходам блока ввода кода коэффициента делени , один вход которого соединен с входной шиной, а входы управлени  поразр дно соединены с шинами уста- . новки кода, блок переполнени , один вход которого соединен с входной шиной, а выход подключен к выходу делител  23Недостатком таких делителей  вл етс  низкое быстродействие. Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  тем, что в делитель частоты, содержащий счетчик, счетный вхо.ц которого соединен с входной шиной, а входы управлени  поразр дно подключены к выходам блока ввода кода коэффициента делени , один вход которого соединен с входной шиной, а входы управлени  поразр дно соединены с шинами установки кода, блок переполнени , один вход которого соединен с входной шиной, а выход подключен
к выходу делител , введены логический элемент И-ЦЕ и блок заполнени , состо щий из основного и вспомогательного триггеров. Входы элемента соединены с шинами установки кода, а выход с первым входом основного триггера блока заполнени . Второй вход основного триггера блока заполнени  соединен с входной шиной остальные входы с выходами триггеров счетчика и одним выходом вспомогательного триггера блока заполнени соответственно. Второй выход вспомогательного триггера блока заполнени  соединен со вторым входом блока переполнени  и первым дополнительным входом блока ввода кода коэффициента делени . Два входа вспомогательного триггера блока заполнени  соединены с входной шиной, третий вход - с одним выходом основного триггера, а четвертый вход - со вторым выходом основного триггера и вторым дополнительным входом блока ввода кода коэффициента делени .
Структурна  схема делител  приведена на чертеже.
Делитель содержит счетчик 1, состо щий ИЗ триггеров 2-5 и логических элементов И 6-10, блок ввода кода коэффициента делени  11, состо щий из логических элементов НЕ 12-15, логических элементов ИЛИ 1619 и логических элементов И 20-27, логический элемент И-НЕ 28, блок переполнени  29, блок заполнени  30 состо щий из основного триггера, выполненного на логических элементах И-ИЛИ НЕ 31,32, и вспомогательного триггера, выполненного на логических элементах И-ИЛИ-НЕ 33 и 34
Входной сигнал подаетс  на входную шину 35, сигналы установки кода - на шины 36-39, а выходной сигнал снимаетс  с выхода 40.
Делитель работает следующим образом .
После подачи по входной шине 35 (к -2)-го импульса, (где к коэффициент делени ) счетчик 1 оказываетс  в состо нии 1,..110. В результате , на всех п-1 единичных входах блока заполнени  30 устанавливаютс  единичные логические уровни. Следующий (к-1)-й импульс переключает в единичное состо ние основной триггер блока заполнени  30, а после его окончани  в единичное состо ние переключаютс  вспомогательный триггер блока заполнени  30 и триггер 2 счетчика 1. Таким образом,- через некоторое врем  после бкончани  ()-го импульса, т.е. через врем  не превышающее 1/2 Т„ин максимальной дл  счетчика 1 задающей частоты, в единичном состо нии оказываютс  триггеры зсех разр дов счетчика 1 и блок заполнени  30, который этим индицирует заполнение емкости счетчика J до предела. При этом в тех
разр дах, в которых на входах блока ввода коэффициента делени  11 вследствие единичного значени  дополнительного кода коэффициента в этом разр де имел место единичный логический уровень, на выходе соответствующей элементов НЕ по вл етс  нулевой , т.е. запрещающий логический уровень, наличие которого на входах элементов И 6-8 нейтрализует переключсоощее воздействие поступающего затем к-го импульса дл  соответствующих триггеров 2-5, сохран   при этом единичное состо ние, что равносильно записи в них единиц дополнительного кода коэффициента. В остальных разр дах, в которых код коэффициента делени  имеет нулевое значение, после окончани  к-го импульса триггеры 2-5 переключаютс  из единичного в нулевое состо ние, так как на входах соответствующих элементов И 20-27 в этих разр дах отсутствует совпадение единиц и, следовательно, на выходах элементов НЕ, к которым они подключены, сохран ютс  единичные логические уровни , которые разрешают к -му импульсу установить в нулевое состо ние соответствующие триггеры 2-5, и к-и импульс проходит через блок переполнени  29 на выход делител . Он переключает в нулевое состо ние основной триггер блока заполнени  30. При этом элементы И 21,23,25 и 27 . выполн ют функцию удержани  нулевого , запрещающего уровн  на выходах соответствующих элементов НЕ с момента прекращени  поступлени  еди-ничного логического уровн  с выхода единичного плеча основного триггера блока заполнени  30 на элементы И 20,22,24 к 26 к до окончани  к-го импульса на входной шине 35. После подачи К-го импульса нулевой уровень на выходах соответствующих элементов НЕ измен етс  на единичный, а вспомогательный триггер блока заполнени  30 устанавливаетс  в нулевое состо ние, что обеспечивает услови  дл  нормальной работы делител  в следующем частном цикле делени . Начина  с первого импульса, до поступлени  (к-1)-го импульса в каждом частном цикле делени  счетчик 1 делител  функционирует аналогично . При этом элемент И-НЕ 28 выполн ет функцию сохранени  единичного состо ни  блока заполнени  30, когда на всех входных шинах 36-39 имеют место единичные логические уровни, т.е. при делении на 1.

Claims (1)

  1. Формула изобретени 
    Делитель частоты с переменным коэффициентом делени , содержащий 5 счетчик, счетный вход которого соединен с входной шиной, а входы
SU772486822A 1977-05-17 1977-05-17 Делитель частоты с переменным коэффициентом делени SU678673A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772486822A SU678673A1 (ru) 1977-05-17 1977-05-17 Делитель частоты с переменным коэффициентом делени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772486822A SU678673A1 (ru) 1977-05-17 1977-05-17 Делитель частоты с переменным коэффициентом делени

Publications (1)

Publication Number Publication Date
SU678673A1 true SU678673A1 (ru) 1979-08-05

Family

ID=20709336

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772486822A SU678673A1 (ru) 1977-05-17 1977-05-17 Делитель частоты с переменным коэффициентом делени

Country Status (1)

Country Link
SU (1) SU678673A1 (ru)

Similar Documents

Publication Publication Date Title
SU678673A1 (ru) Делитель частоты с переменным коэффициентом делени
SU482898A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1081804A1 (ru) Делитель частоты с переменным коэффициентом делени
SU532963A1 (ru) Асинхронный счетчик
SU1100730A1 (ru) Управл емый делитель частоты с коэффициентом делени @
SU1596453A1 (ru) Делитель частоты следовани импульсов
SU653746A1 (ru) Двоичный счетчик импульсов
SU658741A1 (ru) Управл емый делитель частоты
SU970706A1 (ru) Счетное устройство
RU2037958C1 (ru) Делитель частоты
SU762204A1 (ru) Управляемый делитель частоты импульсов1 2
SU1120489A1 (ru) Делитель с переменным коэффициентом делени
SU997255A1 (ru) Управл емый делитель частоты
SU873417A1 (ru) Делитель частоты следовани импульсов
SU708513A1 (ru) Делитель частоты с переменным коэффициентом делени
SU671034A1 (ru) Делитель частоты импульсов на семь
SU1432451A2 (ru) Устройство дл коррекции шкалы времени
SU618853A1 (ru) Последовательный счетчик
SU788389A1 (ru) Последовательный счетчик с двухпроводной св зью
SU1580281A1 (ru) Измеритель разности фаз
SU1056467A1 (ru) Делитель частоты следовани импульсов с переменным коэффициентом делени
SU1070555A1 (ru) Устройство дл последовательного выделени единиц из двоичного кода
SU951711A1 (ru) Цифровой делитель частоты следовани импульсов
SU1529444A1 (ru) Двоичный счетчик
SU1070694A1 (ru) Делитель частоты с переменным коэффициентом делени