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KR980010995A - 디스플레이 되는 화상을 임의로 확대할 수 있는 액정 디스플레이 장치 - Google Patents

디스플레이 되는 화상을 임의로 확대할 수 있는 액정 디스플레이 장치 Download PDF

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KR980010995A
KR980010995A KR1019970033841A KR19970033841A KR980010995A KR 980010995 A KR980010995 A KR 980010995A KR 1019970033841 A KR1019970033841 A KR 1019970033841A KR 19970033841 A KR19970033841 A KR 19970033841A KR 980010995 A KR980010995 A KR 980010995A
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gate
signal
pulses
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요시히꼬 호리
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Publication date
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Abstract

복수의 게이트라인(GL1, GL2, …), 복수의 소오스라인(SL1, SL2, …), 복수의 액정셀(P0, P1, …) 및 게이트라인을 구동하기 위하여, 제1펄스 및 제2펄스를 포함하는 클럭신호(VCLK)에 반응하여 수직시작펄스신호(VSP)를 시프트하기 위한 시프트 레지스터에 의하여 형성되는 게이트라인 구동회로(2)를 포함하는 액정 디스플레이장치가 개시된다. 또한, 회로(1103, 1106)은 H가 수평동기신호(HSYNC)의 시간주기이며 "a"가 양의 정수인, H/a의 간격에서 제1펄스들을 발생한다. 더욱이, 회로(1103, 1106, 1107, 1108)은 "b"와 "c"가 양의 정수이고 "c"가 "b"보다 작은, 제1펄스들 중의 "a·b" 연속적인 펄스의 "c"펄스와 관련된 제2펄스를 발생한다.

Description

디스플레이 되는 화상을 임의로 확대할 수 있는 액정 디스플레이 장치
본 발명은 액티브 매트릭스 액정 디스플레이(LCD)장치에 관한 것으로, 특히 다른 확대비율로 화상을 디스플레이하기 위한 액티브 매트릭스 LCD 장치에 관한 것이다.
통상, 제1 종래기술의 액티브 매트릭스 LCD 장치에서, 주사라인의 수는 고정된다. 이것은 후에 상세하게 기술될 것이다. 따라서, 적은 수의 주사라인을 가지는 텔레비젼 화상이 액티브 매트릭스 LCD 장치에 디스플레이될 때, 보간동작이 주사라인의 수를 늘리기 위한 수행된다. 이것은 제어를 복잡하게한다.
제2 종래기술의 액티브 매트릭스 LCD 장치(일본 특허 공개공보 소화 62-138893호 참조)에서, 제어기와 게이트라인을 구동하기 위한 게이트라인 구동회로사이에 클럭 멀티플렉싱회로가 제공된다. 따라서, 클럭 멀티플렉싱회로에 의하여 얻은 클럭신호는 2 이상의 펄스를 각각 포함하는 펄스그룹들에 의하여 형성되고, 펄스그룹들의 주기는 하나의 라인 주사시간 주기와 동일하다. 결과적으로, 2 이상의 게이트라인이 거의 동시에 구동된다. 그래서, 세로방향으로 LCD 패널의 디스플레이되는 영역이 확장될 수 있다. 이것은 또한 후에 상세히 기술될 것이다.
그러나, 제2 종래기술의 장치에서, 세로방향으로 디스플레이된 영역의 확대는 정수배로 이루어지기 때문에, 디스플레이된 영역이 LCD 패널보다 너무 작거나 또는 너무 크게 될 수 있다, 환언하면, 디스플레이된 영역이 LCD 패널과 거의 일치하지 않는다.
제3 종래기술의 액티브 매트릭스 LCD 장치(일본특허 공개공보 평성 5-100640호 참조)에서, 게이트라인 구동회로의 D 플립플롭의 출력은 제2종래 기술의 장치에서의 클럭 멀티플렉싱회로 대신에 클럭된 인버터를 경유하여 버퍼에 접속된다. 이것도 후에 상세히 설명될 것이다.
그러나, 제3 종래기술의 장치에서, 비록 세로방향으로의 디스플레이된 영역의 확대가 임의로 이루어질수 있을지라도, 이러한 확대는 고정된다. 또한, 클럭된 인버터들이 제조비용을 증가시킨다. 더욱이, 저장 커패시터가 인접한 게이트라인상에 형성되는 게이트 저장형인 장치의 경우에는 기록동작은 정확히 이루어질 수 없다.
제4 종래기술의 액티브 매트릭스 LCD 장치(일본 특허공개 공보 평성 5-303362호 참조)에서, 제3종래 기술의 장치의 클럭된 인버터들 대신에 스위치가 제공된다. 이것도 후에 상세하게 설명될 것이다.
그러나, 제4 종래기술의 장치에서, 비록 세로방향으로의 디스플레이된 영역의 확대가 임의로 이루어질 수 있을지라도, 이러한 확대는 고정된다. 또한 스위치들은 제조비용을 증가시킨다. 더욱이, 최대 확대비율이 2배이고 따라서, 2배 보다 크게 확대하는 것은 불가능하다.
따라서, 본 발명의 목적은 디스플레이된 화상의 임의의 확대가 가능한 액티브 매트릭스 LCD 장치를 제공하는 것이다.
제1도는 제1종래 기술의 액티브 매트릭스 LCD 장치를 도시하는 회로도.
제2도는 제1도의 게이트라인 구동 회로의 회로도.
제3도는 제2도의 회로의 동작을 도시하는 타이밍도.
제4도는 제2종래 기술의 액티브 매트릭스 LCD 장치를 도시하는 회로도.
제5도는 제4도의 회로의 동작을 도시하는 타이밍도.
제6도는 제3종래 기술의 액티브 매트릭 LCD 장치를 도시하는 회로도.
제7도는 제6도의 회로의 동작을 도시하는 타이밍도.
제8도는 제4종래 기술의 액티브 매트릭스 LCD 장치를 도시하는 회로도.
제9도는 제8도의 회로의 동작을 도시하는 타이밍도.
제10a도와 제10b도는 본 발명의 원리를 설명하기 위한 블록도.
제11도는 본 발명의 제1실시예에 따른 신호발생회로를 도시하는 블록도.
제12a도와 제 2b도는 제1도와 제2도의 장치를 포함하는 제11도의 회로의 동작을 도시하는 타이밍도.
제13도는 본 발명에 따른 LCD 장치의 제2실시예를 도시하는 블록회로도.
제14도는 제13도의 제어기의 신호발생회로를 도시하는 블록회로도.
제15a도와 제15b도는 제13도의 회로의 동작을 도시하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
2 : 게이트라인 구동회로 3 : 소오스라인 구동회로
4 : 제어기 1101 : 카운터
1102, 1106, 1108 : 디코더 1110 : OR 회로
본 발명에 따라 복수의 게이트라인, 복수의 소오스라인, 복수의 액정셀 및 게이트라인을 구동하기위한 게이트라인 구동회로를 포함하는 액정 디스플레이장치가 제공되며, 게이트라인 구동회로는 제1펄스 및 제2펄스를 포함하는 클럭신호에 반응하여 수직시작펄스신호를 시프트하기 위한 시프트 레지스터에 의하여 형성된다. 또한, 회로는 H/a의 간격에서 상기 제1펄스를 발생하며, 이때 H는 수평동기신호의 시간주기이고 "a"는 양의 정수이다. 더욱이, 다른 회로는 제1펄스의 "a·b" 연속적인 펄스의 "c"펄스와 관련된 제2펄스를 발생하며, 이때 "b" 및 "c"는 양의 정수이고 "c"는 "b"보다 작다. 그래서, 디스플레이되는 화상에 대한 확대 M = a + c/b 가 얻어질 수 있다.
본 발명의 바람직한 실시예를 기술하기전에, 제1도 내지 제9도를 참조하여 종래기술의 액티브 매트릭스 LCD 장치를 기술한다.
제1 종래기술의 액티브 매트릭스 LCD 장치를 예시하는 제1도에서, 부재번호 1은 게이트라인 구동회로(2) 에 의하여 구동되는 게이트라인(GL1, GL2, …), 소오스 라인 구동회로(3)에 의하여 구동되는 소오스라인(SL1, SL2, …), 게이트라인 (GL1, GL2, …)중의 하나와 소오스라인(SL1, SL2, …)중 하나에 각각 접속되는 픽셀(P11, P12, …)을 가지는 LCD 패널이다. 또한, P11와 같은 각각의 픽셀들은 TFT (Q11), 액정셀(LC11)및 저장 커패시터(C11)에 의하여 형성된다. 이 경우에, 액정셀(LC11)은 픽셀전극(E11)와 공통카운터전극(CE)에 의하여 형성되고, 저장 커패시터 (C11)는 픽셀전극(E11) 및 게이트라인(GL1)에 인접한 게이트라인(GL0)에 의하여 형성된다. 즉, 게이트 저장형 픽셀영역이다. 이 경우에 게이트라인(GL0)은 접지된다.
게이트라인 구동회로(2)는 게이트라인(GL1, GL2, …)을 구동하기 위하여 제어기(4)로부터 시작 펄스신호(VSP)와 클럭신호(VCLK)을 수신한다. 또한, 소오스라인 구동회로(3)는 소오스라인(SL1, SL2, …)을 구동하기 위하여 제어기(4)로부터 데이터신호(DA), 시작펄스신호(HSP) 및 클럭신호(HCLK)를 수신한다.
제어기(4)는 수직동기신호(VSYNC), 수평동기신호(HSYNC), 클럭신호(CLK) 및 비디오신호(R, G 및 B)를 수신한다.
제2도에 예시된 것처럼, 게이트라인 구동회로(2)는 시프트 레지스터로서 역할을 하는 직렬접속 D 플립플롭(2001, 2002, ..)에 의하여 형성된다. 즉, 제3도에 도시된 것처럼, 수직 시작펄스신호(VSP)는 클럭신호(VCLK)에 의하여 D 플립플롭(2001, 2002, …)를 통하여 시프트된다. D 플립플롭 (2001, 2002, …)의 출력은 버퍼(2101, 2102, …)를 경유하여 게이트라인(GL1, GL2, …)에 접속된다. 이 경우, 버퍼(2101, 2101, …)은 게이트라인(GL1, GL2, …)를 구동하기 위하여 레벨 시프트 기능과 파워증폭 기능을 가진다.
그러나, 제1도와 제2도의 제1종래 기술의 장치에서, 주사라인의 수를 변경하는 것은 불가능하다. 그래서, 적은 수의 주사라인을 가지는 텔레비젼 화상이 LCD 패널(1)에 디스플레이되면, 보간동작이 요구되며, 제어가 복잡해진다.
제2 종래기술의 액티브 매트릭스 LCD 장치(일본 특허 공개공보 소화 62-138893호 참조)를 예시하는 제4도에서, 클럭멀티플렉싱회로(5)가 게이트라인구동회로(2-A)를 형성하기 위하여 제1도의 게이트라인 구동회로(2)와 제어기(4)사이에 제공된다. 클럭멀티플렉싱회로(5)는 지연회로(5)와 OR회로(52)로 형성된다. 이 경우에, 지연회로(41)의 지연시간(t)은 클럭신호(VCLK)의 시간주기(H)보다 작다. 그래서, 제5도에 도시된 것처럼, 클럭멀티플렉싱회로(5)에 의하여 얻어지는 클럭신호(VCLK')는 각각 두 개의 펄스를 포함하는 펄스그룹들에 의하여 형성되며, 펄스그룹의 주기는 1 라인 주사시간 주기(1H)와 동일하다. 결과적으로, 제5도에 도시된 것처럼, GL1와 GL2와 같은 두 개의 게이트라인이 거의 동시에 구동된다. 그래서, 제5도에서의 세로방향으로의 LCD 패널(1)의 디스플레이되는 영역이 제3도에서의 영역의 두배이다.
제4도의 제2 종래기술의 장치에서, 클럭멀티플렉싱회로(5)가 지연회로(51)에 병렬로 다른 지연회로를 포함한다면, 세로방향의 LCD 패널(1)의 디스플레이되는 영역은 제3도에서의 영역에 3배가 될 수 있다.
그러나, 제4도의 제2 종래기술의 장치에서, 세로방향으로의 디스플레이 영역의 확대비율이 정수이기 때문에, 디스플레이되는 영역이 LCD 패널보다 너무 작거나 또는 너무 클 수 있다. 환원하면 디스플레이되는 영역이 LCD 패널(1)과 거의 일치하지 않는다.
제3종래 기술의 액티브 매트릭스 LCD 장치(일본 특허 공개공보 평성 5-100640호 참조)를 예시하는 제6도에서, 제4도의 D 플립플롭(2001, 2002, .. 2007)의 출력 (SR1, SR2, …, SR7)은 게이트라인 구동회로(2-B)를 형성하기 위하여, 제4도의 클럭멀티플렉싱회로(5) 대신에 클럭된 인버터(2201, 2202, …, 2219)를 경유하여 버퍼(2101, 2102, …, 2114)에 접속된다.
클럭된 인버터(2201, 2202, …, 2219)는 제1도의 제어기(4)로부터 발생되는 제어신호(CNT)에 의하여 제어된다. 통상 모드에서, 제어신호(CNT)는 로우(="0")이며, 결과적으로, 클럭된 인버터(2202, 2204, 2206, …, 2212)가 활성화된다. 따라서, D플립플롭(2001, 2002, …, 2007)의 출력(SR1, SR2, …)은 게이트라인(GL1, GL2, …, GL7)에서의 각각의 전압이 된다.
한편, 제7도에 도시된 것처럼, 확대모드에서, 제어신호(CNT)는 하이(="1")이며, 결과적으로, 클럭된 인버터(2201, 2203, …, 2211, 2213, 2214, …, 2219)가 활성화된다. 따라서, D플립플롭(2001)의 출력(SR1)이 게이트라인(GL1및 GL2)에서의 전압이 되며, D플립플롭(2002)의 출력(SR2)이 게이트라인(GL3및 GL4)에서의 전압이 되고, D플립플롭(2007)의 출력(SR7)이 게이트라인(GL13및 GL14)에서의 전압이 된다. 그래서, 세로방향으로의 LCD패널(1)의 디스플레이 영역이 통상모드의 것에 2배이다.
그러나, 제6도의 제3 종래기술의 장치에서, 세로방향으로 디스플레이되는 영역의 확대가 임의로 되지만, 이러한 확대는 고정된다. 또한, 클럭된 인버터(2201, 2202, …, 2219)는 제조비용을 증가시킨다. 더욱이, 기록동작은 저장커패시터가 인접 게이트라인상에 형성되는 게이트저장형인 장치를 위하여 정확하게 이루어질 수 없다.
제4 종래기술의 액티브 매트릭스 LCD 장치(일본 특허 공개공보 평성 5-303362호 참조)를 예시하는 제8도에서, 스위치(2302a, 2302b, 2304a, 2304b, ..)가 게이트라인 구동회로(2-C)를 형성하기 위하여, 제6도의 클럭된 인버터(2201, 2202)대신 제공된다.
클럭된 인버터 스위치(2302a, 2302b, 2304a, 2304b, …)는 제1도의 제어기(4)로부터 발생되는 제어신호(CNT)에 의하여 제어된다. 통상모드에서 제어신호(CNT)는 로우("0")이고, 결과적으로 스위치(2302a, 2304a, …)는 턴온되고 반면에 스위치(2302b, 2304b, …)는 턴오프된다. 결과적으로, D플립플롭(2001, 2002, …)의 출력이 게이트라인(GL1, GL2, …)에서의 각각에서의 전압이 된다.
한편, 제9도에 도시된 것처럼, 확대모드에서 클럭신호(CNT)는 하이(="1")이고, 결과적으로 스위치(2302a, 2304a, …)가 턴오프되고, 스위치(2302b, 2304b, …)는 턴온된다. 결과적으로, D 플립플롭(2001)의 출력이 게이트라인(GL1 및 GL2)에서의 전압이 되고, D플립플롭(2002)의 출력이 게이트라인(GL3및 GL4)에서의 전압이 된다. 나머지 D플립플롭의 출력도 동일한 형태로 적용된다. 그래서, 세로방향으로의 LCD 패널(1)의 디스플레이되는 영역이 통상모드에서 보다 확대된다.
그러나, 제8도의 제4종래 기술의 장치에서, 비록 세로방향으로의 디스플레이되는 영역의 확대가 임의적으로 이루어질 수 있을지라도, 이러한 확대는 고정된다. 또한, 스위치(2302a, 2302b, 2304a, 2304b, …)의 존재는 제조비용을 증가시킨다. 더욱이, 최대 확대가 2배이며, 그래서, 2배 보다 더욱 큰 확대를 얻는 것은 불가능하다.
본 발명의 원리가 제10a도와 제10b도를 참조하여 다음에 설명된다.
예로써, LCD 장치가 600 주사라인과 약 20 ㎲ 내지 25㎲ 의 주사시간주기(1H)를 가지며, 텔레비젼 비디오신호는 240주사라인과 약 60㎲의 주사시간주기(1H)를 가진다고 가정하자. 이 경우에, 텔레비젼 비디오신호가 텔레비젼 비디오신호를 확대함이 없이 LCD 장치에 디스플레이될 때, 디스플레이된 화상이 제10a도에 도시된 바와 같다.
한편, 상기 언급된 텔레비젼 비디오신호가 LCD장치의 패널의 전체 영역에 디스플레이될 때, 2.5(≒600/240)배의 확대가 요구된다. 제10b도에 도시된 것처럼, 본 발명에 따라, 기록동작이 수평주사시간(1H)의 매 반시간(H/2)동안 수행된다. 또한, 각각 매 4회의 기록동작중 3회는 게이트라인의 3개의 라인상에서 각각 시행되고 매 4회의 기록동작의 다른 하나는 게이트라인의 2개의 라인상에서 시행된다.
일반적으로, LCD장치에서 디스플레이된 화상의 확대(M)는 다음의 식으로 표시된다.
M = a + c / b (1)
이때, a, b 및 c는 양의 정수이며, c는 b보다 작고, 게이트라인구동회로(2)를 위한 하나 또는 두 개의 클럭신호펄스(VCLK)가 H/a의 시간에 발생한다. 이경우에, 두 개의 클럭신호펄스(VCLK)가 c/(a·b)의 비율로 발생한다.
제11도는 본 발명의 제1실시예에 따라 수직시작펄스신호(VSP)와 클럭신호(VCLK)를 발생하기 위한 신호발생회로의 블럭회로도이다. 제11도의 신호발생회로는 제1도의 제어기에 통합될 수 있다.
제11도의 신호발생회로는 카운터(1101)와 디코더(1102)에 의하여 형성된다. 카운터(1101)는 수직동기신호(VSYN)에 의하여 리세트되고 수평동기신호(HSYNC)의 펄스를 카운트한다. 수평동기신호(HSYNC)의 펄스의 수가 소정값에 도달할 때, 디코더(1102)는 수직시작펄스신호(S1)와 수직시작펄스신호(S1)에 유사한 신호(S1')를 발생한다.
또한, 도트카운터(1103)는 수평동기신호(HSYNC)가 발생한후 클럭신호(CLK)의 펄스를 카운트하기 위하여 제공된다. 도트카운터(1103)의 출력은 디코더(1104)에 공급된다. 즉, 도트카운터(1103)의 출력이 소정 값에 도달할 때, 디코더(1104)는 하이레벨신호(S2)를 발생하여 AND회로(1105)에 전달한다. 그래서, 수직시작펄스신호(S1)가 디코더(1104)의 신호(S2)에 의하여 AND회로(1105)에서 마스크된다.
도트카운터(1103)는 디코더(1106)에 접속된다. H/a의 값은 디코더(1106)에서 프리세트된다. 그래서, 디코더(1106)는 펄스신호(S3및 S4)를 발생하고, 그것의 주기는 H/a이다. 이 경우, 펄스신호(S3)는 펄스신호(S4)보다 약간 위상이 앞선다. 펄스신호들(S3및 S4)사이의 간격은 게이트라인(GL1, GL2, …)의 지연시간보다 더욱 길다.
또한, n 카운터(1106)은 디코더(1102)의 출력신호(S1')에 의하여 리세트되고 디코더(1106)의 펄스신호(S4)의 펄스를 카운트한다. 이때, n (=a·b)값은 n 카운터(1107)에서 프리세트된다. 따라서, n 카운터(1107)는 디지털 값 N (= 0, 1, …, n-1)을 발생하여 디코더(1108)로 전달한다.
값 (n1, n2, …, nc) 는 디코더(1108)의 레지스터들에서 프리세트된다. 이 경우에, 다음과 같은 관계를 가진다.
0 ≤ n1〈 n2〈 … 〈 nc≤ n-1
따라서, 카운터(1107)의 값(N)이 n1, n2, …, 또는 nc에 도달할 때, 디코더(1108)는 펄스신호(S5)를 발생하여 AND회로(1109)에 전달한다. 결과적으로, 디코더의 펄스신호(S3)는 추가펄스신호(S6)를 발생하기위하여, 펄스신호(S5)에 의하여 AND회로(1109)에서 의하여 마스크된다.
더욱이, OR회로(1110)는 클럭신호(VCLK)를 발생하기 위하여 추가펄스신호(S6)와 펄스신호(S4)를 결합한다.
그래서, 클럭신호(VCLK)는 매 시간주기(H/a)·n 마다 (n+c) 펄스를 포함한다. 즉, ( n + c ) / [ (H/a) · n ] = ( a·b + c ) / ( H·b ) ( n = a·b ) = ( a + c / b ) / H = M / H
그래서, M의 확대율을 가지는 디스플레이된 화상이 LCD패널(1)상에 디스플레이될 수 있다.
제1도와 제2도의 LCD 장치에 통합되는 제11도의 신호발생회로의 동작이 제12a도 및 제12b도를 참조하여 설명된다.
제12a도에서, 확대율 M이 1이고 이 경우에, a = b = 1이고 c = 0(수식(1)을 참조) 이다. 그래서, 디코더(1106)은 H의 주기를 가지는 펄스신호(S4)를 발생한다. 한편, n = 1일때는 어떠한 값도 디코더(1108)의 레지스터에서 프리세트되지 않기 때문에 디코더(1108)의 출력(S6)이 발생되지 않는다. 그래서, 추가펄스신호(S6)가 발생되지 않으며, 클럭신호(VCLK)는 펄스신호(S4)와 동일하다. 즉, 클럭신호(VCLK)의 펄스들이 수평동기신호(HSYNC)의 매 시간주기(h)에서 발생하여, 비디오데이터 ①, ②, ③, …이 순차적으로 게이트라인(GL1, GL2, GL3, …)에서 픽셀로 기록된다.
제12b도에서, 확대율(M)이 2.5 이고 이경우에 a = b = 2 이고 c = 1(수식 (1)참조)이다. 그래서, 디코더(1106)은 H/2의 주기를 가지는 펄스신호(S4)를 발생한다. 한편, n = 4이기 때문에 카운터(1107)은 4카운터이므로, 그래서 카운터(1107)은 0, 1, 2, 3, 0, 1, 2, 3, …을 발생한다. 또한, 값 "1"은 디코더(1108)의 레지스터중 하나에서 프리세트되어, 디코더(1108)의 출력(S5)은 값(N) 이 "1"에 도달하는 매시간 발생된다. 그래서, 추가펄스신호(S6)가 발생되어, 클럭신호(VCLK)가 추가펄스신호(S6)을 가산한 펄스신호(S4)이다. 즉, 클럭신호(VCLK)의 펄스들은 수평동기신호(HSYNC)의 매 반시간주기 H/2에서 발생한다. 이 경우에, 두 개의 펄스가 N 이 1이 되는 시간에 발생하여, 비디오데이터 ①이 게이트라인(GL1및 GL2)에서 픽셀로 기록되며, 비디오데이터 ②가 게이트라인(GL3, GL4및 GL5)에서 픽셀에 기록되고, 비디오 데이터 ③는 게이트라인(GL6및 GL7)에서 픽셀에 기록되고 비디오 데이터 ④는 게이트라인(GL8, GL9및 GL10)에서 픽셀로 기록된다.
그래서, 제12도에서, 2행의 비디오 데이터가 5개의 게이트라인에서 픽셀로 기록된다.
본 발명의 제2실시예를 예시하는 제13도에서, 제어기(4)도 극성신호(POL)를 발생하여 소오스라인구동회로(3)에 전달한다.
제14도에 예시된 것처럼, 극성신호(POL)는 토글플립플롭(1401 및 1402)와 배타적 OR 회로(1403)에 의하여 발생된다. 즉, 토글플립플롭(1401)은 클럭신호로서 수직동기신호(VSYNC)를 수신한다. 또한, 토글플립플롭(1402)은 수직동기신호(VYSNC)에 의하여 리세트되며 클럭신호로서 디코더(1106)의 펄스신호(S4)를 수신한다. 더욱이, 토글플립플롭(1401 및 1402)의 출력은 배타적 OR회로(1403)에 공급된다. 결과적으로, 극성신호(POL)는 제15a도 및 제15b도에 도시된 것처럼 비디오데이터의 반주기에서 인버트된다.
제12a도 및 제12b도에 대응하는 제15a도 및 제15b도에서, 픽셀에 대한 기록동작 시간주기는 전체 패널에 대하여 동일하다. 예를 들어, 제12b도에서, 게이트라인(GL1)에서의 픽셀로 비디오데이터 ①의 기록 동작시간은 H이며, 게이트라인(GL2)에서 픽셀로 기록된 비디오데이터 ①의 기록동작시간은 2H이다. 이와는 반대로, 비디오데이터 ①의 극성이 +①에서 -①로 변하기때문에, 제15b도에서, 게이트라인(GL1)에서 픽셀로의 비디오데이터 ①의 기록동작시간은 H이고, 게이트라인(GL2)에서 픽셀로 기록된 비디오데이터 ①의 기록동작시간도 H이다.
본 발명은 디스플레이되는 화상의 확대율을 1 보다 큰 것으로 적용할 수 있다.
위에서 설명된 것처럼, 본 발명에 따라 M = a + c/b 에 의하여 표시되는 디스플레이된 화상의 임의의 확대가 얻어질 수 있다.

Claims (8)

  1. 복수의 게이트라인(GL1, GL2, …); 복수의 소오스라인(SL1, SL2, …); 상기 게이트라인들과 상기 소오스라인들중의 하나에 각각 접속되는 복수의 액정셀(P11, P12, …); 상기 게이트라인을 구동하기 위하여 상기 게이트라인에 접속되며, 제1펄스 및 제2펄스를 포함하는 클럭신호(VCLK)에 반응하여 수직시작펄스신호(VSP)를 시프트하기 위한 시프트 레지스터에 의하여 형성되는 게이트라인구동회로(2); H가 수평동기신호(HSYNC)의 시간주기이며 "a"가 양의 정수인, H/a의 간격에서 상기 제1펄스를 발생하기 위한 수단; 및 "b" 와 "c" 가 양의 정수이고 "c" 가 "b" 보다 작은, 상기 제1펄스들중의 "a·b" 연속적인 펄스의 "c" 펄스와 관련된 상기 제2펄스를 발생하기 위한 수단을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  2. 제1항에 있어서, 상기 제1펄스들과 상기 펄스들사이의 간격은 상기 게이트라인의 지연시간보다 큰 것을 특징으로 하는 액정 디스플레이 장치.
  3. 제1항에 있어서, 상기 클럭신호의 상기 제1펄스에 반응하여 상기 소오스라인의 출력의 극성을 인버트하기 위한 수단을 더 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  4. 복수의 게이트라인(GL 1 , GL2, …); 복수의 소오스라인(SL1, SL2, …); 상기 게이트라인들과 상기 소오스라인들중의 하나에 각각 접속되는 복수의 액정셀(P11, P12, …); 상기 게이트라인을 구동하기 위하여 상기 게이트라인에 접속되며, 제1펄스 및 제2펄스를 포함하는 클럭신호(VCLK)에 반응하여 수직시작펄스신호(VSP)를 시프트하기 위한 시프트 레지스터에 의하여 형성되는 게이트라인구동회로(2); 수평동기신호(HSYNC)에 의하여 클리어되는 제1카운트신호를 발생하기 위한 제1카운터(1103); 상기 제1카운터에 접속되며, H/a의 간격에서 상기 제1 및 제2펄스를 발생하기 위하여 상기 제1카운트신호를 카운트하기 위한 제1디코더(1106); 상기 제1디코더에 접속되며, 상기 제1펄스를 카운트하기 위한 n 카운터(1107); 상기 n 카운터에 접속되며, 상기 n 카운터가 적어도 하나의 프리세트값에 도달할 때 마스크신호(S5)를 발생하기 위한 제2디코더(1108); 상기 제1 및 제2디코더에 접속되며, 상기 마스크신호로 상기 제2펄스를 마스크하기 위한 제1게이트회로(1109); 및 상기 제1디코더와 상기 제1게이트회로에 접속되며, 상기 클럭신호를 형성하기 위하여 상기 제1펄스와 상기 마스크된 제2펄스를 결합하기 위한 제2게이트회로(1110)를 포함하며 H는 상기 수평동기신호의 시간주기이며 "A"는 양의 정수이고, 싱기 제1 및 제2 펄스는 서로 다른 위상인 것을 특징으로 하는 액정 디스플레이 장치.
  5. 제4항에 있어서, "n"은 "a·b" 이며, "b"는 양의 정수인 것을 특징으로 하는 액정 디스플레이 장치.
  6. 제4항에 있어서, 상기 프리세트값은 n1, n2, …, nc이며, "c"는 "b"보다 작고 , 0 ≤ n1〈 n2〈 … nc≤ n-1인 것을 특징으로 하는 액정 디스플레이 장치.
  7. 제4항에 있어서, 상기 제1펄스와 상기 펄스들사이의 간격이 상기 게이트라인의 지연시간보다 큰 것을 특징으로 하는 액정 디스플레이 장치.
  8. 제4항에 있어서, 상기 클럭신호의 상기 제1펄스들에 반응하여 상기 소오스라인의 출력의 극성을 인버트하기 위한 수단을 더 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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