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KR102137638B1 - 디스플레이 패널의 보다 세분화된 밝기 제어가 가능한 디스플레이 장치 - Google Patents

디스플레이 패널의 보다 세분화된 밝기 제어가 가능한 디스플레이 장치 Download PDF

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KR102137638B1
KR102137638B1 KR1020200005399A KR20200005399A KR102137638B1 KR 102137638 B1 KR102137638 B1 KR 102137638B1 KR 1020200005399 A KR1020200005399 A KR 1020200005399A KR 20200005399 A KR20200005399 A KR 20200005399A KR 102137638 B1 KR102137638 B1 KR 102137638B1
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KR
South Korea
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signal
input terminal
pulse
output
clock
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Active
Application number
KR1020200005399A
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English (en)
Inventor
이재훈
장진웅
Original Assignee
주식회사 사피엔반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020200081458A priority patent/KR20210092120A/ko
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Priority to US17/148,840 priority patent/US11475814B2/en
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Abstract

본 명세서는 종래 기술에 비해 보다 세분화된 디스플레이 패널의 밝기를 제어할 수 있는 디스플레이 장치를 개시한다. 본 명세서에 따른 디스플레이 장치는, 복수의 픽셀이 m X n으로 배열된 디스플레이 패널; 및 상기 디스플레이 패널의 밝기 조절을 위해 조절된 폭을 가진 펄스 신호를 m개의 픽셀수평라인에 순차적으로 출력하는 k개의 시프트 레지스터부;를 포함하는 디스플레이 장치로서, 상기 각 시프트 레지스터부는, m개의 메인 플립플롭; 및 상기 m개의 메인 플립플롭 사이에 연결된 m-1개의 서브 플립플롭;을 포함할 수 있다.

Description

디스플레이 패널의 보다 세분화된 밝기 제어가 가능한 디스플레이 장치{BRIGHTNESS CONTROLABLE DISPLAY APPARATUS}
본 발명은 디스플레이 패널의 밝기 제어 방법에 관한 것이며, 보다 상세하게는 종래 기술에 비해 보다 세분화된 디스플레이 패널의 밝기를 제어할 수 있는 방법 및 장치에 관한 것이다.
액티브 매트릭스 액정 디스플레이(active matrix liquid crystal display)는 다른 모든 픽셀들의 정보가 갱신되는 동안 빛을 발광하는 상태를 유지한다. 픽셀 내부에 메모리를 포함하는 디지털 방식의 경우, 1 프레임 동안 픽셀이 출력할 빛과 관련된 데이터를 저장하고, PWM(Pulse Width Modulation) 방식에 의해 밝기가 제어된다. 일반적으로 하나의 픽셀 내에는 3개 또는 4개의 발광소자(예: LED)가 포함되면, 각각의 발광소자를 서브 픽셀이라 부른다.
도 1은 종래 기술에 따른 서브 픽셀의 구동 회로도이다.
도 1을 참조하면, 서브 픽셀의 구동 회로도 및 신호 타이밍을 확인할 수 있다. 디지털 PWM 구동 방식의 픽셀의 경우, 일정 시간(pixel programing) 동안 픽셀메모리에 이미지 데이터가 저장된다. 그리고 상기 픽셀메모리에 저장된 이미지 데이터에 따라 1 프레임 내 발광 시간(On duty) 동안 서브 픽셀이 발광하게 되다. 이때, 서브 픽셀의 밝기는 PWM 방식에 의해 제어된다. PWM 제어를 위한 그레이 클럭(gray clock) 신호는, 도 1에 도시된 예시와 같이, 서브 픽셀의 구동 회로에 입력된다. 그레이 클럭 신호의 개수(MSB, MSB-1, MSB-2, ......, LSB) 는 이미지 데이터의 비트 수에 따라 정해진다.
도 2는 종래 기술에 따라 그레이 클럭 신호의 순차적 출력을 위한 시프트 레지스터의 예시도이다.
도 2를 참조하면, 다수의 시프트 레지스터(shift register)가 도시된 것을 확인할 수 있다. 상기 시프트 레지스터의 개수는 PWM 제어를 위한 그레이 클럭(gray clock) 신호의 개수에 비례한다. 하나의 시프트 레지스터는 다수의 플립플롭(flip-flop)을 포함할 수 있는데, 플립플롭의 개수는 디스플레이 내 픽셀들이 배열된 행(row)의 개수에 비례한다. 도 2의 예시는 533개의 행으로 구성된 디스플레이의 경우이다.
도 3은 종래 기술에 따라 시프트 레지스터에 입력되는 신호의 타이밍도이다.
도 3을 참조하면, 5개의 신호가 도시된 것을 확인할 수 있다. 'Hsync' 신호는 디스플레이 내 1 행마다 신호가 이동하는 타이밍을 나타낸다. 'ST' 신호는 PWM 제어와 관련하여 LED가 발광하는 시간에 대한 펄스 신호이다. 도 3에 도시된 예시는 Hsync에 포함된 펄스 주기(1H)의 4배에 해당하는 길이를 가진 ST 신호가 예시로 도시되어 있다. 'CLK' 신호는 시프트 레지스터 내 다수의 플립플롭(flip-flop)에 입력되는 신호이다. 'CLK' 신호는 'Hsync' 신호 내 펄스 주기와 동일한 주기를 가진 펄스를 가진다. 따라서, 상기 'CLK' 신호에 의해 가장 첫 플립플롭에 입력된 'ST' 신호가 'Hsync' 신호의 펄스 주기에 동기화되어 다음 플립플롭에서 출력될 수 있다(4번째와 5번째 신호 참조).
한편, ST 신호의 길이가 Hsync에 포함된 펄스 주기(1H)보다 큰 경우, 도 2의 'Duty Ratio pulse'에는 연속적인 'High' 신호가 입력된다. 반면, ST 신호의 길이가 Hsync에 포함된 펄스 주기(1H)보다 작은 경우, 도 2의 'Duty Ratio pulse'에는 밝기 비율에 따라 'High' 폭을 가진 신호가 입력된다. 밝기 비율은 Hsync에 포함된 펄스의 폭(1H)을 100% 기준으로 설정된다.
도 4는 종래 PWM 제어 방법에 의해 표현할 수 있는 밝기의 예시이다.
도 4에 도시된 예시는 533개의 행으로 구성된 디스플레이의 경우이며, 픽셀메모리에 저장되는 이미지 데이터가 10bits인 경우이다. 도 4에서 확인할 수 있듯이, 96%를 기준으로 0.5배인 48%, 0.25배인 24%, 0.125배인 12%, 0.0625배인 6%로만 밝기 제어가 가능하다. 이 것은, 'Duty Ratio pulse'로 입력되는 펄스 폭의 제어가 2의 배수로만 제어가 가능하기 때문이다. 보다 구체적으로, ST 신호의 펄스 폭이 Hsync에 포함된 펄스 폭(1H)의 정수배인 경우, 소수점 이하의 비율을 가질 수 없다. 따라서, Hsync에 포함된 펄스 폭(1H)과 동일한 길이(1H)를 가진 비트의 신호보다 큰 비트의 ST 신호는 2의 배수값(1H x 2^n) 길이를 가진 신호만 선택이 가능하다. 따라서, 최적의 이미지와 소비 전력을 설정하는데 한계가 발생할 수 밖에 없다.
대한민국 공개특허공보 제10-2017-0111788호
본 명세서는 종래 기술에 비해 보다 세분화된 디스플레이 패널의 밝기를 제어할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 명세서는 상기 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 명세서에 따른 디스플레이 장치는, 복수의 픽셀이 m X n으로 배열된 디스플레이 패널; 및 상기 디스플레이 패널의 밝기 조절을 위해 조절된 폭을 가진 펄스 신호를 m개의 픽셀수평라인에 순차적으로 출력하는 k개의 시프트 레지스터부;를 포함하는 디스플레이 장치로서, 상기 각 시프트 레지스터부는, m개의 메인 플립플롭; 및 상기 m개의 메인 플립플롭 사이에 연결된 m-1개의 서브 플립플롭;을 포함할 수 있다.
본 명세서에 따른 상기 각 시프트 레지스터부는, 디스플레이 패널의 밝기 조절에 따라 조절된 폭을 가진 펄스 신호가 입력되는 펄스 신호 입력단; 상기 m개의 메인 플립플롭 및 상기 m-1개의 서브 플립플롭의 클럭 단자에 입력되는 클럭 신호가 입력되는 클럭 입력단; 상기 펄스 신호 입력단에 입력되는 신호의 펄스 폭에 따라 조절된 듀티 비율을 가진 펄스 신호가 입력되는 듀티 비율 신호 입력단; 및 각 메인 플립플롭의 출력단과 상기 듀티 비율 신호 입력단과 연결된 2개의 입력단자와 상기 픽셀수평라인과 연결된 출력단자를 가진 m개의 AND 게이트;를 포함할 수 있다. 본 명세서에 따른 디스플레이 장치는, 상기 펄스 신호 입력단, 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 각각 신호를 출력하도록 제어하는 제어부;를 더 포함할 수 있다.
본 명세서에 따른 상기 제어부는, 디스플레이 패널의 밝기 조절에 따라
Figure 112020004675783-pat00001
(a: 0 이상의 정수, c: 0 이상의 정수, b: 0 이상과 2c-1 이하의 정수, 1H: m개의 픽셀수평라인에 순차적 출력의 제어를 위해 수평싱크신호의 주기)의 폭을 가진 펄스 신호가 상기 펄스 신호 입력단에 출력되도록 제어할 수 있다. 이 경우, 상기 제어부는, 상기 수평싱크신호보다
Figure 112020004675783-pat00002
만큼 지연된 신호를 상기 펄스 신호 입력단에 출력하도록 제어할 수 있다.
본 명세서에 따른 상기 제어부는, 1H 주기를 가진 제1 클럭 펄스와 상기 제1 클럭 펄스로부터
Figure 112020004675783-pat00003
간격만큼 떨어진 제2 클럭 펄스를 상기 클럭 입력단에 반복 출력하도록 제어할 수 있다. 이 경우, 상기 제어부는, 상기 수평싱크신호보다
Figure 112020004675783-pat00004
만큼 지연된 신호를 상기 클럭 입력단에 출력하도록 제어할 수 있다.
본 명세서에 따른 디스플레이 장치는, 상기 제어부의 제어 신호에 의해 상기 m개의 메인 플립플롭을 직접 연결시키는 우회 회로부;를 더 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제어부는, 상기 'b'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭을 직접 연결시키는 제어 신호를 출력할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제어부는, 상기 'a'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭을 직접 연결시키는 제어 신호를 출력할 수 있다.
상기 'a'가 0일 때, 상기 제어부는, 1H 폭을 가진 펄스 신호가 상기 펄스 신호 입력단에 출력되도록 제어할 수 있다. 이 경우, 상기 제어부는, 상기 수평싱크신호보다
Figure 112020004675783-pat00005
만큼 지연된 신호를 상기 펄스 신호 입력단에 출력하도록 제어할 수 있다.
상기 'a'가 0일 때, 상기 제어부는, 1H 주기를 가지며,
Figure 112020004675783-pat00006
의 길이를 가진 클럭 펄스를 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 반복 출력하도록 제어할 수 있다. 이 경우, 상기 제어부는, 상기 수평싱크신호보다
Figure 112020004675783-pat00007
만큼 지연된 신호를 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 출력하도록 제어할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 일 측면에 따르면, 종래 기술에 비해 보다 세분화된 디스플레이 패널의 밝기를 제어할 수 있다.
본 명세서의 다른 측면에 따르면, 디스플레이 품질 또는 소비 전력에 따라 최적의 밝기 조절이 가능하다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 기술에 따른 서브 픽셀의 구동 회로도이다.
도 2는 종래 기술에 따라 그레이 클럭 신호의 순차적 출력을 위한 시프트 레지스터의 예시도이다.
도 3은 종래 기술에 따라 시프트 레지스터에 입력되는 신호의 타이밍도이다.
도 4는 종래 PWM 제어 방법에 의해 표현할 수 있는 밝기의 예시이다.
도 5는 본 명세서에 따른 디스플레이 장치의 구성을 개략적으로 도시한 블럭도이다.
도 7은 디스플레이 장치 내 제어의 기준이 되는 신호에 대한 참고도이다.
도 8은 펄스 신호의 길이가 1H 이상인 신호의 예시적 파형도이다.
도 9는 본 명세서에 따른 우회 회로부에 의해 m개의 메인 플립플롭 직접 연결된 상태를 개략적으로 도시한 회로도이다.
도 10은 펄스 신호의 길이가 1H 미만인 신호의 예시적 파형도이다.
도 11은 본 명세서에 따른 디스플레이 장치가 제어할 수 있는 밝기의 예시도이다.
본 명세서에 개시된 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서가 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하고, 본 명세서가 속하는 기술 분야의 통상의 기술자(이하 '당업자')에게 본 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 권리 범위는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 명세서의 권리 범위를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 명세서가 속하는 기술분야의 통상의 기술자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 5는 본 명세서에 따른 디스플레이 장치의 구성을 개략적으로 도시한 블럭도이다.
도 5를 참조하면, 본 명세서에 따른 디스플레이 장치(100)는 디스플레이 패널(110) 및 k개의 시프트 레지스터부(120_1, 120_2, ......, 120_m)를 포함할 수 있다.
상기 디스플레이 패널(110)은 본 명세서에 따른 복수의 픽셀(pixel, PX)을 포함할 수 있다. 상기 복수의 픽셀(PX)들은 m X n(m, n은 자연수)개가 매트릭스(matrix) 형태로 배열될 수 있다. 다만, 상기 복수의 픽셀들이 배열되는 패턴은 지그재그 형 등 실시예에 따라 다양한 패턴으로 배열될 수 있다. 본 명세서는 상기 'm'이 533인 예시를 중심으로 설명하도록 하겠다. 그러나 본 명세성에 따른 디스플레이 장치(100)가 상기 예시에 제한되는 것은 아니다.
디스플레이 패널(110)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이 또는 플렉서블 디스플레이로 구현될 수 있다. 본 명세서에서는 일 예로 LED 디스플레이 패널을 설명하겠다.
각각의 픽셀(PX)은 복수의 발광소자들을 포함할 수 있다. 발광소자는 발광다이오드(LED)일 수 있다. 발광다이오드는 80um이하의 크기를 가진 마이크로 엘이디(Micro LED)일 수 있다. 하나의 픽셀(PX)은 서로 다른 색을 가진 복수의 발광소자를 통해 다양한 색을 출력할 수 있다. 일 예로, 하나의 픽셀(PX)은 적색, 녹색, 청색으로 구성된 발광소자를 포함할 수 있다. 다른 예로, 백색 발광소자가 더 포함될 수 있으면, 백색 발광소자가 적색, 녹색, 청색 발광소자 중 어느 하나의 발광소자를 대체할 수도 있다. 하나의 픽셀(PX)에 포함된 각 발광소자를 '서브픽셀(sub pixel)'이라고 부른다.
각 서브픽셀은 한 개의 영상 프레임 동안 출력할 색의 밝기 즉, 계조(gradation)와 관련된 데이터를 저장할 수 있다. 상기 계조와 관련된 데이터의 크기는 다양할 수 있으며, 본 명세서에서는 10bits를 예시로 설명하도록 하겠다. 그러나 본 명세서에 따른 디스플레이 장치(100)가 상기 예시에 제한되는 것은 아니다.
상기 시프트 레지스터부(120)는 상기 디스플레이 패널(110)의 밝기 조절을 위해 조절된 폭을 가진 펄스 신호를 m개의 픽셀수평라인에 순차적으로 출력할 수 있다. 계조와 관련된 데이터의 크기가 10bits인 경우, 상기 'k'는 10이 될 수 있다. 따라서, 본 명세서에서는 10개의 시프트 레지스터부(120)가 포함될 수 있다.
상기 픽셀수평라인은 각 시프트 레지스터부(120)에서 출력된 신호가 상기 픽셀에게 입력되도록 연결된 전기적 연결을 의미한다. 상기 픽셀수평라인은 동일한 행에 연결된 모든 픽셀에 병렬적으로 연결될 수 있다. 또한, 상기 'm'이 533인 경우, 상기 각 시프트 레지스터부(120)는 533개의 픽셀수평라인을 포함할 수 있다.
도 4는 본 명세서에 따른 시프트 레지스터의 구성을 개략적으로 도시한 회로도이다.
도 4를 참조하면, 각 시프트 레지스터부(120)는 m개의 메인 플립플롭(121_1, 121_2, ......, 121_m) 및 상기 m개의 메인 플립플롭(121_1, 121_2, ......, 121_m) 사이에 연결된 m-1개의 서브 플립플롭(122_1, 122_2, ......, 122_m-1)을 포함할 수 있다. 상기 m개의 메인 플립플롭과 m-1개의 서브 플립플롭은 직렬로 연결될 수 있다. 따라서, 메인 플립플롭에서 출력된 신호는 다음에 위치한 서브 플립플롭에 입력되고, 서브 플립플롭에서 출력된 신호는 다음에 위치한 메인 플립플롭에 입력될 수 있다. 상기 m개의 메인 플립플롭과 m-1개의 서브 플립플롭의 직렬 연결을 통해서, 신호가 순차적으로 다음 플립플롭에게 전달될 수 있다.
한편, 본 명세서에서는 가장 아래에 도시된 메인 플립플롭(121_1)을 '제1 메인 플립플롭'으로 명명하겠다. 따라서, 상기 제1 메인 플립플롭이 가장 처음 신호를 입력 받게 된다. 다만, 본 명세서의 도면에 도시된 예시와 달리, 가장 위에 도시된 메인 플립플롭에 가장 처음 신호가 입력될 수도 있다. 즉, 신호의 입력 방향은 설계자에 따라 선택될 수 있으며, 본 명세서에 도시된 예시에 의해 본 명세서에 따른 디스플레이 장치(100)가 제한되는 것은 아니다.
또한, 상기 각 시프트 레지스터부(120)는 펄스 신호 입력단(ST), 클럭 입력단(CLK), 듀티 비율 신호 입력단(Duty Ratio Pulse) 및 m개의 AND 게이트(123_1, 123_2, ......, 123_m)를 포함할 수 있다.
상기 펄스 신호 입력단(ST)은 디스플레이 패널의 밝기 조절에 따라 조절된 폭을 가진 펄스 신호가 입력될 수 있다. 각 시프트 레지스터부(120)의 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 길이는 서로 다를 수 있다. 보다 구체적으로, 서로 인접하는 시프트 레지스터부(120)의 펄스 신호 입력단(ST)에 각각 입력되는 펄스 신호의 길이는 서로 2배 차이를 가질 수 있다. 상기 픽셀에 입력되는 계조 데이터 중 가장 상위 비트(MSB)에 대응하는 시프트 레지스터를 제1 시프트 레지스터(120_1), 다음 상위 비트에 대응하는 시프트 레지스터를 제2 시프트 레지스터(120_2)라고 하겠다. 이때, 제1 시프트 레지스터(120_1)의 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 길이는 제2 시프트 레지스터(120_2)의 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 2배이다. 따라서, 예를 들어, 상기 픽셀에 입력되는 계조 데이터의 크기가 10bits인 경우, 제1 시프트 레지스터(120_1) 의 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 길이는 가장 하위 비트(LSB)에 대응하는 제10 시프트 레지스터(120_10)의 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 길이보다 512배이다. 한편, 상기 펄스 신호 입력단(ST)에 입력되는 펄스 신호의 특성은 이후에 보다 자세히 설명하겠다.
상기 클럭 신호 입력단(CLK)은 상기 m개의 메인 플립플롭(121_1, 121_2, ......, 121_m) 및 상기 m-1개의 서브 플립플롭(122_1, 122_2, ......, 122_m-1)의 클럭 단자에 입력되는 클럭 신호가 입력될 수 있다. 상기 클럭 입력단(CLK)에 입력되는 클럭 신호의 특성은 이후에 보다 자세히 설명하겠다.
상기 듀티 비율 신호 입력단(Duty Ratio Pulse)은 상기 펄스 신호 입력단(ST)에 입력되는 신호의 펄스 폭에 따라 조절된 듀티 비율을 가진 펄스 신호가 입력될 수 있다. 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 입력되는 펄스 신호의 특성은 이후에 보다 자세히 설명하겠다.
각 AND 게이트(123)는 각 메인 플립플롭(121)의 출력단과 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)과 연결된 2개의 입력단자와 상기 픽셀수평라인과 연결된 출력단자를 가질 수 있다. 따라서, 메인 플립플롭(121)에서 출력된 신호의 로직 하이(logic high) 구간과 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 입력된 신호의 로직 하이 구간이 중첩되는 기간 동안 상기 상기 픽셀수평라인에 로직 하이 신호를 출력할 수 있다.
한편, 본 명세서에 따른 디스플레이 장치(100)는 상기 펄스 신호 입력단(ST), 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 각각 신호를 출력하도록 제어하는 제어부(130)를 더 포함할 수 있다. 상기 신호는 상기 제어부(130)가 직접 출력할 수 있으며, 신호를 출력하는 별도의 구성 요소가 알맞은 신호를 출력하도록 제어할 수도 있다.
이하에서는 디스플레이 패널(110)의 밝기 조절을 위해 상기 펄스 신호 입력단(ST), 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 각각 신호에 대해서 보다 자세히 설명하도록 하겠다. 이를 위해, m개의 픽셀수평라인에 순차적으로 신호를 출력하는 주기에 대해서 먼저 설명하겠다.
도 7은 디스플레이 장치 내 제어의 기준이 되는 신호에 대한 참고도이다.
디스플레이 패널(110)은 한 개의 프레임(frame) 동안 모든 픽셀의 계조 데이터를 순차적으로 입력하고, 각 픽셀이 발광된다. 이때, 디스플레이 패널(110) 내 횡 방향으로 동일한 픽셀들에게 계조 데이터를 순차적으로 입력한다. 도 7을 참조하면, 프레임과 프레임 사이의 싱크를 맞추기 위한 'Vsync' 신호와, 횡과 횡 사이의 계조 데이터를 순차적으로 입력하기 위한 'Hsync' 신호(이하 '수평싱크신호')를 확인할 수 있다. 상기 수평싱크신호의 간격이 디스플레이 패널(110) 내 m개의 픽셀수평라인에 순차적으로 신호를 출력하는 주기에 해당한다. 본 명세서에서는 상기 수평싱크신호의 간격을 '1H'로 표기하겠다.
한편, 본 명세서에 따른 디스플레이 장치(100)는 종래 PWM 방식으로 밝기를 제어하는 디스플레이 장치에 비해 보다 세분화된 밝기 제어가 가능하다. 앞서 설명하였듯이, 종래 PWM 방식으로 밝기를 제어하는 디스플레이 장치는 펄스 폭이 수평싱크신호(1H)의 정수배인 경우, 소수점 이하의 비율을 가질 수 없다. 예를 들어, 종래 기술은 펄스 폭이 2H, 4H, 8H와 같이 정수배인 신호는 밝기 제어에 사용될 수 있지만, 2.5H, 4.5H, 8.5H와 같이 소수점 이하의 비율을 가진 신호는 사용될 없었다. 그러나 본 명세서에 따른 디스플레이 장치(100)는 2.5H, 4.5H, 8.5H와 같이 소수점 이하의 비율을 가진 신호는 사용할 수 있다는 점이 특징이다. 이때, 상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 이상인 신호와 1H 미만인 신호가 구별될 수 있는바, 먼저 상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 이상인 신호의 경우를 설명하겠다.
도 8은 펄스 신호의 길이가 1H 이상인 신호의 예시적 파형도이다.
도 8을 참조하면, 상기 펄스 신호 입력단(ST), 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 각각 입력되는 신호의 파형을 확인할 수 있다.
먼저, 상기 펄스 신호 입력단(ST)에 입력되는 신호를 살펴보면, 2.75H 주기를 가진 신호가 입력된 것을 확인할 수 있다. 이렇게 신호의 길이가 1H 이상인 신호가 소수점 이하 값을 가질 수 있는 것이 종래 기술과 다른 점이다. 즉, 상기 제어부(130)는 디스플레이 패널(110)의 밝기 조절에 따라
Figure 112020004675783-pat00008
의 폭을 가진 펄스 신호가 상기 펄스 신호 입력단(ST)에 출력되도록 제어할 수 있다. 상기 'a'는 0 이상의 정수, 상기 'c'는 0 이상의 정수, 상기 'b'는 0 이상과 2c-1 이하의 정수이다. 도 8에 도시된 예시에서, a는 2이고, b는 6이고, c는 3이다.
다음, 상기 클럭 입력단(CLK)에 입력되는 신호를 살펴보면, 2개의 펄스가 주기적으로 반복되는 것을 알 수 있다. 상기 제어부(130)는 1H 주기를 가진 제1 클럭 펄스와 상기 제1 클럭 펄스로부터
Figure 112020004675783-pat00009
간격만큼 떨어진 제2 클럭 펄스를 상기 클럭 입력단(CLK)에 반복 출력하도록 제어할 수 있다. 상기 제1 클럭 펄스에 의해 메인 플립플롭(121)은 다음 서브 플립플롭(122)에게 상기 펄스 신호 입력단(ST)에 입력된 신호를 전달할 수 있고, 상기 제2 클럭 펄스에 의해 상기 서브 플립플롭(122)은 다음 메인 플립플롭(121)에게 상기 펄스 신호 입력단(ST)에 입력된 신호를 전달할 수 있다. 따라서, 이전 메인 플립플롭과 다음 메인 플립플롭 사이에서 정확하게 1H를 주기로 상기 펄스 신호 입력단(ST)에 입력된 신호가 전달될 수 있다.
상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 이상인 신호의 경우, 상기 제어부(130)는 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 1H 길이를 가진 신호를 1H 주기로 반복적으로 출력하도록 제어할 수 있다. 즉, 상기 제어부(130)는 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 연속적인 로직 하이 신호를 출력하도록 제어할 수 있다.
이를 통해, 디스플레이 패널(110)의 밝기 조절에 따라 상기 펄스 신호 입력단(ST)에 입력된 신호는 상기 메인 플립플롭(121) 및 상기 AND 게이트(123)를 거쳐서 픽셀수평라인에 출력될 수 있다.
한편, 하나의 픽셀수평라인에 k개의 시프트 레지스터(120_1, 120_2, ......, 120_k)가 순차적으로 신호를 출력할 수 있다. 종래 기술은 상기 펄스 신호 입력단(ST)에 입력된 신호의 종료 지점이 상기 수평싱크신호와 일치하기 때문에, 상위 비트에 대응하는 시프트 레지스터에서 신호가 종료되는 시점과 다음 비트에 대응하는 시프트 레지스터에서 신호가 시작되는 시점의 구분이 가능했다. 본 명세서에 따른 디스플레이 장치(100)에서는 상기 펄스 신호 입력단(ST)에 입력된 신호의 종료 지점이 상기 수평싱크신호와 일치하지 않을 수 있다. 따라서, 상위 비트에 대응하는 시프트 레지스터에서 신호가 종료되는 시점을 구분하기 위한 방법이 필요하다.
이를 위해, 상기 제어부(130)는 상기 수평싱크신호보다
Figure 112020004675783-pat00010
만큼 지연된 신호를 상기 클럭 입력단(CLK)에 출력하도록 제어할 수 있다. 또한, 상기 제어부(130)는 상기 수평싱크신호보다
Figure 112020004675783-pat00011
만큼 지연된 신호를 상기 펄스 신호 입력단(ST)에 출력하도록 제어할 수 있다.
한편, 상기 'b'는 0 이상과 2c-1 이하의 정수로서, 다양하게 설정될 수 있다. 도 8에 도시된 예시와 달리, 상기 b가 0인 경우 상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이는 1H의 정수배이다. 그리고 상기 제2 클럭 펄스는 제1 클럭 펄스와 중첩된다. 이 경우, 종래 기술과 동일하기 때문에, 메인 플립플롭(121)에서 출력된 신호가 서브 플립플롭(122)을 거칠 필요없이, 다음 메인 플립플롭(121)에 출력되면 된다.
이를 위해, 본 명세서에 따른 디스플레이 장치(100)는 상기 제어부(130)의 제어 신호에 의해 상기 m개의 메인 플립플롭(121_1. 121_2, ......, 121_m)을 직접 연결시키는 우회 회로부(도면 미도시)를 더 포함할 수 있다. 상기 제어부(130)는 상기 'b'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭(121_1, 121_2, ......, 121_m)을 직접 연결시키는 제어 신호를 출력할 수 있다. 상기 우회 회로부가 작동되면, 제1 메인 플립플롭(121_1)에서 출력된 신호는 제2 메인 플립플롭(121_2)에 직접 출력되면, 제2 메인 플립플롭(121_2)에서 출력된 신호는 제3 메인 플립플롭(121_3)에게 직접 출력될 수 있다.
이상으로, 상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 이상인 신호의 경우의 설명을 마치고, 이상에서, 상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 미만인 신호인 경우를 설명하겠다.
상기 펄스 신호 입력단(ST)에 입력되는 신호의 길이가 1H 미만인 신호인 경우는, 상기 'a'가 0인 경우이다. 상기 제어부(130)는 상기 'a'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭(121_1. 121_2, ......, 121_m)을 직접 연결시키는 제어 신호를 출력할 수 있다.
도 9는 본 명세서에 따른 우회 회로부에 의해 m개의 메인 플립플롭 직접 연결된 상태를 개략적으로 도시한 회로도이다.
도 9를 참조하면, m개의 메인 플립플롭(121_1. 121_2, ......, 121_m)이 직접 연결된 상태를 확인할 수 있다. 이 경우, 상기 제어부(130)는 1H 폭을 가진 펄스 신호가 상기 펄스 신호 입력단(ST)에 출력되도록 제어할 수 있다. 또한, 상기 제어부(130)는 1H 주기를 가지며,
Figure 112020004675783-pat00012
의 길이를 가진 클럭 펄스를 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 반복 출력하도록 제어할 수 있다. 즉, 상기 클럭 입력단(CLK)과 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 같은 신호가 입력될 수 있다.
도 10은 펄스 신호의 길이가 1H 미만인 신호의 예시적 파형도이다.
도 10을 참조하면, 상기 펄스 신호 입력단(ST), 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 입력되는 신호를 확인할 수 있다. 상기 클럭 입력단(CLK)에 입력되는 신호의 시작 시점이 1H 주기를 가지므로, 이전 메인 플립플롭과 다음 메인 플립플롭 사이에서 정확하게 1H를 주기로 상기 펄스 신호 입력단(ST)에 입력된 신호가 전달될 수 있다. 또한, 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 입력된 신호는 상기 AND 게이트(123)를 거쳐서 픽셀수평라인에 출력되는바,
Figure 112020004675783-pat00013
의 길이를 가진 즉, 1H 미만의 신호가 픽셀수평라인에 출력될 수 있다.
한편, k개의 시프트 레지스터부(120_1, 120_2, ......, 120_k) 중 x번째 시프트 레지스터부(120_x)는 1H 이상의 신호를 출력하고, x+1번째 시프트 레지스터부(120_x+1)는 1H 미만의 신호를 출력할 수 있다. 이때, x번째 시프트 레지스터부(120_x)가 출력하는 신호가 종료되는 시점을 구분할 필요가 있다. 이를 위해, 상기 제어부(130)는 상기 수평싱크신호보다
Figure 112020004675783-pat00014
만큼 지연된 신호를 상기 펄스 신호 입력단(ST)에 출력하도록 제어할 수 있다. 또한, 상기 제어부(130)는 상기 수평싱크신호보다
Figure 112020004675783-pat00015
만큼 지연된 신호를 상기 클럭 입력단(CLK) 및 상기 듀티 비율 신호 입력단(Duty Ratio Pulse)에 출력하도록 제어할 수 있다.
도 11은 본 명세서에 따른 디스플레이 장치(100)가 제어할 수 있는 밝기의 예시도이다.
도 11을 참조하면, 녹색으로 표시된 수치가 종래 기술에 따라 PWM 방식으로 제어할 수 밝기이고, 노란색으로 표시된 수치가 본 명세서에 따라 새롭게 PWM 방식으로 제어할 수 있는 밝기이다.
한편, 상기 제어부(130)는 상술한 제어 로직을 실행하기 위해 본 발명이 속한 기술분야에 알려진 프로세서, ASIC(application-specific integrated circuit), 다른 칩셋, 논리 회로, 레지스터, 통신 모뎀, 데이터 처리 장치 등을 포함할 수 있다. 또한, 상술한 제어 로직이 소프트웨어로 구현될 때, 상기 제어부(130)는 컴퓨터프로그램 모듈의 집합으로 구현될 수 있다. 이 때, 프로그램 모듈은 메모리에 저장되고, 프로세서에 의해 실행될 수 있다.
상기 컴퓨터프로그램은, 상기 컴퓨터가 프로그램을 읽어 들여 프로그램으로 구현된 상기 방법들을 실행시키기 위하여, 상기 컴퓨터의 프로세서(CPU)가 상기 컴퓨터의 장치 인터페이스를 통해 읽힐 수 있는 C/C++, C#, JAVA, Python, 기계어 등의 컴퓨터 언어로 코드화된 코드(Code)를 포함할 수 있다. 이러한 코드는 상기 방법들을 실행하는 필요한 기능들을 정의한 함수 등과 관련된 기능적인 코드(Functional Code)를 포함할 수 있고, 상기 기능들을 상기 컴퓨터의 프로세서가 소정의 절차대로 실행시키는데 필요한 실행 절차 관련 제어 코드를 포함할 수 있다. 또한, 이러한 코드는 상기 기능들을 상기 컴퓨터의 프로세서가 실행시키는데 필요한 추가 정보나 미디어가 상기 컴퓨터의 내부 또는 외부 메모리의 어느 위치(주소 번지)에서 참조되어야 하는지에 대한 메모리 참조관련 코드를 더 포함할 수 있다. 또한, 상기 컴퓨터의 프로세서가 상기 기능들을 실행시키기 위하여 원격(Remote)에 있는 어떠한 다른 컴퓨터나 서버 등과 통신이 필요한 경우, 코드는 상기 컴퓨터의 통신 모듈을 이용하여 원격에 있는 어떠한 다른 컴퓨터나 서버 등과 어떻게 통신해야 하는지, 통신 시 어떠한 정보나 미디어를 송수신해야 하는지 등에 대한 통신 관련 코드를 더 포함할 수 있다.
상기 저장되는 매체는, 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상기 저장되는 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있지만, 이에 제한되지 않는다. 즉, 상기 프로그램은 상기 컴퓨터가 접속할 수 있는 다양한 서버 상의 다양한 기록매체 또는 사용자의 상기 컴퓨터상의 다양한 기록매체에 저장될 수 있다. 또한, 상기 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장될 수 있다.
이상, 첨부된 도면을 참조로 하여 본 명세서의 실시예를 설명하였지만, 본 명세서가 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.
100 : 디스플레이 장치
110 : 디스플레이 패널 120 : 시프트 레지스터부
121 : 메인 플립플롭 122 : 서브 플립플롭
123 : AND 게이트 130 : 제어부

Claims (12)

  1. 복수의 픽셀이 m X n으로 배열된 디스플레이 패널; 및
    상기 디스플레이 패널의 밝기 조절을 위해 조절된 폭을 가진 펄스 신호를 m개의 픽셀수평라인에 순차적으로 출력하는 k개의 시프트 레지스터부;를 포함하는 디스플레이 장치로서,
    상기 각 시프트 레지스터부는,
    m개의 메인 플립플롭; 및
    상기 m개의 메인 플립플롭 사이에 연결된 m-1개의 서브 플립플롭;을 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 청구항 1에 있어서,
    상기 각 시프트 레지스터부는,
    디스플레이 패널의 밝기 조절에 따라 조절된 폭을 가진 펄스 신호가 입력되는 펄스 신호 입력단;
    상기 m개의 메인 플립플롭 및 상기 m-1개의 서브 플립플롭의 클럭 단자에 입력되는 클럭 신호가 입력되는 클럭 입력단;
    상기 펄스 신호 입력단에 입력되는 신호의 펄스 폭에 따라 조절된 듀티 비율을 가진 펄스 신호가 입력되는 듀티 비율 신호 입력단; 및
    각 메인 플립플롭의 출력단과 상기 듀티 비율 신호 입력단과 연결된 2개의 입력단자와 상기 픽셀수평라인과 연결된 출력단자를 가진 m개의 AND 게이트;를 포함하는 것을 특징으로 하는 디스플레이 장치.
  3. 청구항 2에 있어서,
    상기 펄스 신호 입력단, 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 각각 신호를 출력하도록 제어하는 제어부;를 더 포함하고,
    상기 제어부는,
    디스플레이 패널의 밝기 조절에 따라
    Figure 112020004675783-pat00016
    (a: 0 이상의 정수, c: 0 이상의 정수, b: 0 이상과 2c-1 이하의 정수, 1H: m개의 픽셀수평라인에 순차적 출력의 제어를 위해 수평싱크신호의 주기)의 폭을 가진 펄스 신호가 상기 펄스 신호 입력단에 출력되도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  4. 청구항 3에 있어서,
    상기 제어부는, 상기 수평싱크신호보다
    Figure 112020004675783-pat00017
    만큼 지연된 신호를 상기 펄스 신호 입력단에 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  5. 청구항 3에 있어서,
    상기 제어부는,
    1H 주기를 가진 제1 클럭 펄스와 상기 제1 클럭 펄스로부터
    Figure 112020004675783-pat00018
    간격만큼 떨어진 제2 클럭 펄스를 상기 클럭 입력단에 반복 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  6. 청구항 5에 있어서,
    상기 제어부는, 상기 수평싱크신호보다
    Figure 112020004675783-pat00019
    만큼 지연된 신호를 상기 클럭 입력단에 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  7. 청구항 3에 있어서,
    상기 제어부의 제어 신호에 의해 상기 m개의 메인 플립플롭을 직접 연결시키는 우회 회로부;를 더 포함하는 디스플레이 장치.
  8. 청구항 7에 있어서,
    상기 제어부는,
    상기 'b'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭을 직접 연결시키는 제어 신호를 출력하는 것을 특징으로 하는 디스플레이 장치.
  9. 청구항 7에 있어서,
    상기 제어부는,
    상기 'a'가 0일 때, 상기 우회 회로부에 상기 m개의 메인 플립플롭을 직접 연결시키는 제어 신호를 출력하고,
    1H 폭을 가진 펄스 신호가 상기 펄스 신호 입력단에 출력되도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  10. 청구항 9에 있어서,
    상기 제어부는,
    상기 수평싱크신호보다
    Figure 112020004675783-pat00020
    만큼 지연된 신호를 상기 펄스 신호 입력단에 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  11. 청구항 9에 있어서,
    상기 제어부는,
    1H 주기를 가지며,
    Figure 112020004675783-pat00021
    의 길이를 가진 클럭 펄스를 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 반복 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
  12. 청구항 11에 있어서,
    상기 제어부는, 상기 수평싱크신호보다
    Figure 112020004675783-pat00022
    만큼 지연된 신호를 상기 클럭 입력단 및 상기 듀티 비율 신호 입력단에 출력하도록 제어하는 것을 특징으로 하는 디스플레이 장치.
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