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KR100317823B1 - 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 - Google Patents

평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 Download PDF

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KR100317823B1
KR100317823B1 KR1019990041143A KR19990041143A KR100317823B1 KR 100317823 B1 KR100317823 B1 KR 100317823B1 KR 1019990041143 A KR1019990041143 A KR 1019990041143A KR 19990041143 A KR19990041143 A KR 19990041143A KR 100317823 B1 KR100317823 B1 KR 100317823B1
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마메츠카고지
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

부분적으로 콘트라스트가 저하하는 등의 표시품질의 열화가 발생하지 않는 액정표시장치를 제공한다. 본 발명의 액정표시장치의 신호선구동회로는, 시프트 레지스터와, 시프트 제어회로, OR게이트, 버퍼 및 아날로그 스위치를 구비하고, 시프트 레지스터는 제1레지스터군과 제2레지스터군을 갖춘다. 제1레지스터군은 스타트펄스를 순서대로 시프트시킨다. 제2레지스터군은 제1레지스터군의 최종단의 레지스터 출력을 순서대로 시프트시킨다. 제2레지스터군의 최종단의 레지스터로부터 시프트펄스가 출력되면, 모든 아날로그 스위치가 온되고, 이 타이밍에 동기하여, 모든 비디오 버스라인을 중간전위로 설정한다. 이에 따라, 블랭킹 기간중에 신호선 모두를 중간전위로 프리차지할 수 있다.

Description

평면표시장치와, 어레이기판 및 평면표시장치의 구동방법{A PLANE DISPLAY DEVICE, AN ARRAY SUBSTRATE, AND A METHOD FOR DRIVING THE PLANE DISPLAY DEVICE}
본 발명은, 신호선과 주사선이 늘어 설치된 액정표시장치 등의 평면표시장치의 신호선의 구동방법에 관한 것이다.
박막트랜지스터를 사용한 액티브 매트릭스형의 액정표시장치로 대표되는 평면표시장치는, 고속응답성이나 고정세화(高精細化)가 우수하기 때문에, 컴퓨터 등의 표시장치에 폭넓게 이용되고 있다. 노트형 컴퓨터 등의 휴대기기의 보급에 따라, 액정표시부와 구동회로부를 동일기판에 동일공정으로 형성한 구동회로 일체형의 액정표시장치에 커다란 관심이 모아지고 있다.
도 1은, 이런 종류의 구동회로 일체형의 액정표시장치의 신호선구동회로의 개략구성을 나타낸 블록도이다. 도 1의 신호선구동회로는 외부로부터 입력된 스타트펄스(XST)를 순서대로 시프트하는 시프트 레지스터(51)와, 시프트 레지스터(51)의 각 출력단자에 접속된 버퍼(41~4n) 및, 각 버퍼(41~4n)의 출력신호에 의해 온·오프 제어되는 아날로그 스위치(5)를 갖춘다.
도 1의 신호선구동회로는 복수의 신호선을 1블록으로 하여 동시에 구동하는, 소위 블록 순차구동을 행한다. 이러한 블록 순차구동을 행함으로써, 시프트 레지스터(51)의 시프트클럭(XCK,/XCK)의 주파수를 낮게 할 수 있고, 그만큼 신호선(S1, S2, …, Sn)의 수를 늘리기 때문에 고정세표시가 가능해진다.
도 2는 도 1의 신호선구동회로의 입출력신호 타이밍도이고, V라인 반전구동을 행하는 예를 나타내고 있다.
이하, 도 2를 사용하여 도 1의 회로동작을 설명한다. 시프트 레지스터(51)에는 서로 논리가 반전하는 클럭(XCK,/XCK)이 입력된다. 도 2의 시각(T11)일 때, 스타트펄스(XST)가 입력되면, 그 후, 시프트 레지스터(51)는 시프트동작을 개시하고, 시프트 레지스터(51)의 각 출력단자는 순서대로 시프트펄스를 출력한다.
예컨대, 도 2의 시각(T12)일 때에 시프트 레지스터(51)의 출력단자로부터 시프트펄스가 출력되면, 이 출력단자에 접속된 아날로그 스위치(5)가 온되고, 이 아날로그 스위치(5)에 접속된 비디오 버스라인의 전압이 대응하는 신호선에 공급되어 충전된다. 그 후, 도 2의 시각(T13)일 때에 아날로그 스위치(5)가 오프되면, 오프되기 직전에 아날로그 스위치(5)를 통과하여 충전된 전압이 신호선에 유지된다.
그런데, 신호선의 구동방법으로서, 액정의 열화를 방지하기 위해 1화면마다 기준전위에 대한 전압의 극성이 바뀌는 프레임 반전구동 외에, 이 프레임 반전구동에 조합되고, 나아가 플릭커(flicker)의 발생을 저감시키는 구동방법으로서, 인접한 신호선마다 기준전위에 대한 전압의 극성이 다른 V라인 반전구동, 1 또는 복수 수평라인마다 기준전위에 대한 전압의 극성이 바뀌는 H라인 반전구동, 또는 화소단위로 기준전위에 대한 전압의 극성이 바뀌는 HV반전구동 등이 있다.
도 3은 H라인 반전구동을 행하는 경우의 신호선구동회로내의 각부의 타이밍도이고, 도 3의 위로부터 순서대로, 아날로그 스위치(5)의 제어단자에 입력되는 제어신호, 비디오 버스라인(L1~Lm) 상의 전압 및, 신호선전압을 나타내고 있다. 도 3에서는 정극성측의 전압레벨을 백색이 5.5V, 흑색이 9.5V로 하고, 부극성측의 전압레벨을 백색이 4.5V, 흑색이 0.5V로 하고 있다.
도 3에서는 시각(T11)에서 신호선에 흑색레벨의 전압이 유지되는 예를 나타내고 있고, 이 전압은 다음 수평라인 기간까지 유지된다. 시각(T12~T13)은 수평블랭킹 기간이고, 시각(T13) 이후는 다음 수평라인의 표시가 행해진다.
H라인 반전구동 또는 HV반전구동의 경우, 예컨대 1수평라인마다 신호선전압의 극성이 기준전압에 대해 바뀌기 때문에, 도 3의 시각(T13) 이후는, 기준전압에 대해 부극성의 화소전압이 비디오 버스라인에 공급된다. 도 3은 이웃한 2개의 수평라인을 모두 흑색레벨로 하는 예를 나타내고 있다.
이렇게 H라인 반전구동 또는 HV반전구동을 행하는 경우는, 1프레임 기간내의 소정의 타이밍으로 신호선전압의 극성을 기준전압에 대해 반전시킬 필요 때문에, 그 때 비디오 버스라인을 매개로 신호선에 공급하는 전압레벨을 크게 변화시켜야만 한다. 예컨대, 이웃한 2개의 수평라인을 모두 흑색레벨로 하기 위해서는 양자의신호선의 전위차는 9.5V-0.5V=9V가 된다.
그러나, 도 1과 같은 블록 순차구동을 행하는 경우는, 아날로그 스위치(5)가 온인 기간은 수백 nsec에 지나지 않으므로 아날로그 스위치(5)의 온기간내에 비디오 버스라인의 전압, 나아가서는 신호선의 전압을 급격하게 변화시키는 것은 곤란하다.
한편, 이웃한 2개의 수평라인을 모두 백색레벨로 하기 위해서는, 양자의 전위차는 5.5V-4.5V=1.0V가 되어 흑색레벨 경우의 전위차 9V보다도 충분히 작기 때문에, 이 경우는 비디오 버스라인과 신호선을 원하는 전압으로 설정하는 것은 비교적 용이하다.
이렇게 종래의 액정표시장치에서 H라인 반전구동이나 HV반전구동을 행하는 경우는, 소정의 수평라인마다 신호선의 전압극성을 바꾸어야만 하기 때문에, 예컨대 흑에 가까운 색일수록 신호선 전압의 변화폭이 크므로, 신호선으로의 기록불량이 발생하기 쉬워져 콘트라스트(contrast) 저하 등의 표시불량이 발생해 버린다.
한편, V라인 반전구동을 행하는 경우는, 1수평라인마다는 극성은 반전하지 않기 때문에, 상술한 극성반전에 의한 신호선전압의 기록불량에 기인하는 콘트라스트 저하는 발생하지 않는다. 그러나, 수직 블랭킹 기간이 종료한 직후에 기록을 행하는 수평라인에 대해서는, H라인 반전구동을 행하는 경우와 마찬가지로 그 직전의 수평라인의 신호선전압과는 극성이 다르기 때문에, 예컨대 흑에 가까은 색일수록 신호선으로의 기록불량이 발생하기 쉬워져, 다른 수평 주사선보다도 콘트라스트가 저하하여 박휘선(薄輝線)이 화면상에 나타나는 등 표시품질이 열화되어 버린다.
이러한 신호선전압의 오차에 기인하는 표시품질의 열화를 방지하는 수법으로서, 일본특개평 6-202076호 공보에는 블랭킹 기간중에 신호선 용량을 프리차지하고, 신호선의 전압변화에 의한 화소로의 영향을 억제하는 기술이 개시되어 있다.
도 4는 상술한 공보에 개시되어 있는 액정표시장치의 회로도이다. 도 4의 장치는 제1레지스터군(60a)과 제2레지스터군(60b)으로 이루어진 신호선구동회로(60)를 갖추고, 블랭킹 기간이 되면, 각 신호선(S)에 접속되어 있는 모든 TFT(61)를 온시킴과 동시에, 제2레지스터군(60b)으로부터 출력된 시프트펄스로 TFT(62)를 온시켜 리세트(reset) 신호선(63)을 매개로 각 신호선(S)을 프리차지하는 것이다.
그러나, 도 4의 공보에 개시된 액정표시장치는 신호선(S)의 프리차지를 목적으로 하고 있어, 비디오 버스의 프리차지를 행하는 것이 아니다. 따라서, 비디오 버스의 부하가 무거운 경우에는 블랭킹 기간의 종료후에 비디오 버스가 원하는 전압이 되기까지 시간이 걸리므로, 블랭킹 기간의 종료직후에 표시되는 화소와 그 이외의 화소 사이에 휘도얼룩이 생길 우려가 있다.
또한, 도 4 장치의 경우, 신호선을 프리차지하기 위한 리세트 신호선이 필수이고, 어레이기판내의 배선수가 증가한다는 문제도 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 부분적으로 콘트라스트가 저하하는 등의 표시품질의 열화가 발생하지 않는 액정표시장치를 제공하는 것에 그 목적이 있다.
도 1은 종래의 구동회로 일체형의 액정표시장치의 신호선구동회로의 블록도,
도 2는 도 1의 신호선구동회로의 입출력신호의 타이밍도,
도 3은 H라인 반전구동을 행할 경우의 신호선구동회로내의 각부의 타이밍도,
도 4는 상술한 공보에 개시되어 있는 액정표시장치의 회로도,
도 5는 본 발명에 따른 액정표시장치의 신호선구동회로의 개략구성을 나타낸 블록도,
도 6은 도 1에 나타낸 액정표시장치의 각부의 신호파형을 나타낸 타이밍도,
도 7은 본 발명에 따른 액정표시장치의 신호선구동회로의 제2실시예의 개략구성을 나타낸 블록도,
도 8은 도 7의 신호선구동회로의 각부의 신호파형을 나타낸 타이밍도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 --- 시프트 레지스터, 2 --- 시프트 제어회로,
31~3n --- OR게이트, 41~4n --- 버퍼,
5 --- 아날로그 스위치, 6 -- OR게이트,
7 --- D플립플롭, 8 --- AND게이트,
9 --- AND게이트, 10 --- 인버터,
11 --- 제1레지스터군, 12 --- 제2레지스터군,
13 --- 영상제어회로, 21~24 --- AND게이트,
S1~Sn --- 신호선, L1~Lm --- 비디오 버스라인,
SR1 --- 레지스터, SR2 --- 레지스터,
XST --- 스타트펄스, XCK,/XCK --- 시프트클럭,
XCK2,/XCK2 --- 시프트클럭, XCK3,/XCK3 --- 시프트클럭.
상기한 과제를 달성하기 위해 본 발명은, 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 제공하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 제공하는 주사선구동회로가 절연기판상에 형성된 어레이 기판과,
상기 어레이기판상에 광변조층을 매개로 대향배치되는 대향기판을 구비한 평면표시장치에 있어서,
상기 신호선구동회로는,
복수의 플립플롭이 캐스캐이드(cascade) 접속된 시프트 레지스터와,
상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선 및,
상기 신호선의 각각과 상기 버스배선과의 사이에 접속되어 상기 플립플롭의 각 출력에 기초하여 상기 버스배선상의 상기 아날로그 영상신호를 상기 신호선의 각각에 공급하는 아날로그 스위치를 갖추고,
상기 영상제어회로는 상기 수평 및 수직 블랭킹 기간의 적어도 한쪽 기간내의 소정 기간을 프리차지 기간으로 하고, 상기 버스배선상의 전압을 대응하는 비디오 버스 배선에서의 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정한다.
본 발명에 의하면, 예컨대 1수평라인분의 신호선 구동이 종료한 후, 비디오 버스배선의 전압을 영상신호의 최대 진폭의 중간전압으로 설정하도록 했기 때문에,비디오 버스배선의 기록불량에 의한 콘트라스트의 저하나 박휘선 발생 등의 문제점이 해소되어 표시품질을 향상할 수 있다.
그리고, 더욱이 이 비디오 버스 배선을 매개로 모든 신호선의 전압을 영상신호의 최대 진폭의 중간으로 설정하도록 하면, 더 한층 표시품질을 향상할 수 있다.
또한, 본 발명에 의하면, 수평블랭킹 기간중에 스타트펄스를 신호선구동회로에 공급하고, 이 스타트펄스를 이용하여 모든 신호선의 전압을 신호선상의 전압진폭의 대략 중간전압으로 설정하는 타이밍을 결정하기 때문에, 타이밍 설정용의 회로가 불필요하게 되어 회로구성을 간략화 할 수 있다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 공급하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 공급하는 주사선구동회로가 절연기판상에 형성된 어레이기판과,
상기 어레이기판상에 광변조층을 매개로 대향배치되는 대향기판을 구비한 평면표시장치에 있어서,
상기 신호선구동회로는,
복수의 플립플롭이 캐스캐이드 접속된 시프트 레지스터와,
상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선 및,
상기 신호선의 각각과 상기 버스배선과의 사이에 접속되어 상기 플립플롭의각 출력에 기초하여 상기 버스배선상의 상기 아날로그 영상신호를 상기 신호선의 각각에 공급하는 아날로그 스위치를 갖추고,
상기 영상제어회로는 상기 수평 및 수직블랭킹 기간의 적어도 한쪽 기간내의 소정 기간을 프리차지 기간으로 하여 상기 버스배선상의 전압을 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정함과 동시에,
상기 신호선구동회로는 상기 프리차지 기간에 대응하여 상기 아날로그 스위치를 제어하여 상기 비디오 버스배선과 상기 신호선을 도통시킨다.
이에 의해, 본 발명에 의하면, 회로구성을 대폭 증대시키지 않고 기록불량에 의한 콘트라스트의 저하나 박휘선의 발생 등의 문제점이 해소되어 표시품질을 향상할 수 있다.
(실시예)
이하, 본 발명의 액정표시장치에 대해 도면을 참조하면서 상세히 설명한다.
본 발명에 따른 액정표시장치는, 어레이기판과 대향기판을 사이에 액정층을 끼워 밀봉한 구조로 되어 있다. 어레이기판은, 예컨대 유리기판상에 신호선 및 주사선이 늘어 설치되어 표시영역을 형성하는 화소 어레이부와, 각 신호선을 구동하는 신호선구동회로 및, 각 주사선을 구동하는 주사선구동회로 등의 구동회로부가 일체적으로 설치되어 구성되어 있다.
(제1실시예)
도 5는 본 발명의 제1실시예에 따른 액정표시장치의 신호선구동회로의 개략구성을 나타낸 블록도이다. 도 5의 신호선구동회로는 복수의 신호선을 1조로 하여동시에 구동하는, 소위 블록 순차구동을 행하는 것으로, 더욱이 신호선의 구동방법으로서 수평라인마다 기준전위에 대한 전압의 극성이 바뀌는 H라인 반전구동이 채용된 것이다.
도 5의 신호선구동회로는 액정표시부내에 늘어 설치된 신호선(S1~Sn)을 구동하기 위한 시프트펄스를 출력하는 시프트 레지스터(1)와, 시프트 레지스터(1)를 제어하는 시프트 제어회로(2), 시프트 레지스터(1)의 각 출력단자에 접속된 복수의 OR게이트(31~3n), 각 OR게이트(31~3n)의 출력단자에 접속된 복수의 버퍼(41~4n) 및, 비디오 버스라인(L1~Lm)상의 아날로그 화소전압을 신호선(S1~Sn)에 공급하는가의 여부를 바꾸는 복수의 아날로그 스위치(5)를 구비한다.
복수의 아날로그 스위치(5)로 하나의 블록이 구성되고, 각 블록내의 아날로그 스위치(5)는 각 블록에 대응하는 버퍼(41~4n)로부터의 출력에 의해 동타이밍으로 온·오프 제어된다. 또한, 각 블록내의 아날로그 스위치(5)의 각 일단은 각각 별개의 비디오 버스라인(L1~Lm)에 접속되고, 아날로그 스위치(5)의 각 타단은 각각 별개의 신호선(S1~Sn)에 접속되어 있다.
시프트 레지스터(1)는, 신호선(S1~Sn)의 수에 따른 수의 레지스터(SR1)가 종속접속된 제1레지스터군(11)과, 제1레지스터군(11) 중의 최종단의 레지스터(SR1)의 출력단자에 접속된 OR게이트(6), OR게이트(6)의 후단에 접속되어 소정 수의 레지스터(SR2)가 종속접속된 제2레지스터군(12)을 갖춘다.
시프트 제어회로(2)는 D플립플롭(클럭토글(clock toggle)수단;7)과, AND게이트(제1논리연산수단;8,9) 및, 인버터(10)를 구비한다. D플립플롭(7)의 클럭단자에는 시프트 레지스터(1)내의 제2레지스터군(12)의 최종단의 레지스터의 출력신호가 입력된다.
D플립플롭(7)은, 전원투입시에 일단 리세트상태가 되고, Q출력단자는 로우레벨이 된다. 그 후, 제2레지스터군(12)의 최종단의 레지스터 출력이 로우레벨에서 하이레벨로 변화된 시점에서 Q출력단자는 하이레벨로 변화한다. Q출력단자가 로우레벨일 때에는 AND게이트(9)의 출력은 로우레벨 고정이 되고, AND게이트(8)는 스타트펄스(XST)를 출력한다. 한편, Q출력단자가 하이레벨일 때에는 AND게이트(9)는 스타트펄스(XST)를 출력하고, AND게이트(8)의 출력은 로우레벨 고정이 된다.
제1레지스터군(11) 중의 각 레지스터(SR1)는 외부에서 입력된 수평클럭신호 및 그 반전클럭신호인 시프트클럭(XCK,/XCK)에 동기하여 시프트 제어회로(2)의 AND게이트(8)로부터 출력된 스타트펄스(XST)를 순서대로 시프트시킨다. 이하에서는 각 레지스터(SR1)에서 출력된 펄스를 시프트펄스라고 부른다.
제1레지스터군(11) 중의 최종단의 레지스터(SR1)로부터 시프트펄스가 출력되거나, 또는 AND게이트(9)에서 스타트펄스(XST)가 출력되면 OR게이트(6)의 출력은 하이레벨이 되고, 이에 따라 제2레지스터군(12)은 시프트동작을 개시한다.
제1레지스터군(11) 중의 각 레지스터(SR1)의 출력단자에 접속되는 OR게이트(제2논리연산수단; 31~3n)는, 대응하는 레지스터(SR1)의 출력신호와 시프트 제어회로(2)내의 AND게이트(9)의 출력신호와의 논리합신호를 출력한다.
OR게이트(31~3n)의 출력은 버퍼(41~4n)를 매개로 대응하는 아날로그 스위치(5)의 제어단자에 입력된다. 하나의 버퍼의 출력에 의해 블록내의 복수개의아날로그 스위치(5)가 동시에 온·오프 제어된다. 각 아날로그 스위치(5)는 각각 별개의 비디오 버스라인(L1~Lm)에 접속되고, 이들 비디오 버스라인에는 영상제어회로(13)가 접속되어 있다. 영상제어회로(13)는 어레이기판내에 설치되어도 좋고, 또는 다른 기판에 설치하여도 좋은데, 이 예에서는 다른 기판에 설치되어 있다.
영상제어회로(13)내에는 도시하지 않은 D/A컨버터가 접속되어 있다. 이 D/A컨버터는 도시하지 않은 컴퓨터 등으로부터 출력된 디지털 화소데이터를 아날로그 화소전압으로 변환하여 도 5의 비디오 버스라인(L1~Lm)에 공급한다.
도 6은 도 5에 나타낸 액정표시장치의 각부의 신호파형을 나타낸 타이밍도이고, 도 6의 위로부터 순서대로 시프트클럭(XCK,/XCK), 스타트펄스(XST), 제1레지스터군(11) 중의 각 레지스터(SR1)의 출력, 제2레지스터군(12) 중의 최종단의 레지스터(SR2)의 출력, D플립플롭(7)의 Q출력, /Q출력, AND게이트(8)의 출력, AND게이트(9)의 출력, 아날로그 스위치(5)의 제어단자에 입력되는 제어신호, 비디오 버스라인(L1~Lm)상의 신호 및, 신호선전압의 각 파형을 나타내고 있다.
이하, 도 6의 타이밍도를 사용하여 도 5의 액정표시장치의 동작을 설명한다. 전원을 투입하면, D플립플롭(7)은 일단 리세트상태가 되고, D플립플롭(7)의 Q출력은 로우레벨로, 인버터(10)의 출력은 하이레벨로 된다. 그 후, 도 6의 시각(T1)에서 스타트펄스(XST)가 입력되면, 이 스타트펄스(XST)는 AND게이트(8)를 매개로 제1레지스터군(11) 중의 첫째단의 레지스터(SR1)에 입력된다. 한편, 이 시점에서는 AND게이트(9)의 출력은 로우레벨이다.
그 후, 제1레지스터군(11) 중의 각 레지스터는 스타트펄스(XST)를 시프트시킨 시프트펄스를 시프트클럭(XCK,/XCK)에 동기하여 순서대로 출력한다. 제1레지스터군(11)에서 출력된 시프트펄스는 OR게이트(31~3n)와 버퍼(41~4n)를 매개로 대응하는 아날로그 스위치(5)의 제어단자에 입력된다. 제어단자에 시프트펄스가 입력되면, 아날로그 스위치(5)는 온상태가 되고, 비디오 버스라인(L1~Lm)상의 아날로그 화소전압을 대응하는 신호선에 공급한다.
이러한 동작에 의해 제1레지스터군(11)으로부터 시프트펄스가 출력되는 것과 거의 동시에, 대응하는 아날로그 스위치(5)가 온되고, 이 아날로그 스위치(5)에 접속된 신호선에, 대응하는 비디오 버스라인상의 아날로그 화소전압이 공급된다.
도 6은, 시각(T2)일 때에 오프되는 아날로그 스위치(5)에 접속된 신호선의 전압파형을 나타내고 있다. 도시한 바와 같이, 이 신호선에는 아날로그 스위치(5)가 오프 직전의 전압이 유지된다.
다음에, 도 6의 시각(T3)이 되면, 제1레지스터군(11)의 최종단인 레지스터(SR1)로부터 시프트펄스가 출력되고, 이 시프트펄스는 OR게이트(6)를 매개로 제2레지스터군(12) 중의 첫째단의 레지스터(SR2)에 입력된다. 그 후, 제2레지스터군(12)은 시프트동작을 개시하고, 시각(T4)이 되면 제2레지스터군(12)의 최종단의 레지스터(SR2)로부터 시프트펄스가 출력되고, 이 시프트펄스는 D플립플롭(7)의 클럭단자에 입력된다. 이에 따라, D플립플롭(7)의 Q출력과 /Q출력의 논리가 반전하고, AND게이트(8)의 출력은 로우레벨 고정이 되고, AND게이트(9)의 출력은 스타트펄스(XST; 도 6의 시각 T5)가 입력된 시점에서 하이레벨이 된다.
AND게이트(9)의 출력이 하이레벨이 되면, OR게이트(31~3n)의 출력도 모두 하이레벨이 되고, 모든 아날로그 스위치(5)가 온상태가 된다. 이 타이밍에 동기하여 도시하지 않은 D/A컨버터는 모든 비디오 버스라인(L1~Lm)을 각각의 진폭 중간전위로 설정한다. 여기에서, 중간전위라는 것은 각각의 비디오 버스라인의 전압진폭의 중간부근의 전압을 말한다. 이에 따라, 모든 비디오 버스라인(L1~Lm), 그리고 나아가 모든 신호선(S1~Sn)은 블랭킹 기간중에 중간전위로 프리차지된다.
블랭킹 기간중에 AND게이트(9)의 출력이 하이레벨이 되는 것은, 스타트펄스신호(XST)가 입력되고 있는 동안뿐이다. 그 후, 블랭킹 기간이 종료하면 도 6의 시각(T6)일 때에 다시 스타트펄스(XST)가 입력되어 제1레지스터군(11)은 시프트동작을 재개한다.
이렇게 제1실시예는 블랭킹 기간중에 모든 비디오 버스라인(L1~Lm), 그리고 나아가 모든 신호선을 중간전위로 프리차지하기 때문에, 블랭킹 기간이 종료한 직후의 비디오 버스라인(L1~Lm) 및 신호선의 전압변화폭이 작아져 비디오 버스라인(L1~Lm) 및 신호선을 원하는 전압으로 신속하게 설정할 수 있다.
예컨대, 중간전위를 5V로 설정하면, 비디오 버스라인(L1~Lm) 및 신호선의 최대전압은 9.5V이기 때문에, 블랭킹 기간의 종료후에 최대에서도 4.5V만 승압하면 되고, 비디오 버스라인(L1~Lm) 및 신호선의 승압이 시간적으로 충분치 않게 될 염려가 없어져, 콘트라스트의 오차가 제어되어 표시품질을 향상시킬 수 있다.
또한, 제1실시예는 블랭킹 기간에 스타트펄스(XST)를 출력하고, 이 스타트펄스(XST)를 사용하여 모든 비디오 버스라인(L1~Lm) 및 신호선을 중간전위로 설정하는 타이밍을 정하기 때문에, 타이밍 설정용의 회로구성을 간략화 할 수 있다.
또한, 제1실시예는 비디오 버스라인(L1~Lm)을 매개로 신호선을 프리차지하기 때문에, 여분의 프리차지용 버스배선을 설치할 필요도 없어 장치의 소형화를 달성할 수 있다.
그런데, 상기의 실시예에서는 비디오 버스라인(L1~Lm)의 각각이 5V의 중간전위에 대해 소정 주기에서 정 및 부극성측의 아날로그 화소전압을 전송하는 것이라고 하였지만, 5.5~9.5V의 정극성측의 아날로그 화소전압과 0.5~4.5V 부극성측의 아날로그 화소전압을 전송하는 비디오 버스라인을 분리해도 된다.
이러한 경우, 블랭킹 기간에는, 예컨대 정극성측의 비디오 버스라인은 비디오 버스라인상의 아날로그 화소전압의 진폭 5.5~9.5V의 중간전압인 7.5V로, 또한 부극성측의 비디오 버스라인은 비디오 버스라인상의 아날로그 화소전압의 진폭 0.5~4.5V의 중간전압인 2.5V로 프리차지된다. 그리고, 신호선에는 다음에 기록되는 극성에 대응한 비디오 버스라인으로부터의 전압이 공급된다. 예컨대, 정극성측의 비디오 버스라인이 선택되는데 앞서, 정극성측의 비디오 버스라인을 매개로 중간전압인 7.5V가 신호선 용량에 프리차지되고, 이에 따라 신호선의 전압변화폭이 작아져 신호선을 원하는 전압으로 신속하게 설정할 수 있다.
이 경우에도 새롭게 프리차지용의 버스배선을 설치할 필요도 없어 장치의 소형화가 달성될 수 있다는 효과를 얻는다.
또한, 비디오 버스라인(L1~Lm)을 5.5~9.5V의 정극성측의 아날로그 화소전압과 0.5~4.5V 부극성측의 아날로그 화소전압을 전송하도록 분리한 경우, 블랭킹 기간에, 예컨대 정극성측의 비디오 버스라인은 아날로그 화소전압의 진폭 0.5~9.5V의대략 중간전압인 5.5V로, 부극성측의 비디오 버스라인은 아날로그 화소전압의 진폭 0.5~9.5V의 대략 중간전위인 4.5V로 각각 프리차지하고, 신호선에는 다음에 기록되는 극성에 대응한 비디오 버스라인으로부터의 전압이 공급되도록 구성할 수도 있다. 예컨대, 정극성측의 비디오 버스라인이 선택되는데 앞서 정극성측의 비디오 버스라인을 매개로 중간전위인 5.5V가 신호선 용량에 프리차지되고, 이에 따라 신호선의 전압변화폭이 작아져 신호선을 원하는 전압으로 신속하게 설정할 수 있다.
(제2실시예)
제2실시예는 제2레지스터군(12) 중의 최종단의 레지스터(SR2)로부터 출력된 시프트펄스에 의해 직접 아날로그 스위치를 제어하는 것이다.
도 7은, 본 발명에 따른 액정표시장치의 신호선구동회로의 제2실시예의 개략구성을 나타낸 블록도이다. 도 7은, 도 5와 공통된 구성부분에는 동일 부호를 붙이고, 아래에서는 상위점을 중심으로 설명한다.
도 7의 신호선구동회로는 시프트 레지스터(1)와 시프트 제어회로(2)의 구성이 다른 것 외에는 도 5와 동일하게 구성되어 있다. 도 7의 D플립플롭(클럭토글수단;7) 및 AND게이트(제3논리연산수단;21~24)는 클럭생성수단에 대응하고, OR게이트(31~3n)는 제4논리연산수단에 대응한다.
시프트 레지스터(1)는, 제1레지스터군(11)과 제2레지스터군(12)을 갖는다는 점에서는 도 5와 공통되지만, 제1레지스터군(11)의 출력은 제2레지스터군(12)에는 입력되지 않고, 도 5에 나타낸 바와 같은 OR게이트(6)도 갖지 않는다. 또한, 제1 및 제2레지스터군(11,12)에는 각각 별개의 시프트클럭(XCK,/XCK2), (XCK3,/XCK3)이입력된다.
도 7의 시프트 제어회로(2)는, D플립플롭(7)과, AND게이트(21~24) 및, 인버터(10)를 구비한다. D플립플롭(7)의 클럭단자에는 제1레지스터군(11) 중의 최종단의 레지스터(SR1)에 접속된 OR게이트(3n)의 출력신호가 입력된다.
D플립플롭(7)의 Q출력은 AND게이트(21,22)와 인버터(10)에 입력된다. Q출력이 하이레벨이면 AND게이트(21,22)는 각각 외부로부터의 클럭(XCK1,/XCK1)과 동논리의 클럭(XCK2,/XCK2)을 출력한다.
도 8은, 도 7의 신호선구동회로의 각부의 신호파형을 나타낸 타이밍도이고, 이하 이 도면을 사용하여 도 7의 신호선구동회로의 동작을 설명한다.
전원이 투입되면 D플립플롭(7)은 일단 세트상태가 되고, Q출력단자는 하이레벨이 된다. 그 후, 도 8의 시각(T1)이 되면 제1 및 제2레지스터군(11,12)의 쌍방에 스타트펄스(XST)가 입력된다. 이 시점에서는 D플립플롭(7)의 Q출력은 하이레벨이고, 제1레지스터군(11) 중의 각 레지스터(SR1)는 AND게이트(21,22)로부터 출력된 클럭(XCK2,/XCK2)에 동기하여 순서대로 시프트펄스를 출력한다.
제1레지스터군(11)으로부터 출력된 시프트펄스는 OR게이트(31~3n)와 버퍼(41~4n)를 매개로 아날로그 스위치(5)의 제어단자에 입력되고, 대응하는 아날로그 스위치(5)를 온상태로 한다. 이에 따라, 아날로그 스위치(5)의 일단에 접속된 비디오 버스라인(L1~Lm)상의 아날로그 화소전압이 대응하는 신호선에 공급된다.
도 8의 시각(T2)이 되면, 제1레지스터군(11)중의 최종단의 레지스터(SR1)로부터 시프트펄스가 출력되고, 이 시프트펄스는 OR게이트(3n)를 매개로D플립플롭(7)의 클럭단자에 입력된다. 이에 따라, D플립플롭(7)의 Q출력이 반전하고, AND게이트(21,22)의 출력단자는 모두 로우레벨이 된다.
이 때, 인버터(10)의 출력은 하이레벨이 되고, AND게이트(23,24)는 각각 시프트클럭(XCK1,/XCK1)과 동논리의 클럭(XCK3,/XCK3)을 출력한다.
그 후, 시각(T3)이 되면, 블랭킹 기간이 되어 블랭킹 기간중에 시각(T4)에 스타트펄스(XST)가 입력된다. 이에 따라, 제2레지스터군(12)은 스타트펄스(XST)를 순서대로 시프트시켜 스타트펄스(XST)와 대략 같은 펄스폭의 시프트펄스를 순서대로 출력한다.
도 8의 시각(T5)이 되면, 제2레지스터군(12) 중의 최종단의 레지스터(SR2)로부터 시프트펄스가 출력되고, 이 시프트펄스에 의해 모든 OR게이트(31~3n)가 하이레벨이 되고, 그에 따라서 모든 아날로그 스위치(5)가 온된다. 이 때, 도시하지 않은 D/A컨버터는 모든 비디오 버스라인을 중간전위로 설정한다.
이렇게, 제2실시예는 제1실시예와 마찬가지로 블랭킹 기간중에 모든 비디오 버스라인(L1~Lm) 및 신호선을 중간전위로 설정하기 때문에, 블랭킹 기간 종료 직후에 비디오 버스라인(L1~Lm) 및 신호선의 전압을 흑레벨 근방의 전압이나 백레벨 근방의 전압으로 신속하게 설정할 수 있다. 또한, 제1실시예와 마찬가지로 블랭킹 기간중에 스타트펄스(XST)를 입력하고, 이 스타트펄스(XST)를 사용하여 비디오 버스라인(L1~Lm) 및 신호선을 중간전위로 설정하는 타이밍을 정하기 때문에, 역시 간단한 회로구성으로 실현할 수 있다.
또한, 도 5나 도 7에 있어서, 제2레지스터군(12)을 구성하는 레지스터(SR2)의 수에는 특별히 제한은 없다. 블래킹 기간내의 스타트펄스(XST)의 입력타이밍에 맞춘 수의 레지스터를 설치하면 된다.
상술한 실시예에서는 복수의 신호선을 블록 순차구동하는 예를 설명했지만, 블록을 구성하는 신호선의 수에 특별히 제한은 없다. 또한, 본 발명은 신호선을 하나씩 구동하는 경우에도 마찬가지로 적용가능하다.
또한, 상술한 실시예에서는 수평블랭킹 기간내에 스타트펄스(XST)를 입력하는 예를 설명했지만, V라인 반전구동의 경우에는 수직블랭킹 기간내에 스타트펄스(XST)를 입력하고, 이 스타트펄스(XST)에 동기하여 모든 비디오 버스라인(L1~Lm) 및 신호선을 중간전위로 설정하면 된다. 즉, 프리차지 기간의 설정은 그 구동방법에 대응하여 각 수평블랭킹 기간내에 설치하거나, 각 수직블랭킹 기간내에 설치하거나, 또는 수평 및 수직블랭킹 기간의 각각에 설치할 수 있다.
상술한 각 실시예에서는 본 발명을 액정표시장치에 적용한 예를 설명했지만, 본 발명은 EL(Electroluminescence) 표시장치나, PDP(Plasma Display)에도 마찬가지로 적용가능하다.
상술한 바와 같이 본 발명에 의하면, 1수평라인분의 신호선 구동이 종료한 후, 비디오 버스배선의 전압을 영상신호의 최대 진폭의 중간전압으로 설정하도록 했기 때문에, 비디오 버스배선의 기록불량에 의한 콘트라스트의 저하나 박휘선 발생 등의 문제점이 해소되어 표시품질을 향상할 수 있다.

Claims (27)

  1. 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 공급하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 공급하는 주사선구동회로가 절연기판상에 형성된 어레이기판과,
    상기 어레이기판상에 광변조층을 매개로 대향배치된 대향기판을 구비한 평면표시장치에 있어서,
    상기 신호선구동회로는, 복수의 플립플롭이 캐스캐이드 접속된 시프트 레지스터와,
    상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선 및,
    상기 신호선의 각각과 상기 버스배선의 사이에 접속되어 상기 플립플롭의 각 출력에 기초하여 상기 버스배선상의 상기 아날로그 영상신호를 상기 신호선의 각각에 공급하는 아날로그 스위치를 갖추고,
    상기 영상제어회로는 상기 수평 및 수직블랭킹 기간의 적어도 한쪽 기간내의 소정 기간을 프리차지 기간으로 하고, 상기 버스배선상의 전압을 대응하는 비디오 버스배선에서의 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정하는 것을 특징으로 하는 평면표시장치.
  2. 제1항에 있어서, 상기 시프트 레지스터는 상기 프리차지 기간내에 모든 상기 아날로그 스위치를 온하는 것을 특징으로 하는 평면표시장치.
  3. 제2항에 있어서, 상기 시프트 레지스터는 수평블랭킹 기간 및 수직블랭킹 기간의 적어도 한쪽의 기간내에 입력된 스타트펄스에 기초하여 모든 상기 아날로그 스위치를 온시키는 타이밍을 설정하는 것을 특징으로 하는 평면표시장치.
  4. 제3항에 있어서, 상기 시프트 레지스터는, 복수의 플립플롭을 갖추어 각 플립플롭의 출력에 의해 대응하는 하나 이상의 아날로그 스위치를 온·오프 제어하는 제1레지스터와,
    상기 하나 이상의 플립플롭을 갖추어 제1시프트 레지스터의 최종단의 플립플롭의 출력에 의해 모든 상기 아날로그 스위치를 온시키는 타이밍을 규정하는 타이밍신호를 생성하는 제2레지스터를 포함하는 것을 특징으로 하는 평면표시장치.
  5. 제4항에 있어서, 상기 제1레지스터를 구성하는 각 플립플롭의 출력에 대응하여 각각 n개(n은 2이상의 정수)의 아날로그 스위치가 설치되고,
    이들 n개의 아날로그 스위치는, 각각 다른 n개의 상기 버스배선에 접속되는 것을 특징으로 하는 평면표시장치.
  6. 제4항에 있어서, 상기 제1레지스터 및 상기 제2레지스터를 구성하는 각 플립플롭은 동일 주파수로 동일 위상의 시프트클럭에 기초하여 시프트동작을 행하고,
    상기 제2레지스터를 구성하는 각 플립플롭은, 상기 시프트클럭에 동기하여 상기 제1레지스터의 최종단의 플립플롭의 출력을 순서대로 시프트시키는 것을 특징으로 하는 평면표시장치.
  7. 제6항에 있어서, 상기 제1레지스터의 최종단의 플립플롭으로부터 출력된 시프트펄스와, 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내에 입력된 상기 스타트펄스를 상기 제2레지스터의 첫째단의 플립플롭에 입력하는 입력제어수단을 갖춘 것을 특징으로 하는 평면표시장치.
  8. 제4항에 있어서, 상기 제2레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력되면 출력논리가 반전하는 클럭토글수단과,
    상기 클럭토글수단의 출력에 기초하여 상기 스타트펄스를 상기 제1레지스터의 첫째단의 플립플롭에 공급하는가의 여부를 바꾸는 제1논리연산수단,
    상기 제1레지스터를 구성하는 각 플립플롭에 대응하여 설치되고, 대응하는 플립플롭의 출력에 기초하여 대응하는 상기 아날로그 스위치를 온·오프 제어하는 복수의 제2논리연산수단을 갖추고,
    상기 제1논리연산수단은 1수평라인 기간의 개시후, 상기 클럭토글수단의 출력논리가 반전하기까지의 동안, 상기 제1레지스터의 첫째단의 플립플롭에 상기 스타트펄스를 공급가능하게 하고,
    상기 제2논리연산수단의 각각은 1수평라인 기간의 개시후, 상기 제2레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력되기까지는 상기 제1레지스터가 대응하는 플립플롭의 출력에 기초하여 대응하는 상기 아날로그 스위치의 온·오프를 제어하고, 상기 제2레지스터의 최종단의 플립플롭으로부터 첫번째의 시프트펄스가 출력되고나서 두번째의 시프트펄스가 출력되기까지는 대응하는 모든 상기 아날로그 스위치를 온시키는 것을 특징으로 하는 평면표시장치.
  9. 제8항에 있어서, 상기 제1논리연산수단은 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내에 상기 스타트펄스가 입력되면, 이 스타트펄스를 상기 제1레지스터에 공급하지않고, 상기 제2레지스터의 첫째단의 플립플롭의 입력단자에 공급하는 것을 특징으로 하는 평면표시장치.
  10. 제4항에 있어서, 상기 신호선구동회로는 상기 제1레지스터의 각 플립플롭의 클럭단자에 공급되는 제1시프트클럭과, 상기 제2레지스터의 각 플립플롭의 클럭단자에 공급되는 제2시프트클럭을 생성하는 클럭생성수단을 갖추고,
    상기 클럭생성수단은 리세트기간이 종료한 후, 상기 제1레지스터의 최종단의 플립플롭이 시프트펄스를 출력하기까지는 상기 제2시프트클럭을 출력하지 않고서 상기 제1시프트클럭을 출력하고, 상기 제1레지스터의 최종단의 플립플롭이 시프트펄스를 출력하고나서 상기 제2레지스터의 최종단의 플립플롭이 시프트펄스를 출력하기까지의 동안은 상기 제1시프트클럭을 출력하지 않고서 상기 제2시프트클럭을출력하고,
    상기 제1레지스터군의 각 플립플롭은 상기 제1시프트클럭에 동기하여 상기 스타트펄스를 순서대로 시프트시키고,
    상기 제2레지스터군의 각 플립플롭은 상기 제2시프트클럭에 동기하여 상기 스타트펄스를 순서대로 시프트시키는 것을 특징으로 하는 평면표시장치.
  11. 제10항에 있어서, 상기 클럭생성수단은 상기 제1레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력되면 출력논리가 반전하는 클럭토글수단과,
    상기 클럭토글수단의 출력과 외부로부터 입력된 클럭신호에 기초하여 상기 제1 및 제2시프트클럭을 생성하는 제3논리연산수단을 갖춘 것을 특징으로 하는 평면표시장치.
  12. 제11항에 있어서, 상기 제1레지스터의 각 플립플롭에 대응하여 설치되고, 대응하는 플립플롭의 출력에 기초하여 대응하는 상기 아날로그 스위치를 온·오프 제어하는 제4논리연산수단을 갖추고,
    상기 제4논리연산수단은 1수평라인 기간인 동안은 상기 제1레지스터를 구성하는 각 플립플롭으로부터 시프트펄스가 출력된 경우에 대응하는 상기 아날로그 스위치를 온시키고, 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내는 상기 제2레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력된 경우에 모든 상기 아날로그 스위치를 온시키는 것을 특징으로 하는 평면표시장치.
  13. 제1항에 있어서, 상기 영상제어회로는 상기 어레이기판 및 상기 대향기판과는 별개로 설치되는 것을 특징으로 하는 평면표시장치.
  14. 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 공급하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 공급하는 주사선구동회로가 절연기판상에 형성된 어레이기판에 있어서,
    상기 신호선구동회로는 복수의 플립플롭이 캐스캐이드 접속된 시프트 레지스터와,
    상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선 및,
    상기 신호선의 각각과 상기 버스배선과의 사이에 접속되어 상기 플립플롭의 각 출력에 기초하여 상기 버스배선상의 상기 아날로그 영상신호를 상기 신호선의 각각에 공급하는 아날로그 스위치를 갖추고,
    상기 영상제어회로는 상기 수평 및 수직블랭킹 기간의 적어도 한쪽의 기간내의 소정 기간을 프리차지 기간으로 하고, 상기 버스배선상의 전압을 대응하는 비디오 버스배선에서의 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정하는 것을 특징으로 하는 어레이기판.
  15. 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 공급하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 공급하는 주사선구동회로가 절연기판상에 형성된 어레이기판과,
    상기 어레이기판상에 광변조층을 매개로 대향배치되는 대향기판을 구비한 평면표시장치의 구동방법에 있어서,
    상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선은 아날로그 스위치를 매개로 상기 신호선의 각각에 접속되고,
    상기 영상제어회로는 상기 수평 및 수직블랭킹 기간의 적어도 한쪽의 기간내의 소정 기간을 프리차지 기간으로 하고, 상기 버스배선상의 전압을 대응하는 버스배선에서의 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정하는 것을 특징으로 하는 평면표시장치의 구동방법.
  16. 종횡으로 늘어 설치된 복수의 신호선 및 주사선의 각 교점에 스위칭소자를 매개로 접속된 화소전극과, 영상제어회로로부터의 아날로그 영상신호를 상기 신호선의 각각에 공급하는 신호선구동회로 및, 상기 주사선의 각각에 주사펄스를 공급하는 주사선구동회로가 절연기판상에 형성된 어레이기판과,
    상기 어레이기판상에 광변조층을 매개로 대향배치되는 대향기판을 구비한 평면표시장치에 있어서,
    상기 신호선구동회로는, 복수의 플립플롭이 캐스캐이드 접속된 시프트 레지스터와,
    상기 영상제어회로로부터의 상기 아날로그 영상신호를 전송하는 버스배선 및,
    상기 신호선의 각각과 상기 버스배선과의 사이에 접속되어 상기 플립플롭의 각 출력에 기초하여 상기 버스배선상의 상기 아날로그 영상신호를 상기 신호선의 각각에 공급하는 아날로그 스위치를 갖추고,
    상기 영상제어회로는 상기 수평 및 수직블랭킹 기간의 적어도 한쪽의 기간내의 소정 기간을 프리차지 기간으로 하고, 상기 버스배선상의 전압을 상기 아날로그 영상신호의 최대최소 전압의 대략 중심전압으로 설정함과 동시에,
    상기 신호선구동회로는 상기 프리차지 기간에 대응하여 상기 아날로그 스위치를 제어해서 상기 비디오 버스배선과 상기 신호선을 도통시키는 것을 특징으로 하는 평면표시장치.
  17. 제16항에 있어서, 상기 시프트 레지스터는 상기 프리차지 기간내에 모든 상기 아날로그 스위치를 온하는 것을 특징으로 하는 평면표시장치.
  18. 제17항에 있어서, 상기 시프트 레지스터는 수평블랭킹 기간 및 수직블랭킹 기간의 적어도 한쪽의 기간내에 입력된 스타트펄스에 기초하여 모든 상기 아날로그 스위치를 온시키는 타이밍을 설정하는 것을 특징으로 하는 평면표시장치.
  19. 제18항에 있어서, 상기 시프트 레지스터는, 복수의 플립플롭을 갖추어 각 플립플롭의 출력에 의해 대응하는 하나 이상의 아날로그 스위치를 온·오프 제어하는 제1레지스터와,
    상기 하나 이상의 플립플롭을 갖추어 제1시프트 레지스터의 최종단의 플립플롭의 출력에 의해 모든 상기 아날로그 스위치를 온시키는 타이밍을 규정하는 타이밍신호를 생성하는 제2레지스터를 포함하는 것을 특징으로 하는 평면표시장치.
  20. 제19항에 있어서, 상기 제1레지스터를 구성하는 각 플립플롭의 출력에 대응하여 각각 n개 (n은 2이상의 정수)의 아날로그 스위치가 설치되고,
    이들 n개의 아날로그 스위치는 각각 다른 n개의 상기 버스배선에 접속되는 것을 특징으로 하는 평면표시장치.
  21. 제19항에 있어서, 상기 제1레지스터 및 상기 제2레지스터를 구성하는 각 플립플롭은 동일 주파수로 동일 위상의 시프트클럭에 기초하여 시프트동작을 행하고,
    상기 제2레지스터를 구성하는 각 플립플롭은 상기 시프트클럭에 동기하여 상기 제1레지스터의 최종단의 플립플롭의 출력을 순서대로 시프트시키는 것을 특징으로 하는 평면표시장치.
  22. 제21항에 있어서, 상기 제1레지스터의 최종단의 플립플롭으로부터 출력된 시프트펄스와, 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내에 입력된 상기 스타트펄스를 상기 제2레지스터의 첫째단의 플립플롭에 입력하는 입력제어수단을 갖춘 것을 특징으로 하는 평면표시장치.
  23. 제19항에 있어서, 상기 제2레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력되면 출력논리가 반전하는 클럭토글수단과,
    상기 클럭토글수단의 출력에 기초하여 상기 스타트펄스를 상기 제1레지스터의 첫째단의 플립플롭에 공급하는가의 여부를 바꾸는 제1논리연산수단 및,
    상기 제1레지스터를 구성하는 각 플립플롭에 대응하여 설치되고, 대응하는 플립플롭의 출력에 기초하여, 대응하는 상기 아날로그 스위치를 온·오프 제어하는 복수의 제2논리연산수단을 갖추고,
    상기 제1논리연산수단은 1수평라인 기간의 개시후, 상기 클럭토글수단의 출력논리가 반전하기까지의 동안, 상기 제1레지스터의 첫째단의 플립플롭에 상기 스타트펄스를 공급가능하게 하고,
    상기 제2논리연산수단의 각각은 1수평라인기간의 개시후, 상기 제2레지스터의 최종단의 플립플롭으로부터 시프트펄스가 출력되기까지는 상기 제1레지스터의 대응하는 플립플롭의 출력에 기초하여 대응하는 상기 아날로그 스위치의 온·오프를 제어하고, 상기 제2레지스터의 마직막단의 플립플롭으로부터 첫번째의 시프트펄스가 출력되고 나서 두번째의 시프트펄스가 출력되기까지는 대응하는 모든 상기 아날로그 스위치를 온시키는 것을 특징으로 하는 평면표시장치.
  24. 제8항에 있어서, 상기 제1논리연산수단은 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내에 상기 스타트펄스가 입력되면, 이 스타트펄스를 상기 제1레지스터에 공급하지 않고서 상기 제2레지스터의 첫째단의 플립플롭의 입력단자에 공급하는 것을 특징으로 하는 평면표시장치.
  25. 제19항에 있어서, 상기 신호구동회로는 상기 제1레지스터의 각 플립플롭의 클럭단자에 공급되는 제1시프트클럭과, 상기 제2레지스터의 각 플립플롭의 클럭단자에 공급되는 제2시프트클럭을 생성하는 클럭생성수단을 갖추고,
    상기 클럭생성수단은 리세트기간이 종료한 후, 상기 제1레지스터의 최종단의 플립플롭이 시프트펄스를 출력하기까지는 상기 제2시프트클럭을 출력하지 않고서 상기 제1시프트클럭을 출력하고, 상기 제1레지스터의 최종단의 플립플롭이 시프트펄스를 출력하고나서 상기 제2레지스터의 최종단의 플립플롭이 시프트펄스를 출력하기까지의 동안은 상기 제1시프트클럭을 출력하지 않고서 상기 제2시프트클럭을 출력하고,
    상기 제1레지스터군의 각 플립플롭은 상기 제1시프트클럭에 동기하여 상기 스타트펄스를 순서대로 시프트시키고,
    상기 제2레지스터군의 각 플립플롭은 상기 제2시프트클럭에 동기하여 상기 스타트펄스를 순서대로 시프트시키는 것을 특징으로 하는 평면표시장치.
  26. 제25항에 있어서, 상기 클럭생성수단은 상기 제1레지스터군의 최종단의 플립플롭으로부터 시프트펄스가 출력되면 출력논리가 반전하는 클럭토글수단과,
    상기 클럭토글수단의 출력과 외부로부터 입력된 클럭신호에 기초하여 상기 제1 및 제2시프트클럭을 생성하는 제3논리연산수단을 갖춘 것을 특징으로 하는 평면표시장치.
  27. 제26항에 있어서, 상기 제1레지스터군의 각 플립플롭에 대응하여 설치되고, 대응하는 플립플롭의 출력에 기초하여 대응하는 상기 아날로그 스위치를 온·오프 제어하는 제4논리연산수단을 갖추고,
    상기 제4논리연산수단은 1수평라인 기간인 동안은, 상기 제1레지스터군을 구성하는 각 플립플롭으로부터 시프트펄스가 출력된 경우에 대응하는 상기 아날로그 스위치를 온시키고, 상기 수평블랭킹 기간 및 상기 수직블랭킹 기간의 적어도 한쪽의 기간내는 상기 제2레지스터군의 최종단의 플립플롭으로부터 시프트펄스가 출력된 경우에 모든 상기 아날로그 스위치를 온시키는 것을 특징으로 하는 평면표시장치.
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