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KR900015156A - 다이나믹 ram의 판독 회로 - Google Patents

다이나믹 ram의 판독 회로 Download PDF

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KR900015156A
KR900015156A KR1019900002934A KR900002934A KR900015156A KR 900015156 A KR900015156 A KR 900015156A KR 1019900002934 A KR1019900002934 A KR 1019900002934A KR 900002934 A KR900002934 A KR 900002934A KR 900015156 A KR900015156 A KR 900015156A
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히로유끼 야마우찌
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다니이 아끼오
마쯔시다덴기 산교 가부시기가이샤
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Abstract

내용 없음.

Description

다이나믹 RAM의 판독 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1~4의 실시예에 있어서의 다이나믹 RAM의 판독회로와 그 타이밍차아트도.

Claims (8)

  1. 메모리셀에 결합을 가진 제1의 비트선과 그 비트선과 전기적으로 상보관계에 있는 제2의 비트선으로 짝을 이루는 복수의 비트선짝에 있어서, 그들 각 비트선짝의 상기 제1의 비트선간에 각각 제1의 신호선에 의해서 제어되는 제1의 반도체스위치를 접속하고, 마찬가지로 상기 제2의 비트선간에도 각각 제2의 신호선에 의해서 제어되는 제2의 반도체스위치를 접속한것을 특징으로하는 다이나믹 RAM의 판독회로.
  2. 제1항에 있어서, 제1의 반도체스위치, 제2의 반도체스위치 각각에 비트선용량에 비교해서 충분히 큰 용량치를 가진 부하용량을 접속한것을 특징으로 하는 다이나믹 RAM의 판독회로.
  3. 제1항에 있어서, 제1의 반도체스위치, 제2의 반도체스위치 각각 전원선을 접속한것을 특징으로 하는 다이나믹 RAM의 판독회로.
  4. 메모리셀에 결합을 가진 제1의 비트선과 그 비트선과 전기적으로 상보관계에 있는 제2의 비트선으로 짝을 이루는 복수의 비트선짝에 있어서, 그들 각 비트선짝의 상기 제1의 비트선과 전원선의 사이에 각각 제1의 신호선에 의해서 제어되는 제1의 반도체스위치를 접속하고, 마찬가지로 상기 제2의 비트선과 상기 전원선의 사이에도 각각 제2의 신호선에 의해서 제어되는 제2의 반도체스위치를 접속한것을 특징으로하는 다이나믹 RAM의 판독회로.
  5. 메모리셀에 결합을 가진 제1의 비트선과 그 비트선과 전기적으로 상보관계에 있는 제2의 비트선으로 짝을 이루는 복수의 비트선쌍에 있어서, 그들 각 비트선짝의 상기 제1의 비트선과 제1의 입출력데이터선의 사이에 각각 제1의 신호선에 의해서 제어되는 제1의 반도체스위치를 접속하고, 마찬가지로 상기 제2의 비트선과 상기 제1의 입출려데이터와는 전기적으로 상보관계에 있는 제2의 출력데이터선과의 사이에 각각 제2의 신호선에 의해서 제어되는 제2의 반도체스위치를 접속한것을 특징으로하는 다이나믹 RAM의 판독회로.
  6. 메모리셀에 결합을 가진 제1의 비트선과 그 비트선과 전기적으로 상보관계에 있는 제2의 비트선을 각각 제1의 신호선에 의해서 제어되는 제1의 반도체스위치와 제2의 신호선에 제어되는 제2의 반도체스위치에 의해서 센스앰프회로에 접속하고, 그 센스앰프회로를 사이에두고 반대쪽에 제3의 비트선과 그 비트선과 전기적으로 상보관계에 있는 제4의 비트선을 각각 제3의 신호선에 의해서 제어되는 제3의 반도체스위치와 제4의 신호선에 의해서 제어되는 제4의 반도체스위치에 의해 상기 센스앰프회로에 접속한것을 특징으로하는 다이나믹 RAM의 판독회로.
  7. 제1항 또는 제4항 또는 제5항에 있어서, 비트선의 이퀼라이즈의 타이밍시에는, 제1의 신호선, 제2의 신호선을 사용하여, 제1의 반도체스위치, 제2의 반도체스위치를 온으로 하고, 워어드선을 선택해서 메모리셀을 판독하는 타이밍시에는, 선택되는 상기 메모리셀이 접속되어 있는 쪽의 비트선에 접속되어있는 반도체 스위치만 제1 또는 제2의 신호선을 사용하여 오프로해서, 센스앰프회로를 활성화하는 타이밍시에는, 제1또는 제2의 신호선을 사용하여 제1, 제2양쪽의 반도체스위치를 오프로하는것을 특징으로하는 다이나믹 RAM의 판독회로.
  8. 제6항에 있어서, 비트선의 이퀄라이즈의 타이밍시에는, 제1, 제2,제3, 제4의 신호선을 사용하여, 제1, 제2, 제3, 제4의 반도체스위치를 온으로 하고, 워어드선을 선택해서 메모리셀을 판독하는 타이밍시에는, 선택되는 상기 메모리셀이 접속되어 있는 비트선과 센스앰프를 사이에 두고 상기 비트선과 반대쪽에 배치되어있는 비트선을 전기적으로 접속하는 반도체스위치만 오프로하고, 센스앰프회로를 활성화하는 타이밍시에는, 제1, 제2 제3, 제4의 스위치모두를 오프로하는것을 특징으로하는 다이나믹 RAM의 판독회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900002934A 1989-03-06 1990-03-06 다이내믹 ram의 판독회로 KR940008717B1 (ko)

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