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KR880009376A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR880009376A
KR880009376A KR1019880000312A KR880000312A KR880009376A KR 880009376 A KR880009376 A KR 880009376A KR 1019880000312 A KR1019880000312 A KR 1019880000312A KR 880000312 A KR880000312 A KR 880000312A KR 880009376 A KR880009376 A KR 880009376A
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South Korea
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line pair
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voltage
memory cell
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KR1019880000312A
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English (en)
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Inventor
요우이지 사도우
Original Assignee
미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초에루 에스 아이엔지니어링 가부시기가이샤
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Filing date
Publication date
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    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 스테이틱형 RAM이 형성되는 반도체 기판의 1 실시예의 평면도.
제2도는 제1도의 스테이틱형 RAM의 1 실시예의 배치도.
제3도는 본 발명이 적용된 스테이틱형 RAM의 1 실시예의 회로 블럭도.

Claims (8)

  1. 여러개의 워드선과 제1데이타선쌍과 상기 제1데이타선쌍에 대응해서 마련된 제2데이타선쌍, 각 워드선과 상기 제1데이타선쌍에 각각 결합된 여러개의 메모리 셀, 상기 제1데이타선쌍과 상기 제2데이타선쌍을 전기적으로 분리 또는 결합하기 위한 스위치 수단, 상기 제1데이타선쌍의 전압을 제1의 전압 레벨에 설정하기 위한 제1프리차지 수단, 상기 제2데이타선쌍의 전압을 제2의 전압 레벨에 설정하기 위한 제2의 프리차지 수단 및 상기 제2데이타선쌍에 결합되는 센스 앰프에 있어서, 선택된 1개의 메모리 셀의 정보는 상기 제1데이타선쌍, 상기 스위치 수단 및 상기 제2데이타선쌍을 거쳐서 상기 센스 앰프에 전달되는 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서 상기 제1의 전압 레벨은 정의 전원 전압 레벨이고, 상기 제2의 전압 레벨은 접지 전위 레벨인 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 스위치 수단은 선택되어야할 메모리 셀에 대응하는 워드선의 전압이 선택 레벨로 변화하는 타이밍에 동기해서 상기 제1 데이타선쌍과 상기 제2데이타선쌍을 결합하는 반도체 기억장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 스위치 수단은 어드레스 신호를 해독하는 디코더에 의해서 그 동작이 제어되는 반도체 기억장치.
  5. 여러개의 워드선, 제1데이타선쌍, 제2데이타선쌍, 상기 제1데이타선쌍과 상기 제2의 데이타선쌍에 대응해서 마련된 제3데이타선쌍, 각 워드선과 상기 제1데이타선쌍에 각각 결합된 제1의 메로리 셀군, 각 워드선과 상기 제2데이타선쌍에 각각 결합된 제2의 메모리 셀군, 상기 제1데이타선쌍과 상기 제3데이타선쌍을 전기적으로 분리 또는 결합하기 위한 제1의 스위치 수단, 상기 제2데이타선쌍과 상기 제3데이타선쌍을 전기적으로 분리 또는 결합하기 위한 제2의 스위치 수단, 상기 제1데이타선쌍의 전압 및 상기 제2데이타선쌍의 전압을 제1의 전압레벨에 설정하기 위한 제1의 프리차지 수단, 상기 제3데이타선쌍의 전압을 제2의 전압 레벨에 설정하기 위한 제2의 프리차지 수단 및 상기 제3데이타선쌍에 결합되는 센스 앰프에 있어서, 제1의 메모리 셀군에서 선택된 1개의 메모리 셀의 정보는 제1데이타선쌍, 상기 제1스위치 수단 및 상기 제3데이타선쌍을 거쳐서 상기 센스 앰프에 전달되고, 제2의 메모리 셀군에서 선택된 1개의 메모리 셀의 정보는 상기 제2데이타선쌍, 상기 제2스위치 수단 및 상기 제3데이타선쌍을 거쳐서 상기 센스 앰프에 전달되는 반도체 기억장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 제1의 전압 레벨은 정의 전원 전압 레벨이고, 상기 제2의 전압 레벨은 접지 전압 레벨인 반도체 기억장치.
  7. 특허청구의 범위 제6항에 있어서 상기 제1의 스위치 수단 또는 제2의 스위치 수단은 선택되어야 할 메모리 셀에 대응하는 워드선의 전압이 선택 레벨로 변화하는 타이밍에 동기해서 상기 제1데이타선쌍과 상기 제3데이타선쌍 또는 상기 제2 데이타선쌍과 상기 제3데이타선쌍을 결합하는 반도체 기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제1의 스위치 수단 및 제2의 스위치 수단은 어드레스 신호를 해독하는 디코더에 의해서 그 동작이 제어되는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880000312A 1987-01-26 1988-01-18 반도체 기억 장치 Expired - Fee Related KR960008451B1 (ko)

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