KR960008451B1

KR960008451B1 - 반도체 기억 장치

Info

Publication number: KR960008451B1
Application number: KR1019880000312A
Authority: KR
Inventors: 요우이지 사도우
Original assignee: 미다 가쓰시게; 가부시기가이샤 히다찌세이사꾸쇼; 오노 미노루; 히다찌초 에루 에스 아이엔지니어링 가부시기가이샤
Priority date: 1987-01-26
Filing date: 1988-01-18
Publication date: 1996-06-26
Anticipated expiration: 2008-01-18
Also published as: US4888737A; KR880009376A; JPS63183680A; JPH0821236B2

Abstract

내용 없음.

Description

반도체 기억 장치

제1도는 본 발명이 적용된 스테이틱형 RAM이 형성되는 반도체 기판의 1실시예의 평면도.

제2도는 제1도의 스테이틱형 RAR의 1실시예의 배치도.

제3도는 본 발명이 적용된 스테이틱형 RAM의 1실시예의 회로 블록도.

제4도는 본 실시예의 RAM에 있어서의 리드 동작의 1예를 도시하는 타이밍도.

제5도는 리드 액세스 시간과, 데이터선과 공통 데이터선의 용량비와의 상관 관계를 도시하는 특성도.

본 발명은 반도체 기억 장치를 갖는 반도체 집적 회로 장치에 관한 것으로 예를 들면 메모리 셀이 결합된 데이터선을 프리차지하는 방법의 스테이틱형 RAM(랜덤 액세스 메모리)에 이용해서 유효한 기술에 관한 것이다.

MOS 스테이틱형 RAM에 있어서의 메모리 셀은 예를들면 게이트, 드레인이 교차 결합된 1쌍의 구동 MOSFET와 그 부하 소자로 되는 스테이틱형 플립 플롭 회로와 1쌍 전송 게이트 MOSFET로 구성된다.

메모리 어레이는 매트릭스 배치되는 여러개의 메모리 셀과 함께 여러개쌍의 상보 데이터선을 포함하고, 각각의 상보 데이터선에는 그것과 대응되어야 할 메모리 셀의 입출력 단자가 결합된다.

선택된 메모리 셀에서 출력되는 리드 신호는 상기 상보 데이터선쌍을 거쳐서 전달되어 예를들면 차동 MOSFET를 사용한 센스 앰프 회로에 의해서 증폭된다.

그런데, 여러개의 디지털 회선을 1줄의 디지털 회선에 다중화하여 고속 전송을 행하기 위해서 스테이틱형 RAM을 내장하는 다중화 장치가 있다. 이들의 다중화 장치에 있어서, 스테이틱형 RAM은 예를들면 시분할 스위치로서 사용된다.

이때 다중화 장치의 처리 능력은 내장하는 스테이틱형 RAM의 액세스 타임에 의해서 좌우된다. 그래서 이와 같은 스테이틱형 RAM의 고속화를 도모하여 다중화 장치의 처리 능력을 향상시키는 하나의 방법으로서, 상보 데이터선을 전원 전압 Vcc의 대략 1/2의 레벨에 차지하는 하프 프리차지 방식이 제안되어 있다.

상기 하프 프리차지 방식에 대해서는 양수인이 본 출원과 동일한 주식회사 히다찌세이사꾸쇼로서, 미국에 먼저 출원된 명세서에 기재되어 있다. 예를들면 우찌다씨의 미국 출원번호 860411 및 943063과 이또씨의 미국 출원번호 60334등의 출원이 있다.

미국 출원번호 860411에 대해서는 비반전 신호선 D0를 전원 전압 Vcc 레벨에, 반전 신호 D0 를 회로의 접지 전위 GND 레벨에 각각 프리차지된다. 그후, 비반전 신호선 D0와 반전 신호선 D0를 단락(이귈라이즈)하는 것에 의해서 상기 각각의 신호선을 대략 1/2 Vcc 레벨로 하고 있었다.

미국 출원번호 943063에 대해서도, 상기와 마찬가지로 프리차지 동작에 의해서 비반전 신호선 D0와 반전 신호선 D0를 각각 대략 1/2 Vcc 레벨로 하고 있었다.

미국 출원번호 60334에 대해서는, 한쪽의 상보 데이터선 D0, D0를 전원 전압 Vcc 레벨에, 다른쪽의 상보 데이터선 D1, D1를 회로의 접지 전위 GND 레벨에 각각 프리차지된다.

그후 한쪽의 상보 데이터선 D0, D0와 다른쪽의 상보 데이터선 D1,D1를 단락(이퀄라이즈)해서 각각의 상보 데이터선을 대략 1/2 Vcc 레벨로 하고 있었다. 이 프라차지 방식의 경우 1쌍으로 되는 2조의 상보 데이터선의 한쪽의 조와 다른 쪽의 조 사이에는 당초의 레벨차가 생긴다. 그러나 메모리셀의 입출력 노드가 결합되는 각 상보 데이터선의 비반전 신호선 및 반전 신호선은 각각 상기 이퀼라이즈에 의해서 동일 레벨로 된다.

본 발명자는 고속의 액세스 타임을 얻을 수 있는 상기 하프 프리차지 방식 스테이틱형 RAM을 더욱 고속으로 하기 위한 연구를 행하여 다음에 기술하는 사항을 발견하였다.

그러나 미국 출원번호 860411이나 미국 출원번호 943063과 같은 프리차지 방식에 있어서는, 상보 데이터선 D0,D0를 전원 전압 Vcc와 회로의 접지 전위로 한다는 제1단계의 프라차지 동작과, 상보 데이터선 D0, D0를 단락한다는 제2단계의 프리차지 동작이 필요하게 된다. 이때 상기 상보 데이터선 D0, D0에 레벨차가 남아있는 단계에서 워드선을 선택 상태로 하면 메모리 셀로의 바라지 않는 잘못된 타이트가 행하여지는 염려가 있으므로, 상기 제1 및 제2단계의 프리차지 동작이 종료한 후에 워드선의 선택 동작을 행할 필요가 있다. 이것에 의해서 워드선이 선택 타이밍이 늦어져 그분만큼 확실히 동작이 늦어지고 만다.

또, 미국 출원번호 60334에 기술한 프라차지 방식에 있어서, 접지 전위 GND에 프라차지되는 상보 데이터선에 대해서는 단락후 대략 1/2 Vcc 레벨로 되기 전에 메모리 셀의 선택을 행하면 메모리의 정보가 파괴되기 쉽다. 따라서 이 프라차지 방식에 대해서도 상기 프라차지 방식과 마찬가지로 충분한 이퀼라이즈 시간을 취할 필요가 있다. 따라서 스테이틱형 RAM의 동작은 늦어지고 만다.

제1도에는 본 발명이 적용된 스테이틱형 RAM이 형성되는 반도체 기판(IC CHIP)의 1실시예의 평면도가 도시되어 있다.

이 실시예의 스테이틱형 RAM은 특히 제한되지는 않지만 1칩형의 디지털 처리 장치 예를들면 다중화 장치에 내장된다.

이 다중화 장치를 구성하는 각 회로 블록은 널리 알려진 CMOS(상보형 NOS)의 집적 회로 제조기술에 의해서, 특히 제한되지는 않지만 단결정 실리콘으로 되는 1개의 상기 반도체 기판상에 형성된다.

제1도에 있어서, 반도체 기판의 주변 영역에는 여러개의 본딩 패드 PO가 마련된다. 이들의 본딩 패드 BP는 본딩 와이어등을 거쳐서 대응하는 외부 단자에 결합된다. 이들의 본딩 패드 BP의 몇개인가는 반도체 기판의 각 끝부분에 형성되는 입출력 회로 I/O에 대응하는 단위 회로에 결합된다.

입출력 회로 I/O는 외부의 장치에서 공급되는 각종의 입력 디지털 신호를 취하여 다중화 장치에 대응하는 내부 회로에 전달한다. 또, 다중화 처리 장치에 대응하는 내부 회로에서 출력되는 각종의 출력 디지털 신호를 외부의 장치에 송출한다.

반도체 기판의 많은 부분에는 다중화 장치를 구성하는 연산 논리 유니트나 각종의 제어 유니트를 포함하는 논리 회로부 LC가 형성된다. 이 실시예의 스테이틱형 RAM(SRAM)은 상기 논리 회로부 LC에 둘러쌓여지 소정의 위치에 형성된다.

이 스테이틱형 RAM은, 특히 제한되지는 않지만 시분할 스위치 소위 타임 스위치로서 사용된다. 이 실시예에서는 2개의 스테이틱형 RAM SRAM1, SRAM2가 마련된다.

스테이틱형 RAM SRAM1에 데이터가 라이트되는 기간, 스테이틱형 RAM SRAM2에서는 그 전의 기간에 스테이틱형 RAM SRAM2에 라이트된 데이터가 리드된다. 또 그 다음의 기간에 스테이틱 RAM SRAM1에 데이터가 리드됨과 동시에, 스테이틱 RAM SRAM2에 새로운 데이터가 라이트된다. 이와 같이 해서 입력 데이터 라이트 동작과 출력 데이터 리드 동작이 병행해서 실행된다. 입력 데이터는 그 배열이 변환되어서 출력된다. 배열의 변환 작업은 논리 회로부 LC에 의해 제어된다. 그 결과 이 디지털 처리 장치는 타임 스위치로서 동작한다.

제2도에는 제1도의 스테이틱형 RAM의 1실시예의 배치도가 도시되어 있다.

제2도에 있어서, 특히 제한되지는 않지만, 스테이틱형 RAM은 2조의 메모리 어레이 M-ARY1 및 M-ARY2를 그 기본 구성으로 한다. 메모리 어레이 M-ARY2의 사이에는 로우 어드레스 디코더 RDCR이 배치된다. 또 로우 어드레스 디코더 RDCR과 메모리 어레이 M-ARY1,2 사이에 끼워져서 워드선 구동 회로 WD1, WD2가 배치되어 있다. 각 메모리 어레이의 하부에는 대응하는 센스 앰프 SA, 라이트 앰프 WA 및 리드 앰프 RA기 각각 배치된다. 또, 이들의 각 앰프의 하부에는 대응하는 데이터 버퍼 DB기 각각 배치된다. 로우 어드레스 디코더 RDCR 및 워드선 구동 회로 WD1, WD2의 하부에는 제어 호로 CTL과 도시되지 않는 어드레스 입력 버퍼가 배치된다.

메모리 어레이 M-ARY1 및 M-ARY2는 다음에 기술하는 것과 같이, 동일 도면의 수평 방향으로 배치되는 워드선과 수직 방향으로 배치되는 상보 데이터선 및 이들 워드선과 상보 데이터선의 교차점에 격자 형상으로 배치되는 메모리 셀에 의해 구성된다. 로우 어드레스 디코더 RDCR은 워드선 구동 회로를 거쳐서 각 메모리 어레이를 구성하는 워드선을 결합하여 택일적으로 고레벨의 선택 상태로 된다. 한편, 각 메모리 어레이를 구성하는 상보 데이터선은 대응하는 센스 앰프 SA를 거쳐서 대응하는 라이트 앰프 WA 및 리드 앰프 RA에 결합된다. 이들의 라이트 앰프 WA 및 리드 앰프 RA는 다시 대응하는 데이터 버퍼 DB에 결합된다.

스테이틱형 RAM은 다중화 장치에 마련되는 내부 버스를 거쳐서 액세스된다. 이 내부 버스는 n+1 비트의 데이터 버스 d0∼dn과, i+1 비트의 어드레스 버스 A0∼Ai와, 이네이블 신호선 CE 및 리드, 라이트 신호선 R/W 등으로 되는 제어 버스를 포함한다. 특히 제한되지는 않지만, 스테이틱형 RAM은 이네이블 신호 CE에 의해서 기동되어 리드, 라이트 신호 R/W에 의해서 그 동작 모드가 지정된다. 이들의 제어 신호는 스테이틱형 RAM의 제어 회로 CTL에 입력된다.

제어 회로 CTL은 이들의 제어 신호를 기본으로 스테이틱형 RAM의 내부 동작을 제어하기 위한 각종 타이밍 신호를 형성한다.

어드레스 버스 A0∼Ai를 거쳐서 공급되는 i+1 비트의 어드레스 신호는 스테이틱형 RAM의 도시되지 않는 어드레스 입력 버퍼에 입력된다. 이들의 어드레스 신호는 어드레스 입력 버퍼에 의해서 유지되어 상보신호로서 로우 어드레스 디코더 RDCR에 전달된다. 로우 어드레스 디코드 RDCR은 이들의 어드레스 신호를 디코드하여 워드선 구동 회로 WD1,WD2를 동작 상태로 해서 지정되는 워드선을 선택한다.

한편, 데이터 버스의 하위 비트 d0∼dm은 메모리 어레이 M-ARY1의 각 상보 데이터선에 대응된다. 또 데이터 버스의 상위 비트 dm+1∼dn은 메모리 어레이이 M-ARY2의 각 상보 데이터선에 대응된다. 각 데이터 버스 do∼dn은 데이터 버퍼 DB에 대응하는 단위 회로에 결합되어 리드 앰프 PA 및 라이트 앰프 WA에 대응하는 단위 회로를 경유해서 대응하는 메모리 어레이에 대응하는 상보 데이터선에 각각 접속된다.

데이터 버퍼 DB의 각 단위 회로는 대응하는 데이터 버스 do∼dn을 거쳐서 공급되는 입력 데이터를 취해서 대응한느 라이트 앰프 WA에 전달한다. 또, 대응하는 리드 앰프 RA에서 출력되는 출력 데이터를 대응하는 데이터 버스 do∼dn에 전달한다.

제3도에서는 본 발명이 적용된 스테이틱형 RAM의 1실시예의 회로 블록도가 도시되어 있다. 동일 도면에 있어서, 그 채널(백 게이트)부에 화살표가 부가되는 MOSFET는 P채널형이고, 화살표가 부가되지 않는 N채널 MOSFET로 구별된다.

메모리 셀을 구성하는 MOSFET는 N채널형으로 되어 N형 반도체 기판상에 형성된 P형 웰영역에 형성된다. P채널 MOSFET는 N형 반도체 기판에 형성된다. N채널형 MOSFET의 기체 게이트로서의 P형 웰영역은 회로의 접지 단자에 결합되고, P채널형 MOSFET의 공통의 기체 게이트로서의 N형 반도체 기판은 회로의 전원 단자에 결합된다. 또한 메모리 셀을 구성하는 MOSFET를 웰영역에 형성하는 구성은 α선 등에 의해서 야기되는 메모리 셀의 축적 정보의 잘못된 반전을 방지하는 것으로 효과적이다. 각 MOSFET는 폴리 실리콘으로 되는 것과 같은 게이트 전극을 일종의 분술물 도입 마스크로 하는 소위 셀프 얼라인 기술에 의해서 제조된다.

메모리 어레이 M-ARY는 대표로서 예시적으로 도시되어 있는 매트릭스 배치된 여러개의 메모리 셀MC, 폴리실리콘층으로 되는 워드선 W0∼Wn 및 상보 데이터선 D0, D0∼D1, D1로 구성된다. 1개의 상보데이타선을 구성하는 각 데이터선 예를들면 D0 및 D0는 1개의 데이터선쌍을 형성한다.

메모리 셀 MC의 각각은 서로 같은 구성으로 되어 그 1개의 구체적 회로가 대표로서 도시되어 있는 것과 같이, 게이트와 드레인 서로 교차 결선되며, 동시에 소오스가 회로의 접지점에 결합된 기억 MOSFET Q1,Q2와 상기 MOSFET Q1,Q2의 드레인과 전원 단자 Vcc 사이에 마련된 폴리(다결정)실리콘층으로 되는 높은 저항 R1, R2를 포함하고 있다.

그리고, 상기 MOSFET Q1,Q2의 공통 접속점과 상보 데이터선 D0, D0사이에 전송 게이트 MOSFET Q3,Q4가 마련되어 있다. 같은 행은 배치된 메모리 셀의 전송 게이트 MOSFET Q3,Q4 등의 게이트는 각각 예시적으로 도시된 대응하는 워드선 W0 및 Wn 등이 공통으로 접속된다. 또 같은 열에 배치된 메모리 셀의 입출력 단자는 각각 예시적으로 도시된 대응하는 한쌍의 상보 데이터(또는 비트)선 D0, D0 및 D1, D1등에 접속되어 있다.

메모리 셀에 있어서, MOSFET Q1,Q2 및 저항 R1,R2는 일종의 플립 플롭 회로를 구성하고 있지만, 정보 유지 상태에 있어서는 동작점은 보통의 의미에서의 플립 플롭 회로의 그것과 대단히 다르다. 즉, 상기 메모리 셀 MC에 있어서, 그것을 낮은 소비 전력으로 하게 하기 위해서, 그 저항 R1은 MOSFET Q1이 오프 상태로 되어 있을때의 MOSFET Q2의 게이트 전압을 그 입계값 전압보다도 약간 높은 전압에 유지시킬 수 있을 정도의 매우 높은 저항값으로 된다. 마찬가지로 저항 R2도 높은 저항값으로 된다. 바꾸어 말하면, 상기 저항 R1,R2는 MOSFET Q1, Q2의 드레인 리크 전류를 보상할 수 있을 정도의 높은 저항으로 된다.

저항 R1, R2는 MOSFET Q2의 게이트 용량(도시되지 않음)에 축적되어 있는 정보가 방전되어 버리는 것을 방지할 정도의 전류공급 능력을 갖는다.

이 실시예에 따르면, RAM이 CMOS-IC 기술에 의해서 제조됨에도 불구하고, 상기한 바와 같이 메모리 셀 MC는 N채널 MOSFET와 폴리 실리콘 저항 소자로 구성된다.

이 실시예의 메모리 셀 밑 메모리 어레이는 상기 폴리실리콘 저항 소자에 대신해서 P채널 MOSFET를 사용할 경우에 비하여 그 크기를 작게할 수 있다. 즉, 폴리실리콘 저항을 이용했을 경우, 구동 MOSFET Q1 또는 Q2의 게이트 전극과 일체적으로 형성함과 동시에, 그 자체의 크기를 소형화할 수 있다. 그리고, P채널 MOSFET를 사용했을때와 같이, 구동 MOSFET Q1, Q2에서 비교적 큰 거리를 갖고 떨어지게 하지 않으면 안된다는 것은 없으므로 불필요한 공백부분이 생기지 않는다.

동일 도면에 있어서, 워드선 W0은 X 어드레스 디코더를 구성하는 NOR 게이트 회로 G1로 형성된 출력신호에 의해서 선택한다. 이러한 것은 다른 워드선 Wn에 대해서도 마찬가지이다. 상기 X 어드레스 디코더는 서로에 있어서 유사한 NOR 게이트 회로 G1,G2등에 의해 구성된다. 이들의 NOR 게이트 회로 G1,G2등의 입력 단자에는, 제한되지 않지만 래치 회로 FF에 래치된 어스레스 신호중, X 어드레스를 지시하는 여러개 비트로 되는 상보 어드레스 신호가 소정의 조합을 갖고 공급된다. X 어드레스 디코더는 상기 상보 어드레스 신호를 해독해서 1줄의 워드선을 선택 상태로 만든다.

상기 메모리 어레이에 있어서의 1쌍의 상보 데이터선 D0, D0는 특히 제한되지는 않지만, P채널 MOSFET Q11, Q12와 N채널 MOSFET Q15,Q16이 각각 병렬 접속되는 것에 의해서 구성되는 CMOS 스위치를 거쳐서 공통 상보 데이터선 CD, CD에 결합된다. 공통 상보 데이터선을 구성하는 각 데이터선 CD, CD는 1개의 데이터선쌍을 형성한다. 다른 예시적으로 도시되어 있는 상보 데이터선 D1, D1에 있어서도, 상기와 마찬가지의 P채널 MOSFET Q13, Q14 및 N채널 MOSFET Q17, Q18로 되는 CMOS 스위치를 거쳐서 공통 상보 데이터선 CD, CD에 결합된다. 이러한 것은 도시하지 않는 다른 상보 데이터선에 대해서도 마찬가지의 CMOS 스위치를 거쳐서 공통 상보 데이터선 CD, CD에 결합된다.

상기 CMOS 스위치중, N챈널 MOSFET Q15,Q16 및 Q17, Q18의 게이트는 각각 칼럼 선택선 Y0, Y1에 결합된다.

P채널 MOSFET Q11, Q12 및 Q13, Q14의 게이트에는 상기 컬럼 선택선 Y0, Y1의 신호를 받는 인버터회로 N1, N2의 출력 신호가 공급된다.

상기한 바와 같이 칼럼 스위치로서 CMOS 스위치를 사용하는 구성을 고속의 리드 및 라이트 동작을 가능하게 한다.

예를들면 칼럼 선택선 Y0가 고레벨로 되는 것에 의해서, 상보 데이터선 D0, D0가 선택 상태로 될 경우, 리드 동작에 있어서는 P채널 MOSFET Q11, Q12가 게이트 접지, 소오스 입력의 중폭 MOSFET로서 작용하여 메모리 셀에서 상보 데이터선 D0, D0에 리드된 신호를 효율있게 공통 상보데이타선 CD, CD에 전달할 수가 있다. 또, 라이트 동작에 있어서는, N채널 MOSFET Q15, Q16이 게이트 접지, 소오스 입력의 중폭 MOSFET로서 작용하여 공통 상보 데이터선 CD, CD에 공급되는 라이트 신호를 효율있게 선택된 메모리 셀이 결합되는 상보 데이터선 D0, D0에 전달할 수가 있다.

이러한 것은 다른 상보 데이터선 D1, D1등의 선택 동작에 있어서도 마찬가지이다.

상기 칼럼 선택선 Y0는 Y 어드레스 디코더를 구성하는 NOR 게이트 회로 G4로 형성된 출력 신호에 의해서 선택된다.

이러한 것은 다른 컬럼 선택선 Y1에 대해서도 마찬가지이다.

상기 Y 어드레스 디코더는 서로에 있어서 유사한 NOR 게이트 회로 G4, G3등에 의해 구성된다. 이들의 NOR 게이트 회로 G4, G3 등의 입력 단자에는 특히 제한되지는 않지만, 래치 회로 FF에 래치된 어드레스 신호중, Y 어드레스를 지시하는 여러개 비트로 되는 상보 어드레스 신호가 소정의 조합을 갖고 공급된다.

Y 어드레스 디코더는 상기 상보 어드레스 신호를 해독해서 1줄의 선택선을 선택 상태로 만든다. 예를들면 칼럼 선택선 Y0가 고레벨로 되어 있으면 N채널 MOSFET Q15와 Q16 및 인버터 회로 N1의 출력 신호의 저레벨에 의해서 P채널 MOSFET Q11과 Q12가 온 상태로 되어서 상보 데이터선 D0, D0가 공통 상보 데이터선 CD, CD에 결합된다.

상기 래치 회로 FF는 특히 제한 되지는 않지만, 칩 이네이블 신호 CE가 저레벨에서 고레벨로 되는 타이밍에서 어드레스 신호 ADD의 래치를 행한다. 또, 도시하지는 않지만 상기 X 어드레스 디코더 및 Y 어드레스 디코더는 상기 신호 CE가 고레벨로 되면 그 선택 동작을 개시한다.

상기 메모리 어레이 M-ARY의 상보 데이터선 D0, D0 및 D1, D1에는 특히 제한되지는 않지만, P채널형의 프라차지 MOSFET Q5∼Q8이 마련된다. 상기 MOSFET Q5∼Q8의 게이트에는 프리차지 신호 PC가 공통으로 공급된다. 상기 프리차지 MOSFET Q5∼Q8은 프리차지 신호 PC가 저레벨로 되는 프리차지 기간에 있어서 온 상태로 되어 상보 데이터선 D0, D0 및 D1, D1를 제1의 전원 전압 레벨 예를들면 전원 전압 Vcc와 같은 고레벨에 차지업시킨다.

상기와 같이 프리차지 MOSFET로서 P채널 MOSFET를 사용하는 구성은 전원 전압의 급격한 저하(전원 범프)가 생겨도, 상보 데이터선 D0, D0 및 D1, D1의 레벨을 상기와 같은 전원 전압의 변도에 추종시킬 수가 있다. 이것에 의해서 전원저하시에 상보 데이타선의 전위가 전원 전압 이상으로 유지되는 것에 의해서 생기는 동작 마진의 악화등을 방지하는 것으로 유익한 것으로 된다.

상기 공통 상보 데이터선 CD, CD에는 특히 제한되지는 않지만, N채널형의 프리차지 MOSFET Q9 및 Q10의 마련된다. 상기 MOSFET Q9 및 Q10의 게이트에는 프리차지 신호 PC가 공통으로 공급된다. 상기 프리차지 MOSFET Q9 및 Q10은 프리차지 신호 PC가 고레벨로 되는 프리차지 기간에 있어서 온 상태로 되어 공통 상보 데이터선 CD, CD를 제2의 전원 전압 레벨 예를들면 회로의 접지 전위 GND와 같은 저레벨로 한다.

상기 공통 상보 데이터선 CD, CD는 특히 제한되지는 않지만, 차동형 센스 앰프의 입력 단자에 직접 결합된다. 즉 공통 상보 데이터선 CD, CD는 N채널형의 차동증폭 MOSFET Q19, Q20의 게이트에 각각 결합된다. 이들 차동 MOSFET Q19, Q20의 드레인에는 전류 밀러형태로 된 P채널 MOSFET Q21, Q22로 되는 액티브 부하 회로가 마련된다. 상기 차동증폭 MOSFET Q19, Q20은 그 공통 소오스와 회로의 접지 전위 사이에 마련되어 타이밍 신호 SAC에 의해서 온 상태로 되는 N채널형의 파워 스위치 MOSFET Q24에 의해서 동작 상태로 된다. 상기 센스 앰프의 증폭 출력 신호는 리드 회로를 구성하는 CMOS 인버터 회로, N3, N3를 통해서 출력된다.

상기 센스 앰프의 출력 단자, 바꾸어 말하면 인버터 회로 N3의 입력 단자와 전원 전압 Vcc 사이에는 상기 타이밍 신호 SAC를 받는 P채널 MOSFET Q23이 마련된다. 상기 MOSFET Q23은 타이밍 신호 SAC의 저레벨에 의해서 센스 앰프가 비동작 상태로 될 때 온상태로 되어서 그 출력 단자를 전원 전압 Vcc에 풀업한다. 이것에 의해 상기 출력 단자의 전압을 받는 인버터 회로 N3에 있어서, 그 입력 전압이 플로팅 상태의 중간 레벨에 유지되는 것에 의해 생기는 비교적 큰 관통 전류(직류전류)의 발생을 방지하는 것이다.

따라서 상기 MOSFET Q23은 풀업(Vcc 레벨) 또는 풀다운(회로의 접지 전위)용의 고저항 소자로 바꾸어 놓을 수가 있다.

또, 상기 공통 상보 데이터선 CD, CD는 다음의 라이트 회로의 출력 단자에 결합된다.

라이트 회로는 푸시풀 형태로 된 N채널 MOSFET Q25, Q26 및 Q27, Q28로 되어 상보적인 라이트 신호 WD 및 WD가 교차적으로 상기 출력 MOSFET Q25, Q28 및 Q26, Q27에 각각 공급되는 것에 의해서 상보적인 라이트 신호를 형성해서 공통 상보 데이터선 CD, CD에 전달한다. 이것에 의해 선택된 메모리 셀에는 상기 공통 상보 데이터선 CD, CD, 컬럼 스위치 및 상보 데이터선을 통해서 라이트 신호가 공급되는 것에 의해서 라이트 동작이 행하여진다. 또한, 상보적인 라이트 신호 WD, WD는 라이트 동작이이일때에는 함께 저레벨로 되어 상기 MOSFET Q25, Q26 및 Q27, Q28이 함께 오프 상태로 된다. 이것에 의해서 라이트 회로의 출력은 고임피던스 상태로 된다.

타이밍 발생 회로 TG는 칩 이네이블 신호 CE와 리드/라이트 제어 신호 R/W를 받아서 상기 프리차지신호 PC, PC 및 센스 앰프의 동작 타이밍 신호 SAC 등을 형성한다.

다음에 제4도에 도시한 개략 타이밍도를 참조해서 본 실시예의 RAM에 있어서의 리드 동작의 1예를 설명한다.

칩 이네이블 신호 CE가 저레벨일 때, 타이밍 발생 회로 TG는 프리차지 신호 PC를 저레벨로, 프리차지 신호 PC를 고레벨로 한다. 상기 프리차지 신호 PC의 저레벨에 의해서 P채널MOSFET Q5∼Q8등이 온 상태로 되어서 상보 데이터선 D0, D0 및 D1, D1 등을 전원 전압 Vcc와 같은 고레벨에 프리차지한다. 또 프리차지 신호 PC의 고레벨에 의해서 N채널 MOSFET Q9 및 Q10이 온 상태로 되어서 공통 상보 테이타선 CD, CD를 회로의 접지 전위 GND와 같은 저레벨에 프리차지한다.

상기 칩 이네이블 신호 CE가 저레벨에서 고레벨로 변화하는 타이밍에서 래치 회로 FF는 공급된 어드레스 신호 ADD의 래치를 행한다. 이것에 의해 X 어드레스 디코더 및 Y 어드레스 디코더는 래치 회로 FF에 래치된 어드레스 신호 ADD의 해독을 행하여 1개의 워드선 Wi 및 한쌍의 상보 데이터선 Dj, Dj에 대응한 칼럼 선택선 Yj를 고레벨의 선택 상태로 한다.

이것과 동시에, 상기 칩 이네이블 신호 CE의 고레벨의 변호에 의해서 프리차지 신호 PC가 저레벨에서 고레벨로, 프리차지 신호 PC가 고레벨에서 저레벨로 변화하여 상기 프리차지 MOSFET Q5∼Q8 및 Q9, Q10은 오프 상태로 된다.

상기 컬럼 선택선 Yj의 선택 동작에 수반하여 공통 상보 데이터선 CD, CD와 한쌍의 상보 데이터선, Dj, Dj가 결합된다. 이것에 의해서 상보 데이터선 Dj, Dj와 공통 상보 데이터선 CD, CD의 전위는 각각에 기생적으로 부가된 부유용량의 용량비에 따른 같은 중간 전위로 변화하려고 한다.

이때, 워드선 Wi의 선택 동작도 동시에 행하여지고 있으므로, 상보 데이터선 Dj, Dj에는 선택된 메모리셀의 기억 정보에 따른 리드 신호가 나타난다. 따라서, 상보 데이터선 Dj, Dj 및 공통 상보 데이터선 CD, CD의 전위는 상기 중간 전위의 변화와 메모리 셀의 리드 동작에 의한 신호가 중첩되어서 전압으로 된다.

상기 메모리셀의 리드 신호는 앞서 기술한 바와 같이 칼럼 스위치를 구성하는 P채널 MOSFET의 증폭 작용에 의해서 공통 상보 데이터선 CD, CD측에 전달된다.

타이밍 발생 회로 TG는 리드/라이트 제어 신호 R/W에 의해 리드 동작이 지시되었으면 타이밍 신호 SAC를 저레벨에서 고레벨로 변화시킨다. 이것에 의해서 센스 앰프의 파워 스위치 MOSFET Q24가 온 상태로 되어서 차동증폭 MOSFET Q19, Q20에 동작 전류를 공급한다. 이와 같이 센스 앰프가 동작 상태로 되었을 때, 그 입력 전압은 상기 상보 데이터선 Dj, Dj와 공통 상보 데이터선 CD, CD의 결합에 의해서, 그 전위가 중간 전위로 올려지기 때문에, 가장 감도가 높은 동작점에 바이어스되어 그 중간 전위에 중첩된 미소한 리드 신호의 증폭 동작을 행하는 것으로 한다. 이것에 의해서 고속의 리드 동작이 가능하게 된다. 즉, 본 실시예에서는 센스 앰프를 가장 감도가 높은 동작점에서의 증폭 동작을 행하게 하기 위해서 제2단계의 프라차지 기간(이퀄라이즈 기간)을 특히 마련하는 일없이 칼럼 스위치의 선택 동작을 이용하는 것이다. 이것에 의해서, 그 프리차지에 요하는 시간의 설정이 불필요하게 되어 그분만큼 확실한 고속 동작화가 도모되는 것이다.

또, 상보 데이터선 D0, D0 및 D1, D1 등을 전원 전압 Vcc 측에 프리차지하는 것이므로, 워드선의 선택 동작을 메모리 액세스와 동시에 행하여도 메모리 셀의 정보가 잘못되어서 반전되는 일이 없다. 이것과는 반대로, 상보 데이터선 D0, D0 및 D1, D1등을 모두 회로의 접지 전위에 프리차지하는 방식에서는 잘못된 라이트가 생기기 쉽다. 왜냐하면, 상보 데이터선의 함께 저레벨의 상태에서 워드선이 선택되면 메모리 셀을 구성하는 플립 플롭의 고레벨측 전위는 비교적 용이하게 저레벨측 전위로 변화하고 말기 때문이다. 예를들면 제3도에 도시된 메모리 셀에 있어서, 노드 A에 고레벨 전위가 유지되고, 노드 B에 저레벨 전위가 유지되어 있다고 한다. 상보 데이터선 D0, D0가 함께 저레벨 전위의 상태에서 워드선 W0가 고레벨로 되면 부하 저항 R1 및 MOSFET Q3을 거쳐서 전원 전압 Vcc 공급 단자와 데이터선 D0 사이에 전류가 흐른다.

그 결과, 부하 저항 R1에 의해서 생기는 전압강하에 의해 노드 A의 전위가 고레벨에서 저레벨로 바라지 않게 변화하고 만다.

이 경우, 본 실시예와 같이 상보 데이터선 D0, D0가 함께 고레벨이면 워드선 W0가 고레벨로 되어도, 상기 노드 A의 전위는 고레벨을 유지한다. 또 상기 노드 B의 저레벨 전위도 그대로 유지된다. 노드 B가 결합되는 데이터선 D0에 프리차지된 전하는 온 상태의 MOSFET Q2를 거쳐서 디스차지되므로, 상기 노드 B의 전위가 저레벨에서 고레벨로 바라지 않게 변화하는 일이 없다. 이것에 의해 상보 테이타선에 대한 프리차지 동작 종료후 즉시 워드선 선택 동작등을 개시할 수가 있다.

제5도에는 상기 메모리 어레이 M-ARY에 있어서 상보 데이터선에 있어서의 용량 C1의 용량값 DC와 공통 상보 데이터선에 있어서의 용량 C2의 용량값 CDC와의 용량비 DC/CDC와 액세스 시간 TA의 관계를 도시하고 있다. 이 특성도는 컴퓨터 시물레이션에 의해 구한 것이며, 가장 액세스 시간 TA가 짧게 되는 것은 상보 데이터선의 용량값 DC에 대하여 공통상보 데이터선의 용량값 CDC를 1/2에 설정한 경우이다. 이 이유는 공통 상보 데이터선 CD, CD측의 용량값을 상보 데이터선의 용량값 DC에 대해서 가볍게 하므로서, 상기 컬럼 스위치의 선택 동작에 수반하여 공통 상보 데이터선 CD, CD의 전위를 고속으로 센스 앰프의 가장 높은 감도의 동작점으로 변화시킬 수 있기 때문이다.

따라서 상기 용량비로 되도록, 1개의 공통 상보 데이터선 CD, CD에 결합되는 상보 데이터선의 수를 설정 하던가, 공통 상보 데이터선의 기생 용량이 작을때에는 공통 상보 데이터선에 더미 용량을 부가하는 것이 바람직하다. 반대로 공통 상보 데이터선의 용량값이 클때에는 상보 데이터선을 분할해서 각각의 센스 앰프를 마련하도록 하던가, 그렇지 않으면 상보 데이터선에 결합되는 메모리 셀의 수를 증가시키면 좋다.

이와 같이 메모리 어레이 M-ARY를 구성하는 워드선이나 데이터선의 수의 조정등에 의해서 가장 효율적인 리드 동작이 가능하게 되는 것이다.

또한, 라이트 동작은 큰 신호 레벨을 사용해서 메모리 셀로의 라이트 동작을 행하는 것이므로, 리드 동작에 비해서 짧은 시간에서 라이트를 행할 수가 있다. 따라서 RAM의 액세스 시간은 리드 동작에 결정되는 것이며 상기의 프리차지 방식 및 그메모리 액세스의 채용에 의해서 RAM의 고속화를 실현할 수 있는 것이다.

또한, 제3도에 도시하는 실시예에 있어서, 공통 상보 데이터선 CD, CD에 각각 접속되는 기생용량의 값을 서로 상이하게 하는 것에 의해, 메모리 셀에 기억된 정보의 리드 동작의 고속화를 도모하는 것이 가능하다. 이 실시예에 있어서는 공통 데이터선 D0에 접속되는 기생용량의 용량값을, 공통 데이터선 CD에 접속되는 기생용량이 용량값보다도 작게하는 것이 유리하다. 용량값의 대소 관계를 상기와 같이 설정하는 것에 의해, 이것에 따라서 공통 상보 데이터선 CD, CD의 각각 의 전위의 고레벨 방향으로의 상승 속도의 대소 관계를 제어할 수 있게 된다. 즉 칼럼 스위치(예를들면 MOSFET Q11,Q12,Q15 및 Q16)가 온 상태로 되는 것에 의해 공통 상보 데이터선 CD, CD의 전위는 함께 저레벨에서 고레벨 방향으로 상승하지만, 그 상승 속도는 공통 데이터선 CD 측보다도 공통 데이터선 CD측이 빠르다.

따라소, 메모리 셀의 상기 노드 B에 저레벨의 정보가 기억되고, 상기 노드 A에 저레벨의 정보가 기억되어 있을 경우에는, 상기 메모리 셀 정보에 따라서 상보 데이터선 D0, D0간에 생기는 미소한 전위차의 방향과 용량값차에 따라서 상기 공통 상보 데이터선 CD, CD간에 생기는 전위차의 방향과는 일치한다. 따라서 상기 상보 데이터선 D0, D0간에 생긴 미소한 전위차는 보다 고속으로 확대된다. 그러므로 MOSFET Q19∼Q24로 되는 센스 앰프에 의한 증폭 동작이 고속화된다.

이 경우, MOSFET Q22와 Q20의 공통 접속점에 형성되는 센스 앰프의 출력 신호는 고레벨에서 저레벨로 고속으로 변화한다.

이것에 대해서, 메모리 셀의 상기 노드 B에 저레벨의 정보가 기억되고, 상기 노드 A에 고레벨의 정보가 기억되어 있을 경우에는, 상기 메모리 셀의 정보에 따라서 상보 데이터선 D0, D0간에 생기는 미소한 전위차의 방향과 용량값의 차에 따라서 상기 공통 상보 데이터선 CD, CD간에 생기는 전위차의 방향과는 일치하지 않는다. 그러나 이것에 의해서 리드 동작의 고속화가 방해되는 일은 없다. 왜냐하면 이 경우 MOSFET Q22와 Q20의 공통 접속점에 형성되는 센스 앰프의 출력 신호는 프리차지시의 고레벨을 그대로 유지하기 때문이다.

따라서 본 발명의 센스 앰프를 사용한 경우에는, 그 출력신호가 고레벨에서 저레벨로 변화할 경우의 동작을 고속화 하기만 하면 정보 리드 동작의 고속화를 도모할 수가 있다.

또한, 공통 데이터선 CD에 접속된 기생 용량의 용량값을 공통 데이터선 CD에 접속되는 기생용량의 용량값보다도 극단적으로 작게하면 메모리 셀 정보 자체가 반전되어 잘못된 정보가 리드된다는 잘못된 동작이 생긴다. 본 발명자의 검토에 의하면, 상기 용량값의 비율은 예를들면 6:5정도가 바람직하다.

상기 실시예에서 얻어지는 작용 효과는 다음과 같다. 즉 (1) 프리차지 기간에 있어서, 메모리 셀이 결합되는 데이터선쌍을 전원 전압측에 프리차지하여 컬럼 스위치를 거쳐서 상기 데이터선에 결합되는 공통데아타선을 회로의 접지 전위측에 프리차지한다. 그 결과 메모리 셀의 선택 동작에 수반하여 칼럼 스위치를 거쳐서 데이터선쌍과 공통 데이터선쌍이 결합되는 것에 의해서 1회의 프리차지 동작에 의해 데이터선쌍 및 공통 데이터쌍의 전위를 중간 전위에 설정할 수 있다.

따라서, 메모리 셀의 선택 동작과 함께 가장 높은 감도의 동작점에서 센스 앰프가 리드 신호의 증폭을 행하는 것으로 되어 프리차지에 요하는 시간의 단축과 겹쳐서 고속 리드 동작을 실현할 수 있다는 효과가 얻어진다.

(2) 칼럼 스위치를 이용해서 상기 데이터선쌍 및 공통 데이터선쌍의 전위를 중간 전위에 설정하기 때문에, 회로의 간소화를 도모할 수 있다는 효과가 얻어진다.

(3) 프리차지 기간에 있어서, 메모리 셀이 결합되는 데이터선쌍을 전원 전압측에 프리차지하여 컬럼 스위치를 거쳐서 상기 데이터선쌍에 결합되는 공통 데이터선쌍을 회로의 접지 전위측에 프리차지해 놓는 것에 의해, 메모리 셀의 선택 동작이나 센스 앰프의 동작 타이밍에 각별한 시간 마진을 마련할 필요가 없으므로 그 타이밍 설정이 간단하게 되어 동작 마진;을 크게 할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다. 예를들면 스테이틱형 RAM으로서의 메모리 셀은 P채널 MOSFET와 N채널 MOSFET를 조합해서 구성된 완전 스테이틱형 메모리 셀을 사용하는 것이라도 좋다. 또, 공통 상보 데이터선을 분할해서 각각에 센스 앰프를 마련한 경우, 그 출력측에 제2의 칼럼 선택 회로를 마련하던가, 또는 센스 앰프 그 자체를 제2의 칼럼선택 신호에 의해서 선택적으로 동작 상태로 하는 것이라도 좋다. 또 메모리 액세스는 어드레스 신호의 변화를 검출해서 상기 프리차지 신호를 발생시킨다는 내부 동기식에 의해 행하는 것이라도 좋다.

이상의 설명에서는 주로 본 출원 발명자에 의해서 이루어진 발명을 그 배경으로 된 기술분야인 디지털 집적 회로의 내장된 RAM에 적용한 경우를 예로 해서 설명하였지만, 이것에 한정되는 것은 아니고, 본 발명은 예를 들면 1칩 마이크로 컴퓨터에 내장된 TAM, 또는 외부 기억 장치로서의 반도체 기억 장치등에도 마찬가지로 이용할 수 있는 것이다. 또 상기한 바와 같은 RAM외에 마스크형 ROM(리드 온리 메모리)나 EPROM(이레이저블 프로그래메이블 ROM) 등과 같은 각종 ROM에 있어서도 마찬가지로 적용할 수 있다. 이와 같은 ROM에 있어서는 메모리 셀은 1개의 데이터선에 결합되는 것이므로 차동형의 센스 앰프를 사용할 경우에는, 기준 전압을 형성해서 그리드 신호를 센스하는 것이다. 이 경우, 기준 전압은 정전압 회로나 더미 셀을 사용해서 형성할 수 있는 것이다. 이와 같은 각종 ROM에 있어서도, 데이터선을 전원 전압측에 프리차지하여 공통 데이타선을 회로의 접지 전위에 프리차지해 놓고 메모리 셀의 선택 동작에 수반하여 공통 데이터선의 직류 전위를 센스 앰프의 가장 감도가 높은 동작점에 설정할 수가 있으므로, 리드 동작의 고속화가 가능하게 된다.

Claims

여러개의 워드선(W0,Wn), 제1데이타(D0,D0), 상기 제1데이타 선쌍에 대응하여 마련된 제2데이터선쌍(CD,CD), 각 워드선과 상기 제1데이타선쌍에 각각 결합된 여러개의 메모리 셀(MC), 상기 제1데이타선쌍과 상기 제2데이타선쌍을 전기적으로 분리 또는 결합하기 위한 스위치 수단(Q11,Q12,Q15,Q16), 상기 제1데이타선쌍의 전압을 제1전압 레벨(Vcc)로 설정하기 위한 제1프리차지 수단(Q5,Q6), 상기 제1데이타선쌍의 전압을 제2전압 레벨(GND)로 설정하기 위한 제2프리차지 수단(Q9,Q10)과 상기 제2데이타선쌍에 결합되는 센스 앰프(Q19,Q20,Q21,Q22,Q23,Q24)를 포함하며, 선택된 하나의 메모리 셀의 정보는 상기 제1데이타선쌍, 상기 스위치 수단 및 상기 제2데이타선쌍을 거쳐서 상기 센스 앰프에 전달되는 반도체 기억장치.
특허청구의 범위 제1항에 있어서, 상기 제1전압 레벨은 정의 전원 전압 레벨(Vcc)인 반도체 기억장치.
특허청구의 범위 제2항에 있어서, 상기 스위치 수단은 선택되어야 할 메모리 셀에 대응하는 워드선의 전압이 선택 레벨로 변화하는 타이밍 동기하여 상기 제1데이타선쌍과 상기 제2데이타선쌍을 결합하는 반도체 기억장치.
특허청구의 범위 제3항에 있어서, 어드레스 신호를 받는 디코더(FF,G4)에 의해 상기 스위치 수단의 동작이 제어되는 반도체 기억장치.
여러개의 워드선(W0,Wn), 제1데이타선쌍(D0,D0), 제2데이타선쌍(D1,D1), 상기 제1데이타선쌍과 상기 제2데이타선쌍에 대응하여 마련된 제3데이타선쌍(CD,CD), 각 워드선과 상기 제1데이타선쌍에 각각 결합된 제1메모리 셀군, 각 워드선과 상기 제2데이타선쌍에 각각 결합된 제2메모리 셀군, 상기 제1데이타선쌍과 상기 제3데이타선쌍을 전기적으로 분리 또는 결합하기 위한 제1스위치 수단(Q11,Q12,Q15,Q16), 상기 제2데이타선쌍과 상기 제3데이타선쌍을 전기적으로 분리 또는 결합하기 위한 제2스위치 수단(Q13,Q14,Q17,Q18), 상기 제1데이타선쌍의 전압 및 상기 제3데이타선쌍의 전압을 제1전압 레벨로 설정하기 위한 제1프리차지 수단(Q5,Q6,Q7,Q8), 상기 제2데이타선쌍의 전압을 제2전압 레벨로 설정하기 위한 제2프리차지 수단(Q9,Q10)과 상기 제3데이타선쌍에 결합되는 센스 앰프(Q19,Q20,Q21,Q22,Q23,Q24)를 포함하며, 상기 제1메모리 셀군에서 선택된 하나의 메모리 셀의 정보는 상기 제1데이타선쌍, 상기 제1스위치 수단 및 상기 제3데이타선쌍을 거쳐서 상기 센스 앰프에 전달되고, 상기 제2메모리 셀군에서 선택된 하나의 메모리 셀의 정보는 상기 제2데이타선쌍, 상기 제2스위치 수단 및 상기 제3데이타선쌍을 거쳐서 상기 센스 앰프에 전달되는 반도체 기억 장치.
특허 청구의 범의 제5항에 있어서, 상기 제1전압 레벨은 정의 전원 전압(Vcc) 레벨인 반도체 기억 장치.
특허청구의 범위 제6항에 있어서, 상기 제1스위치 수단 또는 상기 제2스위치 수단은 선택되어야할 메모리 셀에 대응하는 워드선의 전압이 선택 레벨로 변환하는 타이밍에 동기하여 상기 제1데이타선쌍(D0,D0)과 상기 제3데이타선쌍(CD,CD,또는 상기 제2데이타선쌍(D1,D1)와 상기 제3데이타선쌍(CD,CD)를 결합하는 반도체 기억 장치
특허청구의 범위 제7항에 있어서, 어드레스 신호를 받는 디코더(FF,G3,G4)에 의해 상기 제1스위치 수단 및 상기 제2스위치 수단의 동작이 제어되는 반도체 기억 장치.
특허청구의 범위 제1항에 있어서, 상기 제1 및 제2데이타선쌍은 소정의 용량을 갖고, 상기 제2데이타선쌍(CD,CD)의 용량 (C2)은 상기 제1데이타선쌍(D0,D0)의 용량(C1)보다 작은 반도체 기억 장치.
특허청구의 범위 제9항에 있어서, 상기 제2데이타선쌍(CD,CD)의 한쪽 데이터선의 용량은 다른쪽 데이터선의용량보다 크게 된 반도체 기억 장치.
특허청구의 범위 제1항에 있어서, 여러개의 상기 제1데이타선쌍(D0,D0; D1,D1)이 마련되고, 상기 제2데이타선쌍은 상기 여러개의 제1데이타선쌍에 대응하여 마련된 공통 상보 데이터선쌍(CD,CD)인 반도체 기억 장치.
특허청구의 범위 제1항에 있어서, 상기 제1 및 제2데이타선쌍의 전압 레벨을 상기 제1전압 레벨과 접지 전압 레벨(GND)의 중간 레벨로 설정하기 위해, 상기 스위치 수단에 의해 상기 제1데이타선쌍과 상기 제2데이타선쌍의 결합되는 반도체 기억 장치.
특허청구의 범위 제12항에 있어서, 선택되어야 할 메모리 셀에 대응하는 워드선 전압이 선택 레벨로 변화하는 타이밍에 동기하여 상기 스위치 수단은 상기 제1데이타선쌍과 상기 제2데이타선쌍을 결합하는 반도체 기억 장치.
특허청구의 범위 제5항에 있어서, 상기 제1 또는 제2스위치 수단이 상기 제1 또는 제2데이타선쌍과 상기 제3데이타선쌍(CD,CD)를 결합하는 것에 의해, 상기 제1 및 제3데이타선쌍의 전압 레벨 또는 상기 제2 및 제3데이타선쌍의 전압 레벨을 상기 제1전압 레벨과 접지 전압 레벨(GND)의 중간 전압 레벨로 설정하는 반도체 기억 장치.
특허청구의 범위 제14항에 있어서, 선택되어야 할 메모리 셀에 대응하는 워드선 전압이 선택 레벨로 변화하는 타이밍에 동기하여 상기 제1 또는 제2스위치 수단은 상기 제1데이타선쌍과 상기 제3데이타선쌍 또는 상기 제2데이타선쌍과 상기 제3데이타선쌍을 결합하는 반도체 기억 장치.
여러개의 워드선(W0,Wn), 제1데이타선쌍(D0,D0), 상기 제1데이타선쌍을 대응하여 마련된 제2데이타선쌍(CD,CD), 각 워드선과 상기 제1데이타선쌍에 각각 결합된 여러개의 메모리 셀(MC), 상기 제1데이타선쌍과 상기 제2데이타선쌍을 전기적으로 분리 또는 결합기 위한 스위치 수단(Q11,Q12,Q15,Q16), 상기 제1데이타선쌍의 전압을 제1전압 레벨(Vcc)로 설정하기 위한 제1프리차지 수단(Q5,Q6), 상기 제2데이타선쌍의 전압을 상기 제1전압 레벨과는 다른 제2전압 레벨(GND)로 설정하기 위한 제2프리차지 수단(Q9,Q10)과 선택된 메모리 셀의 정보가 상기 제1데이타선쌍, 상기 스위치 수단 및 상기 제2데이타선쌍을 거쳐서 전달되는 센스 앰프(Q19,Q20,Q21,Q22,Q23,Q24)를 포함하며,상기 제1프리차지 수단은 상기 제1데이타선쌍과 상기 제1전압 레벨이 공급되는 제1전원을 접속하는 제1스위치 수단(Q5,Q6)을 포함하고, 상기제2프리차지 수단은 상기 제2데이타선쌍과 상기 제2전압 레벨이 공급되는 제1전원을 접속하는 제2스위치 수단(Q9,Q10)을 포함하고, 상기 제1 및 제2데이타선쌍이 서로 결합되기 전에 상기 제1 및 제2 스위치 수단은 소정 기간 온 상태로 되고, 선택된 메모리 셀의 정보가 상기 센스 앰프에 전달되는 동안 제1 및 제2 스위치 수단은 오프 상태로 되는 반도체 기억 장치.
특허청구의 범위 제1항에 있어서, 상기 제1 및 제2프리차지 수단은 MOS 트랜지스터로 이루어지는 반도체 기억 장치.
특허청구의 범위 제5항에 있어서, 상기 제1 및 제2프리차지 수단은 MOS 트랜지스터로 이루어지는 반도체 기억 장치.
특허청구의 범위 제16항에 있어서, 상기 제1 및 제2프리차지 수단은 MOS 트랜지스터로 이루어지는 반도체 기억 장치.