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JP2842816B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2842816B2
JP2842816B2 JP7266922A JP26692295A JP2842816B2 JP 2842816 B2 JP2842816 B2 JP 2842816B2 JP 7266922 A JP7266922 A JP 7266922A JP 26692295 A JP26692295 A JP 26692295A JP 2842816 B2 JP2842816 B2 JP 2842816B2
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JP
Japan
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bit line
level
circuit
potential
transistor
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JP7266922A
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弘靖 川原
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NIPPON DENKI AISHII MAIKON SHISUTEMU KK
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NIPPON DENKI AISHII MAIKON SHISUTEMU KK
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Priority to KR1019960047333A priority patent/KR100255542B1/ko
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
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    • G11C—STATIC STORES
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にｎチャネル型のトランジスタを駆動用とするフ
リップフロップ型のメモリセルを配列したスタティック
型の特定用途向け集積回路用の半導体記憶装置に関す
る。
【０００２】
【従来の技術】ｎチャネル型のトランジスタを駆動用ト
ランジスタとしてフリップフロップ回路を形成し、これ
をメモリセルとして配列した半導体記憶装置の一般的な
例（第１の例）を図５に示す。
【０００３】この半導体記憶装置は、ソースをそれぞれ
接地電位点と接続しゲートを互いに相手方のドレインと
接続する駆動用のｎチャネル型のトランジスタＱ１，Ｑ
２、ソースに高電位側の電源電位Ｖｃｃをそれぞれ受け
ドレインをそれぞれトランジスタＱ１，Ｑ２のドレイン
と対応接続しゲートをそれぞれトランジスタＱ１，Ｑ２
のゲートと対応接続してこれらトランジスタＱ１，Ｑ２
と共にＣＭＯＳ型のフリップフロップ回路を形成する負
荷素子のｐチャネル型のトランジスタＱ３，Ｑ４、ソー
ス，ドレインのうちの一方をトランジスタＱ１，Ｑ３の
ドレインと接続するスイッチング用のｎチャネル型のト
ランジスタＱ５、並びにソース，ドレインのうちの一方
をトランジスタＱ２，Ｑ４のドレインと接続するスイッ
チング用のｎチャネル型のトランジスタＱ６をそれぞれ
備えた複数のメモリセルＭＣ１〜ＭＣｍを配列したメモ
リセル列と、これら複数のメモリセルＭＣ１〜ＭＣｍそ
れぞれと対応して設けられ選択レベルのとき対応するメ
モリセルを選択状態とする複数のワード線ＷＬ１〜ＷＬ
ｍと、上記メモリセル列のメモリセルＭＣ１〜ＭＣｍの
トランジスタＱ５のソース，ドレインのうちの他方、及
びトランジスタＱ６のソース，ドレインのうちの他方と
それぞれ対応接続しこれらメモリセルＭＣ１〜ＭＣｍの
うちの選択状態のメモリセルの記憶データを相補型のデ
ータとして伝達する互いに対をなす第１及び第２のビッ
ト線ＢＬ１，ＢＬ２と、第１の入力端をビット線ＢＬ１
と接続する２入力型のＮＡＮＤゲートＧ１、第１の入力
端をビット線ＢＬ２と接続し第２の入力端をＮＡＮＤゲ
ートＧ１の出力端と接続し出力端をＮＡＮＤゲートＧ１
の第２の入力端と接続してＮＡＮＤゲートＧ１と共にフ
リップフロップ回路を形成するＮＡＮＤゲートＧ２、及
びＮＡＮＤゲートＧ１の出力信号をレベル反転して出力
するインバータＩＶ１を備えビット線ＢＬ１，ＢＬ２間
の差電圧を検知し増幅して出力するセンス増幅回路１と
を有する構成となっている。
【０００４】この半導体記憶装置において、選択状態の
メモリセルからその記憶データを読出す場合、ビット線
ＢＬ１，ＢＬ２には多数のメモリセルＭＣ１〜ＭＣｍが
接続され、かつ配線長も長いので、これらビット線ＢＬ
１，ＢＬ２の負荷が大きくなり、ビット線ＢＬ１，ＢＬ
２のレベル遷移時間が長くなる。また、不純物拡散層の
型の違いにより、一般的には、ｐチャネル型のトランジ
スタの電流駆動能力はｎチャネル型のトランジスタより
低いため、ビット線ＢＬ１，ＢＬ２がｎチャネル型のト
ランジスタＱ１，Ｑ２により高レベルから低レベルへと
変化するときは速く、ｐチャネル型のトランジスタＱ
３，Ｑ４により低レベルから高レベルへと変化するとき
は大幅に遅くなる。この問題はメモリセルＭＣ１〜ＭＣ
ｍの負荷回路を、ｐチャネル型のトランジスタＱ３，Ｑ
４の代りに抵抗とした場合でも同様である。
【０００５】これを改善するために、例えば、特開昭６
３−９０９５号公報又は特開平４−１０２２９４号公報
記載の半導体記憶装置では、ビット線を高レベル，低レ
ベルの中間電位にプリチャージする方法を採用している
が、プリチャージが完了するまでは読出し動作に移行で
きないため、このプリチャージ期間が動作速度の改善に
対する妨げとなる。
【０００６】そこで、特定用途向け集積回路（以下ＡＳ
ＩＣという）等で使用される半導体記憶装置では、ビッ
ト線にその電位上昇を高速化するためのプルアップ回路
を設ける方法が一般的に採用されている。このプルアッ
プ回路を備えた従来の半導体記憶装置の一例（第２の
例）を図６に示す。
【０００７】この半導体記憶装置は、図５に示された半
導体記憶装置にプルアップ回路２，２ｘが設けられた構
成となっている。
【０００８】プルアップ回路２は、ソースに高電位側の
電源電位Ｖｃｃを受けドレインをビット線ＢＬ１と接続
しゲートをビット線ＢＬ２と接続するｐチャネル型のト
ランジスタＱ２１を備えて構成され、プルアップ回路２
ｘは、ソースに高電位側の電源電位Ｖｃｃを受けドレイ
ンをビット線ＢＬ２と接続しゲートをビット線ＢＬ１と
接続するｐチャネル型のトランジスタＱ２２を備えて構
成される。
【０００９】この半導体記憶装置の動作について、図７
に示された波形図を併せて参照し説明する。
【００１０】ビット線ＢＬ１が低レベルから高レベルへ
と変化するとき、ビット線ＢＬ２は高レベルから低レベ
ルへと変化する。このとき、ビット線ＢＬ２の電位がプ
ルアップ回路２のトランジスタＱ２１のしきい値電圧Ｖ
ｔａを越えて低下するとトランジスタＱ２１はオンとな
り、このトランジスタＱ２１を介してビットＢＬ１に電
源電位Ｖｃｃが供給され、ビット線ＢＬ１の高レベル
（電源電位Ｖｃｃレベル）へと到達時間を速くすること
ができる（なお、プルアップ回路２がない場合（図５の
場合）には、破線のように高レベルへの到達時間が長く
なる）。また、プルアップ回路２ｘのトランジスタＱ２
２は、レベル変化開始当初はオンとなっているが、メモ
リセルＭＣ１〜ＭＣｍのトランジスタＱ２はトランジス
タＱ２２よりはるかに大きい電流駆動能力をもっている
ので、このトランジスタＱ２２のオン状態による影響は
小さい。なお、このときの高レベル，低レベルのデータ
の具体的な読出し時間は、例えば低レベルが２．９ｎｓ
に対し高レベルが４．２ｎｓ程度である。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、選択状態のメモリセルによ
って大きな負荷のビット線ＢＬ１，ＢＬ２をレベル変化
させるとき、高レベルから低レベルへのレベル変化は、
電流駆動能力の大きいｎチャネル型のトランジスタＱ
１，Ｑ２を介して行なわれるためその速度は速いが、低
レベルから高レベルへの変化は電流駆動能力の小さいｐ
チャネル型のトランジスタＱ３，Ｑ４（又は抵抗負荷）
を介して行なうことになるためその速度が大幅に遅くな
るという問題点があり、この問題点を改善するためのプ
ルアップ回路２，２ｘを設けた第２の例では、高レベル
低レベルのデータの読出し時間差が大幅に改善されるも
のの、低レベルデータの読出し時間（例えば２．９ｎ
ｓ）に比べ高レベルデータの読出し時間（例えば４．２
ｎｓ）の方が依然として長く、その分、全体の読出し速
度が遅くなるという問題点がある。この問題点を解決す
るために、プルアップ電位を下げる方法もあるが、ノイ
ズ等の悪影響がセンス増幅回路１に対して発生する。
【００１２】そこで本発明の目的は、センス増幅回路に
対しノイズ等の悪影響を及ぼすことなく高レベル，低レ
ベルのデータの読出し時間差を小さくし、読出し速度を
速くすることができる半導体記憶装置を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、ｎチャネル型のトランジスタを駆動用トランジスタ
とするフリップフロップ型の複数のメモリセルを配列し
たメモリセル列と、前記複数のメモリセルそれぞれと対
応して設けられ選択レベルのとき対応するメモリセルを
選択状態とする複数のワード線と、前記メモリセル列の
選択状態のメモリセルの記憶データを相補型として伝達
する対をなす第１及び第２のビット線と、これら第１及
び第２のビット線間の差電圧を検知し増幅して出力する
センス増幅器と、前記第２のビット線の電位に従って前
記第１のビット線を第１の電位の高レベルにプルアップ
する第１のプルアップ回路と、前記第１のビット線の電
位に従って前記第２のビット線を前記第１の電位より所
定の電位だけ低い第２の電位の高レベルにプルアップす
る第２のプルアップ回路とを有している。
【００１４】また、第１のプルアップ回路が、ソースに
高電位側の電源電位を受けドレインを第１のビット線と
接続しゲートを第２のビット線と接続するｐチャネル型
の第１のトランジスタから成り、第２のプルアップ回路
を、ドレインを前記第２のビット線と接続しゲートを前
記第１のビット線と接続するｐチャネル型の第２のトラ
ンジスタと、一端をこの第２のトランジスタのソースと
接続し他端に前記高電位側の電源電位を受けて所定の電
圧だけ降下させて前記第２のトランジスタのソースに伝
達する電圧降下素子とを備えた回路とし、電圧降下素子
を、ダイオード素子とし、このダイオード素子を、ダイ
オード，コレクタ及びベースを接続したバイポーラトラ
ンジスタ，並びにドレイン及びゲートを接続した電界効
果トランジスタの１つとして構成される。
【００１５】また、センス増幅器を、第１及び第２のビ
ット線から相補型のデータを受けてそのレベルに変化に
応じて出力するデータのレベルを変化させるデータ出力
部を含み、このデータ出力部から出力されるデータの高
レベル，低レベルのうちの一方から他方へのレベル変化
時の最終レベルが、前記第１のビット線の高レベルのデ
ータによって決定される回路とし、センス増幅器のデー
タ出力部を、第１の入力端を第１のビット線と接続する
２入力型の第１のＮＡＮＤゲートと、第１の入力端を第
２のビット線と接続し第２の入力端を前記第１のＮＡＮ
Ｄゲートの出力端と接続し出力端を前記第１のＮＡＮＤ
ゲートの第２の入力端と接続する２入力型の第２のＮＡ
ＮＤゲートとを備え、前記第１のＮＡＮＤゲートの出力
端をデータ出力端とする回路として構成される。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００１７】図１は本発明の第１の実施の形態を示す回
路図である。
【００１８】この実施の形態が図６に示された半導体記
憶装置と相違する点は、プルアップ回路２ｘに代えて、
ドレインをビット線ＢＬ２と接続しゲートをビット線Ｂ
Ｌ１と接続するｐチャネル型のトランジスタＱ２２と、
ドレイン及びゲートをトランジスタＱ２２のソースと接
続しソースに高電位側の電源電位Ｖｃｃを受けてしきい
値電圧（Ｖｔｂ）分だけ電圧降下させてトランジスタＱ
２２のソースに伝達するｐチャネル型のトランジスタＱ
２３とを備え、ビット線ＢＬ２を、ビット線ＢＬ１の電
位に従って電源電位Ｖｃｃよりしきい値電圧Ｖｔｂだけ
低い電位の高レベルにプルアップするプルアップ回路２
ａを設けた点にある。
【００１９】次にこの実施の形態の動作について、図２
に示された波形図を併せて参照し説明する。
【００２０】選択状態のメモリセル（例えばＭＣ１）か
らその記憶データが読出されてビット線ＢＬ１が低レベ
ルから高レベルへと変化するとき、ビット線ＢＬ２は高
レベルから低レベルへと変化する。このとき、ビット線
ＢＬ２の電位がプルアップ回路２のトランジスタＱ２１
のしきい値電圧Ｖｔａを越えて低下すると、トランジス
タＱ２１はオンとなり、このトランジスタＱ２１を介し
てビット線ＢＬ１に電源電位Ｖｃｃが供給され、ビット
線ＢＬ１の高レベル（電源電位Ｖｃｃレベル）への到達
時間を速くする。このビット線ＢＬ１が低レベルから高
レベルへと変化する過程において、プルアップ回路２の
トランジスタＱ２１のゲートに供給される電位、すなわ
ちビット線ＢＬ２の電位は、この読出し動作を開始する
前の動作で、プルアップ回路２ａの電圧降下用のトラン
ジスタＱ２３によって電源電位Ｖｃｃに対しトランジス
タＱ２３のしきい値電圧（Ｖｔｂ）分だけ低い電位（Ｖ
ｃｃ−Ｖｔｂ）にプルアップされており、読出し動作
時、この電位から低レベルへと低下し始めるので、ビッ
ト線ＢＬ２の電位がトランジスタＱ２１のしきい値電圧
（Ｖｔａ）を越えて低下するまでの時間が、電源電位Ｖ
ｃｃから低下し始める従来例に比べて速くなり、トラン
ジスタＱ２１がオンするまでの時間、従ってビット線Ｂ
Ｌ１を電源電位Ｖｃｃレベルにアップする時間を速くす
ることができる。
【００２１】具体的には、低レベルの読出し時間２．９
ｎｓに対し高レベルの読出し時間を３．７ｎｓとするこ
とができ、これらの読出し時間の差も小さくすることが
できる。
【００２２】この実施の形態において、ビット線ＢＬ１
が低レベルから高レベルへ、ビット線ＢＬ２が高レベル
から低レベルへと変化するときのセンス増幅回路１のレ
ベル遷移状態をみると、まず、ビット線ＢＬ２の低レベ
ルへの変化によりＮＡＮＤゲートＧ２の出力が高レベル
となり、続いてビット線ＢＬ１の高レベルへの変化によ
りＮＡＮＤゲートＧ１の出力が低レベルへと変化してレ
ベル変化の最終状態となる。この低レベルのデータがイ
ンバータＩＶ１でレベル反転されて高レベルとして出力
される。また、ビット線ＢＬ１が高レベルから低レベル
へと変化するとき（ＢＬ２はこの逆）のレベル遷移状態
をみると、まず、ビット線ＢＬ１の低レベルへの変化に
よりＮＡＮＤゲートＧ１の出力が高レベルへと変化し、
この高レベルのデータがインバータＩＶ１でレベル反転
されて低レベルのデータとして出力される。しかしこの
とき、レベル変化の最終状態とはなっていない。この
後、ビット線ＢＬ２の高レベルへの変化によりＮＡＮＤ
ゲートＧ２の出力が低レベルへと変化し、レベル変化の
最終状態となる。
【００２３】すなわち、このセンス増幅回路１は、ビッ
ト線ＢＬ１の高レベルへの変化によってレベル遷移時の
最終状態が決定されると共にこの最終状態のデータのレ
ベルが出力される。一方、ビット線ＢＬ１の低レベルへ
の変化は直ちに出力データのレベル変化として現れ、こ
のときレベル遷移の最終状態には至っていない。つま
り、ビット線ＢＬ１の高レベルへの変化を高速化するの
が読出し動作の高速化につながり、ビット線ＢＬ２の高
レベルへの変化は、出力データの高速化には直接影響し
ない。従って、ビット線ＢＬ１側を電源電位Ｖｃｃより
低い電位（Ｖｃｃ−Ｖｔｂ）にプルアップする必要がな
く、出力データのレベルを決定するビット線ＢＬ１の高
レベルを電源電位Ｖｃｃとすることができるので、セン
ス増幅回路１への入力データのノイズに対する余裕を大
きくすることができる。
【００２４】この実施の形態では、センス増幅回路１を
ＮＡＮＤゲートＧ１，Ｇ２によるフリップフロップ回路
を含む回路としたが、フリップフロップ回路を含まない
通常の増幅回路（例えばビット線ＢＬ１にインバータ２
個を縦続接続した回路）であってもよい。この場合ビッ
ト線ＢＬ１のレベルがそのまま出力されるが、読出し動
作の高速化及び耐ノイズ性は上記実施の形態と同様であ
る。
【００２５】図３及び図４はそれぞれ本発明の第２及び
第３の実施の形態を示す回路図である。
【００２６】図３においては、プルアップ回路２ｂの電
圧降下素子を、コレクタ及びベースを接続したバイポー
ラトランジスタＱ２４とし、図４においては、プルアッ
プ回路２ｃの電圧降下素子を、ドレイン及びゲートを接
続したｎチャネル型のトランジスタＱ２５としたもので
ある。
【００２７】これら第２及び第３の実施の形態において
も、第１の実施の形態と同様の効果があることは言うま
でもない。
【００２８】なお、これら第１〜第３の実施の形態にお
いて、プルアップ回路２ａ〜２ｃ内の直列接続されてい
るトランジスタＱ２２と電圧降下素子（Ｑ２３〜Ｑ２
５）との接続順を入れ換えてもよい。また、これら第１
〜第３の実施の形態において、ビット線ＢＬ２と接続す
る（ゲートを）センス増幅回路１のｐチャネル型のトラ
ンジスタのしきい値電圧の絶対値を、プルアップ回路２
ａ〜２ｃの電圧降下素子（Ｑ２３〜Ｑ２５）の電圧降下
量より小さくすると、このｐチャネル型のトランジスタ
に微小ながらオン電流が流れるので、このｐチャネル型
のトランジスタのしきい値電圧の絶対値は電圧降下素子
（Ｑ２３〜Ｑ２５）の電圧降下量より大きくする方が望
ましい。
【００２９】
【発明の効果】以上説明したように本発明は、第２のプ
ルアップ回路を、第１のプルアップ回路の第１のプルア
ップ電位より低い第２のプルアップ電位に第２のビット
線をプルアップする回路とすることにより、高レベルデ
ータの読出し動作時に、第１のプルアップ回路のｐチャ
ネル型のトランジスタのゲート電位である第２のビット
線の電位がこのｐチャネル型のトランジスタのしきい値
電圧になるまでの時間を短縮することができるので、読
出し動作を高速化することができ、かつ、第１のビット
線のプルアップ電位を電源電位レベルの高レベルとする
ことができるので、センス増幅回路への入力データのノ
イズ等に対する余裕を大きくとることができ、センス増
幅回路に対するノイズ等の悪影響を防止することができ
る効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
【図２】図１に示された実施の形態の動作及び効果を説
明するためのビット線電圧の波形図である。
【図３】本発明の第２の実施の形態を示す回路図であ
る。
【図４】本発明の第３の実施の形態を示す回路図であ
る。
【図５】従来の半導体記憶装置の第１の例を示す回路図
である。
【図６】従来の半導体記憶装置の第２の例を示す回路図
である。
【図７】図６に示された半導体記憶装置の動作を説明す
るためのビット線電圧の波形図である。
【符号の説明】
１ センス増幅回路 ２，２ａ〜２ｃ，２ｘ プルアップ回路 ＢＬ１，ＢＬ２ ビット線 Ｇ１，Ｇ２ ＮＡＮＤゲート ＭＣ１〜ＭＣｍ メモリセル Ｑ１〜Ｑ６，Ｑ２１〜Ｑ２５ トランジスタ

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎチャネル型のトランジスタを駆動用ト
    ランジスタとするフリップフロップ型の複数のメモリセ
    ルを配列したメモリセル列と、前記複数のメモリセルそ
    れぞれと対応して設けられ選択レベルのとき対応するメ
    モリセルを選択状態とする複数のワード線と、前記メモ
    リセル列の選択状態のメモリセルの記憶データを相補型
    として伝達する対をなす第１及び第２のビット線と、こ
    れら第１及び第２のビット線間の差電圧を検知し増幅し
    て出力するセンス増幅器と、前記第２のビット線の電位
    に従って前記第１のビット線を第１の電位の高レベルに
    プルアップする第１のプルアップ回路と、前記第１のビ
    ット線の電位に従って前記第２のビット線を前記第１の
    電位より所定の電位だけ低い第２の電位の高レベルにプ
    ルアップする第２のプルアップ回路とを有することを特
    徴とする半導体記憶装置。
  2. 【請求項２】 第１のプルアップ回路が、ソースに高電
    位側の電源電位を受けドレインを第１のビット線と接続
    しゲートを第２のビット線と接続するｐチャネル型の第
    １のトランジスタから成り、第２のプルアップ回路を、
    ドレインを前記第２のビット線と接続しゲートを前記第
    １のビット線と接続するｐチャネル型の第２のトランジ
    スタと、一端をこの第２のトランジスタのソースと接続
    し他端に前記高電位側の電源電位を受けて所定の電圧だ
    け降下させて前記第２のトランジスタのソースに伝達す
    る電圧降下素子とを備えた回路とした請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 電圧降下素子を、ダイオード素子とした
    請求項２記載の半導体記憶装置。
  4. 【請求項４】 ダイオード素子を、ダイオード，コレク
    タ及びベースを接続したバイポーラトランジスタ，並び
    にドレイン及びゲートを接続した電界効果トランジスタ
    の１つとした請求項３記載の半導体記憶装置。
  5. 【請求項５】 第２のプルアップ回路を、一端を第２の
    ビット線と接続する電圧降下素子と、ドレインを前記電
    圧降下素子の他端と接続しソースに高電位側の電源電位
    を受けゲートを第１のビット線と接続するｐチャネル型
    の第２のトランジスタとを備えた回路とした請求項２記
    載の半導体記憶装置。
  6. 【請求項６】 センス増幅器を、第１及び第２のビット
    線から相補型のデータを受けてそのレベルに変化に応じ
    て出力するデータのレベルを変化させるデータ出力部を
    含み、このデータ出力部から出力されるデータの高レベ
    ル，低レベルのうちの一方から他方へのレベル変化時の
    最終レベルが、前記第１のビット線の高レベルのデータ
    によって決定される回路とした請求項１記載の半導体記
    憶装置。
  7. 【請求項７】 センス増幅器のデータ出力部を、第１の
    入力端を第１のビット線と接続する２入力型の第１のＮ
    ＡＮＤゲートと、第１の入力端を第２のビット線と接続
    し第２の入力端を前記第１のＮＡＮＤゲートの出力端と
    接続し出力端を前記第１のＮＡＮＤゲートの第２の入力
    端と接続する２入力型の第２のＮＡＮＤゲートとを備
    え、前記第１のＮＡＮＤゲートの出力端をデータ出力端
    とする回路とした請求項６記載の半導体記憶装置。
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