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KR910010523A - 마스터 슬라이스형 반도체 집적 회로 - Google Patents

마스터 슬라이스형 반도체 집적 회로 Download PDF

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KR910010523A
KR910010523A KR1019900018206A KR900018206A KR910010523A KR 910010523 A KR910010523 A KR 910010523A KR 1019900018206 A KR1019900018206 A KR 1019900018206A KR 900018206 A KR900018206 A KR 900018206A KR 910010523 A KR910010523 A KR 910010523A
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master slice
row
semiconductor integrated
integrated circuit
memory cells
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KR1019900018206A
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안토니우스 요하네스 마리아 반 델 엘슈트 안드레아스
요세피우스 마리아 벤드리크 헨드리쿠스
빌렘 하베르츠 덕
Original Assignee
프레데릭 얀 스미트
엔.브이,필립스 글로아이람펜파브리켄
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    • G—PHYSICS
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Abstract

내용 없음

Description

마스터 슬라이스형 반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 롬(ROM)의 실시예,
제2도는 제1도에 도시된 회로에서 발생하는 두 신호의 전압/시간도면.

Claims (5)

  1. 로우 및 컬럼으로 배열되고 리드 온리 타입인 메모리 셀로 구성되며, 상기 메모리 셀은 제1 및 제2그룹으로 세분되며, 상기 제1 및 제2그룹은 각기 제1 및 제2도전형 트랜지스터로 구성되며, 컬럼 선택신호에 반응하여 제1또는 제2그룹의 출력을 선택하기 위한 컬럼 선택 수단으로 구성되는 마스터 슬라이스(게이트 배열형) 반도체 집적회로에 있어서, 하나의 동일한 로우내의 메모리 셀의 제1 및 제2그룹의 입력이 공통 로우 선택 신호를 수신하기 위하여 상호 연결되어 있고, 메모리 셀의 제1 또는 제2그룹의 메모리 셀의 단일 로우를 선택하기 위한 로우 선택수단이 제공되는 것을 특지응로 하는 마스터 슬라이스형 반도체 회로.
  2. 제1항에 있어서, 각 로우에 대하여 로우 선택 수단은 어드레스 신호에 종속되는 반전 또는 비반적된 공통로우 선택 신호를 표시하기 위한 인버터 및 스위칭 디바이스로 구성되는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적 회로.
  3. 제2항에 있어서, 로우내의 인버터 및 스위칭 디바이스는 배타적 OR회로로 형성되는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적 회로.
  4. 제2 또는 3항에 있어서, 컬럼 선택 수단도 역시 동작중에 어드레스 신호를 수납하는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적 회로.
  5. 제1,2,3 또는 4항에 있어서, 제1그룹의 출력을 차지하고 디스차지하며, 제2그룹의 출력을 디스차지하고 차지하기위한 각각의 제어가능한 프리차지 수단으로 이루어지며, 반도체 회로가 또한 메모리 셀을 공급 단자에 결합하기 위한 제어가능한 샘플링 수단과, 동작중에 반대 위상에서 활성화되는 샘플링 수단, 및 프리차지 수단으로 구성되는 것을 특징으로 하는 마스터 슬라이스형 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018206A 1989-11-15 1990-11-12 마스터슬라이스형의 집적 반도체 회로 Expired - Fee Related KR100209866B1 (ko)

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