JP2852386B2 - 集積半導体回路 - Google Patents
集積半導体回路Info
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- JP2852386B2 JP2852386B2 JP30736190A JP30736190A JP2852386B2 JP 2852386 B2 JP2852386 B2 JP 2852386B2 JP 30736190 A JP30736190 A JP 30736190A JP 30736190 A JP30736190 A JP 30736190A JP 2852386 B2 JP2852386 B2 JP 2852386B2
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- integrated semiconductor
- memory cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Computer Hardware Design (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、行及び列に配置された読取り専用型のメモ
リセルを具えるマスタスライス（ゲートアレイ）型の集
積半導体回路であって、前記のメモリセルは第１及び第
２群に分割され、これら第１及び第２群は第１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路に関するものである。
リセルを具えるマスタスライス（ゲートアレイ）型の集
積半導体回路であって、前記のメモリセルは第１及び第
２群に分割され、これら第１及び第２群は第１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路に関するものである。
（従来の技術） 上述した種類の集積半導体回路は、雑誌“アイ・イー
・イー・イー・ジャーナル・オブ・ソリッド−ステート
・サーキュイッツ（IEEE Journal of Solid−State Cir
cuits）",Vol.SC−20,No.5,October 1985の第1012〜101
7頁にヒロマサ・タカハシ氏によって記載された論文“A
24OK Transistor CMOS Array with flexible allocati
on of memory and channels"に、特に第15図に開示され
ており既知である。この論文には、マスタスライス型と
も称されるゲート−アレイ型の回路が記載されている。
一般にマスタスライス型の集積半導体回路は、１つが他
の１つに対向して配置された複数の列の基本セルを有し
ており、接続チャネルが半導体回路の中央部分上で列間
に存在するようになっている。マスタスライス型の最近
集積半導体回路はいわゆる“ゲート敷詰型（sea of gat
es）”（“チャネルレス・ゲート・アレイ”又は“高密
度ゲートアレイ”とも称されている）として得られてお
り、例えば雑誌“アイ・イー・イー・イー・ジャーナル
アーオブ・ソリッド・ステート・サーキュイッツ（IEEE
Journal of Solid−State Circuits）",Vol.23,No.2,A
pril 1988の第387〜399頁にM.Beuder氏等によって記載
された論文“The CMOS Gate Fores:An Efficient and F
lexible High−Perforance ASIC Design Environment"
を参照することができ、ここでは基本セルが半導体回路
の中央部分に存在し、接続チャネルが基本セルにまたが
って形成されている。“ゲート敷詰型”としたマスタス
ライス型の集積半導体回路によれば、多数のセルを集積
化することができる。その理由は、接続チャネルが殆ど
或いは全く追加のスペースを占めない為である。タカハ
シ氏による前記の論文には、高密度ゲートアレイで実現
したROMが開示されている（特に第15図参照）。集積半
導体回路は第１群のｎチャネルメモリセルと第２群のｐ
チャネルメモリセルと有している。また、ｎチャネルメ
モリセル又はｐチャネルメモリセルのいずれかが列デコ
ーダにより選択される。
・イー・イー・ジャーナル・オブ・ソリッド−ステート
・サーキュイッツ（IEEE Journal of Solid−State Cir
cuits）",Vol.SC−20,No.5,October 1985の第1012〜101
7頁にヒロマサ・タカハシ氏によって記載された論文“A
24OK Transistor CMOS Array with flexible allocati
on of memory and channels"に、特に第15図に開示され
ており既知である。この論文には、マスタスライス型と
も称されるゲート−アレイ型の回路が記載されている。
一般にマスタスライス型の集積半導体回路は、１つが他
の１つに対向して配置された複数の列の基本セルを有し
ており、接続チャネルが半導体回路の中央部分上で列間
に存在するようになっている。マスタスライス型の最近
集積半導体回路はいわゆる“ゲート敷詰型（sea of gat
es）”（“チャネルレス・ゲート・アレイ”又は“高密
度ゲートアレイ”とも称されている）として得られてお
り、例えば雑誌“アイ・イー・イー・イー・ジャーナル
アーオブ・ソリッド・ステート・サーキュイッツ（IEEE
Journal of Solid−State Circuits）",Vol.23,No.2,A
pril 1988の第387〜399頁にM.Beuder氏等によって記載
された論文“The CMOS Gate Fores:An Efficient and F
lexible High−Perforance ASIC Design Environment"
を参照することができ、ここでは基本セルが半導体回路
の中央部分に存在し、接続チャネルが基本セルにまたが
って形成されている。“ゲート敷詰型”としたマスタス
ライス型の集積半導体回路によれば、多数のセルを集積
化することができる。その理由は、接続チャネルが殆ど
或いは全く追加のスペースを占めない為である。タカハ
シ氏による前記の論文には、高密度ゲートアレイで実現
したROMが開示されている（特に第15図参照）。集積半
導体回路は第１群のｎチャネルメモリセルと第２群のｐ
チャネルメモリセルと有している。また、ｎチャネルメ
モリセル又はｐチャネルメモリセルのいずれかが列デコ
ーダにより選択される。
（発明が解決しようとする課題） 本発明の目的は、半導体回路上のセルの集積密度、従
って半導体表面の有効利用を高めたマスタスライス型の
集積半導体回路を提供せんとするにある。
って半導体表面の有効利用を高めたマスタスライス型の
集積半導体回路を提供せんとするにある。
（課題を解決するための手段） 本半導体は、行及び列に配置された読取り専用型のメ
モリセルを具えるマスタスライス（ゲートアレイ）型の
集積半導体回路であって、前記のメモリセルは第１及び
第２群に分割され、これら第１及び第２群は１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路において、 全く同一の行におけるメモリセルの第１及び第２群の
入力端が共通の行選択信号を受けるように相互接続さ
れ、メモリセルの第１又は第２群のいずれかのメモリセ
ルの１つの行を選択する行選択手段が設けられているこ
とを特徴とする。
モリセルを具えるマスタスライス（ゲートアレイ）型の
集積半導体回路であって、前記のメモリセルは第１及び
第２群に分割され、これら第１及び第２群は１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路において、 全く同一の行におけるメモリセルの第１及び第２群の
入力端が共通の行選択信号を受けるように相互接続さ
れ、メモリセルの第１又は第２群のいずれかのメモリセ
ルの１つの行を選択する行選択手段が設けられているこ
とを特徴とする。
本発明によれば、メモリセルの第１群及び第２群の入
力端が相互接続されている為、全く同一の行に一するメ
モリセルの第１群及び第２群を制御するのに１つワード
ラインで充分となる。従って、全く同一の行中のメモリ
セルの第１群及び第２群を制御するのに別々のワードラ
インを必要とするタカハシ氏の論文に開示された回路と
相違して、メモリセルを制御するのに必要とする半導体
表面が少なくて足りる。下がって、半導体表面上のセル
の集積密度が高まる。本発明による前記の行選択手段の
存在及び列選択手段の存在の為に、メモリセルの第１群
及びメモリセルの第２群から１つのメモリセルを選択す
ることができる。
力端が相互接続されている為、全く同一の行に一するメ
モリセルの第１群及び第２群を制御するのに１つワード
ラインで充分となる。従って、全く同一の行中のメモリ
セルの第１群及び第２群を制御するのに別々のワードラ
インを必要とするタカハシ氏の論文に開示された回路と
相違して、メモリセルを制御するのに必要とする半導体
表面が少なくて足りる。下がって、半導体表面上のセル
の集積密度が高まる。本発明による前記の行選択手段の
存在及び列選択手段の存在の為に、メモリセルの第１群
及びメモリセルの第２群から１つのメモリセルを選択す
ることができる。
本発明による集積半導体回路の例では、前記の選択手
段は、アドレス信号に応じて反転した或いは反しないい
ずれかの共通行選択信号を生ぜしめるために、各行に対
し、インバータ及びスイッチング素子を有しているよう
にする。このようにすることにより、第１群又は第２群
において、メモリセルを簡単に選択することができる。
段は、アドレス信号に応じて反転した或いは反しないい
ずれかの共通行選択信号を生ぜしめるために、各行に対
し、インバータ及びスイッチング素子を有しているよう
にする。このようにすることにより、第１群又は第２群
において、メモリセルを簡単に選択することができる。
本発明による集積半導体回路の他の例では、行中のイ
ンバータ及びスイッチング素子を排他的OR回路を以って
構成する。排他的OR回路は、インバータ及びこれに関連
するスイッチを行中に簡単に形成しうるようにする。
ンバータ及びスイッチング素子を排他的OR回路を以って
構成する。排他的OR回路は、インバータ及びこれに関連
するスイッチを行中に簡単に形成しうるようにする。
本発明による集積半導体回路の他の例では、前記の列
選択手段が動作中アドレス信号をも受けるようにする。
同じアドレス信号を用いることにりメモリセルの第１群
或いは第２群からメモリセルを選択することができる。
選択手段が動作中アドレス信号をも受けるようにする。
同じアドレス信号を用いることにりメモリセルの第１群
或いは第２群からメモリセルを選択することができる。
それぞれ第１群の出力端を充電及び放電させるととも
に第２群の出力端を放電及び充電させる可制御予備充電
手段を有する本発明による集積半導体回路の更に他の例
においては、この集積半導体回路がメモリセルを電源端
子に結合する可制御サンプリング手段をも有し、前記の
可制御予備充電手段及び可制御サンプリング手段が、動
作中互いに逆相で機能するようする。このようにするこ
とにより、予備充電手段とさサンプリング手段とが互い
に逆相で動作する為、第１電源端子からメモリセルを経
て第２電源端子に至るいかなる短絡電流も予備充電中阻
止される。従って、漏洩電流がある場合にこの漏洩電流
がわずかとなり、本発明による集積半導体回路の電流消
費量が低くなる。
に第２群の出力端を放電及び充電させる可制御予備充電
手段を有する本発明による集積半導体回路の更に他の例
においては、この集積半導体回路がメモリセルを電源端
子に結合する可制御サンプリング手段をも有し、前記の
可制御予備充電手段及び可制御サンプリング手段が、動
作中互いに逆相で機能するようする。このようにするこ
とにより、予備充電手段とさサンプリング手段とが互い
に逆相で動作する為、第１電源端子からメモリセルを経
て第２電源端子に至るいかなる短絡電流も予備充電中阻
止される。従って、漏洩電流がある場合にこの漏洩電流
がわずかとなり、本発明による集積半導体回路の電流消
費量が低くなる。
（実施例） 以下図面につき説明するに、第１図は本発明による集
積半導体回路の一実施例を示す。この半導体回路はROM
セルの第１ブロック１とROMセルの第２ブロック２とを
有する。第１ブロック１はトランジスタ11〜14,12〜24
及び31〜34を有し、これらトランジスタはすべてNMOS型
である。第２、ブロック２はトランジスタ41〜44,51〜5
4及び61〜64を有し、これらトランジスタはすべてPMOS
型である。半導体回路は更に、行デコーダ３と、列デコ
ーダ４と、４つのインバータ11〜14と、４つのスイッチ
S1〜S4と、すべてNMOS型とした６つの予備充電トランジ
スタ19,29,49,59及び69と、それぞれNMOS型及びPMOS型
とした２つのサンプルトランジスタ100及び200と、すべ
てNMOS型とした６つの列選択トランジスタ10,20,30,40,
50及び60とを具えている。ワードラインW1は全く同一の
行に配置されたトランジスタ11,21,31及び41,51,61のゲ
ート電極に接続されている。ワードラインW2はトランジ
スタ12,22,32及び42,52,62のゲート電極に接続されてい
る。ワードラインW3はトランジスタ13,23,33及び43,53,
63のゲート電極に接続され、ワードラインW4はトランジ
スタ14,24,34及び44,54,64のゲート電極に接続されてい
る。行デコーダ３の出力ラインV1,V2,V3及びV4はスイッ
チS1,S2,S3及びS4をそれぞれ経てワードラインW1,W2,W3
及びW4にそれぞれ接続される。すなわち、行デコーダ３
の出力ラインV1,V2,V3及びV4は（スイッチS1〜S4の位置
１で）直接又は（スイッチS1〜S4の位置２で）インバー
タ11,12,13及び14をそれぞれ経てワードラインW1,W2,W3
及びW4にそれぞれ接続される。スイッチS1〜S4はアドレ
ス信号23により制御される。行デコーダ３はアドレス信
号a4及びa5を受け、列デコーダ４はアドレス信号a1,a2
及びa3を受ける。NMOSトランジスタ21〜24のソース及び
NMOSトランジスタ31〜34のソースは電源リード線Ｖ′ss
に結合され、この電源リード線はNMOSスイッチングトラ
ンジスタ100を経て第２電源端子Vssに結合されている。
このスイッチグトランジスタ100のゲートはサンプル信
号φｓを受ける。トランジスタ41〜44のソース、トラン
ジスタ51〜54のソース及びトランジスタ61〜64のソース
は電源リード線Ｖ′ddに接続され、この電源リード線は
PMOSスイッチグトランジスタ200を経て第１電源端子Vdd
に結合されている。スイッチングトランジスタ200のゲ
ートは予備充電信号φｐを受ける。ビットラインb1,b2
及びb3は予備充電トランジスタ19,29及び39をそれぞれ
経て第１電源端子Vddに結合され、これら予備充電トラ
ンジスタ19,29及び39は予備充電信号φｐを受ける。ビ
ットラインb1,b2,b3,b4,b5及びb6はトランジスタ10,20,
30,40,50,及び60をそれぞれ経て共通データラインDLに
接続されている。トランジスタ10,20,30,40,50及び60の
ゲートは列デコーダ４から選択信号を受ける。ブロック
１またはブロック２におけるトランジスタのドレインは
ブロック１又はブロック２におけるメモリセルにおける
プログラムされた情報に応じて関連のビットラインに接
続されたり接続されなかったりする。例えば、第１図に
おけるトランジスタ13及び14のドレインはドレイン及び
ビットラインの領域に×印で次すようにビットラインb1
に接続される。例えば、トランジスタ11及び12のドレイ
ンはビットラインb1に接続されない。
積半導体回路の一実施例を示す。この半導体回路はROM
セルの第１ブロック１とROMセルの第２ブロック２とを
有する。第１ブロック１はトランジスタ11〜14,12〜24
及び31〜34を有し、これらトランジスタはすべてNMOS型
である。第２、ブロック２はトランジスタ41〜44,51〜5
4及び61〜64を有し、これらトランジスタはすべてPMOS
型である。半導体回路は更に、行デコーダ３と、列デコ
ーダ４と、４つのインバータ11〜14と、４つのスイッチ
S1〜S4と、すべてNMOS型とした６つの予備充電トランジ
スタ19,29,49,59及び69と、それぞれNMOS型及びPMOS型
とした２つのサンプルトランジスタ100及び200と、すべ
てNMOS型とした６つの列選択トランジスタ10,20,30,40,
50及び60とを具えている。ワードラインW1は全く同一の
行に配置されたトランジスタ11,21,31及び41,51,61のゲ
ート電極に接続されている。ワードラインW2はトランジ
スタ12,22,32及び42,52,62のゲート電極に接続されてい
る。ワードラインW3はトランジスタ13,23,33及び43,53,
63のゲート電極に接続され、ワードラインW4はトランジ
スタ14,24,34及び44,54,64のゲート電極に接続されてい
る。行デコーダ３の出力ラインV1,V2,V3及びV4はスイッ
チS1,S2,S3及びS4をそれぞれ経てワードラインW1,W2,W3
及びW4にそれぞれ接続される。すなわち、行デコーダ３
の出力ラインV1,V2,V3及びV4は（スイッチS1〜S4の位置
１で）直接又は（スイッチS1〜S4の位置２で）インバー
タ11,12,13及び14をそれぞれ経てワードラインW1,W2,W3
及びW4にそれぞれ接続される。スイッチS1〜S4はアドレ
ス信号23により制御される。行デコーダ３はアドレス信
号a4及びa5を受け、列デコーダ４はアドレス信号a1,a2
及びa3を受ける。NMOSトランジスタ21〜24のソース及び
NMOSトランジスタ31〜34のソースは電源リード線Ｖ′ss
に結合され、この電源リード線はNMOSスイッチングトラ
ンジスタ100を経て第２電源端子Vssに結合されている。
このスイッチグトランジスタ100のゲートはサンプル信
号φｓを受ける。トランジスタ41〜44のソース、トラン
ジスタ51〜54のソース及びトランジスタ61〜64のソース
は電源リード線Ｖ′ddに接続され、この電源リード線は
PMOSスイッチグトランジスタ200を経て第１電源端子Vdd
に結合されている。スイッチングトランジスタ200のゲ
ートは予備充電信号φｐを受ける。ビットラインb1,b2
及びb3は予備充電トランジスタ19,29及び39をそれぞれ
経て第１電源端子Vddに結合され、これら予備充電トラ
ンジスタ19,29及び39は予備充電信号φｐを受ける。ビ
ットラインb1,b2,b3,b4,b5及びb6はトランジスタ10,20,
30,40,50,及び60をそれぞれ経て共通データラインDLに
接続されている。トランジスタ10,20,30,40,50及び60の
ゲートは列デコーダ４から選択信号を受ける。ブロック
１またはブロック２におけるトランジスタのドレインは
ブロック１又はブロック２におけるメモリセルにおける
プログラムされた情報に応じて関連のビットラインに接
続されたり接続されなかったりする。例えば、第１図に
おけるトランジスタ13及び14のドレインはドレイン及び
ビットラインの領域に×印で次すようにビットラインb1
に接続される。例えば、トランジスタ11及び12のドレイ
ンはビットラインb1に接続されない。
第１図に示す回路の動作を以下に第２図に示す電圧−
時間線図につき説明する。
時間線図につき説明する。
一例として、まず最初にブロック１におけるメモリセ
ルの情報の読出しを説明し、次にブロック２におけるメ
モリセルの情報の読出しを説明する。
ルの情報の読出しを説明し、次にブロック２におけるメ
モリセルの情報の読出しを説明する。
トランジスタセル22の読出しを一例として説明する。
ブロック１またはブロック２におけるメモリ（トラン
ジスタ）セルを読出す前に、ビットラインb1〜b6を予備
充電する，すなわちトランジスタ19,29及び39と論理的
高い予備充電信号φｐとを用いてビットラインb1,b2及
びb3を、正電源電圧Vddからトランジスタ19,29及び39の
しきい値電圧を引いた値に等しい或いはほぼ等しい値に
充電する。ビットラインb4,b5及びb6はトランジスタ49,
59及び69の論理的に高い予備充電信号φｐとを用いて電
源電圧Vssに等しい或いはほぼ等しい値に放電させる。
ジスタ）セルを読出す前に、ビットラインb1〜b6を予備
充電する，すなわちトランジスタ19,29及び39と論理的
高い予備充電信号φｐとを用いてビットラインb1,b2及
びb3を、正電源電圧Vddからトランジスタ19,29及び39の
しきい値電圧を引いた値に等しい或いはほぼ等しい値に
充電する。ビットラインb4,b5及びb6はトランジスタ49,
59及び69の論理的に高い予備充電信号φｐとを用いて電
源電圧Vssに等しい或いはほぼ等しい値に放電させる。
行デコーダ３及び列デコーダ４は既知の型のものとす
る。このことは、行デコーダ３に対しては、出力ライン
を選択した場合この出力ラインが論理的に高い電圧を有
し、他の出力ラインが論理的に低い電圧を有するという
ことを意味する。列デコーダ４に対しても同じことが言
え、トランジスタ10,20,30,40,50及び60のうちの１つの
トランジスタが論理的に高い信号により選択される。
る。このことは、行デコーダ３に対しては、出力ライン
を選択した場合この出力ラインが論理的に高い電圧を有
し、他の出力ラインが論理的に低い電圧を有するという
ことを意味する。列デコーダ４に対しても同じことが言
え、トランジスタ10,20,30,40,50及び60のうちの１つの
トランジスタが論理的に高い信号により選択される。
従って、NMOSトランジスタセル22を選択する場合、予
備充電後に出力ラインV2が論理的に高いレベルとなり、
他の出力ラインV1,V3及びV4が論理的に低いレベルとな
る。スイッチS1〜S4はブロック１におけるセルの選択時
にすべて位置１にあり、これらスイッチはアドレス信号
a3により制御される。このアドレス信号a3は列デコーダ
４にも供給され、この列デコーダ４が論理信号a3による
制御の下でトランジスタ10,20及び30のうちの１つか編
売りはトランジスタ40,50及び60のうち１つを選択す
る。ブロック１におけるトランジスタ22の選択時に列デ
コーダ４がトランジスタ20を選択する。サンプルトラン
ジスタ100は（予備充電後）トランジスタ22の読出し中
に第２図に示すように論理的に高いサンプル信号φｓに
より駆動される為、トランジスタ22のソースは電源端子
Vssに接続される。トランジスタ22のドレインは第１図
に×印で示すようにビットラインb2に接続されている
為、正に予備充電されたビットラインb2はトランジスタ
22により放電され論理的に低いレベルになる。又トラン
ジスタ20も選択されている為、データラインDLも論理的
に低いレベルとなる。しかし、ドレインが関連のビット
ラインに接続されていないブロック１のトランジスタ
（例えばトランジスタ23）を選択すると、データライン
DLは関連の（予備充電された）ビットラインが放電され
ないという事実の為に論理的に高いレベルとなる。
備充電後に出力ラインV2が論理的に高いレベルとなり、
他の出力ラインV1,V3及びV4が論理的に低いレベルとな
る。スイッチS1〜S4はブロック１におけるセルの選択時
にすべて位置１にあり、これらスイッチはアドレス信号
a3により制御される。このアドレス信号a3は列デコーダ
４にも供給され、この列デコーダ４が論理信号a3による
制御の下でトランジスタ10,20及び30のうちの１つか編
売りはトランジスタ40,50及び60のうち１つを選択す
る。ブロック１におけるトランジスタ22の選択時に列デ
コーダ４がトランジスタ20を選択する。サンプルトラン
ジスタ100は（予備充電後）トランジスタ22の読出し中
に第２図に示すように論理的に高いサンプル信号φｓに
より駆動される為、トランジスタ22のソースは電源端子
Vssに接続される。トランジスタ22のドレインは第１図
に×印で示すようにビットラインb2に接続されている
為、正に予備充電されたビットラインb2はトランジスタ
22により放電され論理的に低いレベルになる。又トラン
ジスタ20も選択されている為、データラインDLも論理的
に低いレベルとなる。しかし、ドレインが関連のビット
ラインに接続されていないブロック１のトランジスタ
（例えばトランジスタ23）を選択すると、データライン
DLは関連の（予備充電された）ビットラインが放電され
ないという事実の為に論理的に高いレベルとなる。
ブロック２のPMOSトランジスタセルを選択する場合以
下のことが行なわれる。トランジスタセルを選択する前
に、前述したようにビットラインb4,b5及びb6を予備充
電トランジスタ49,59及び69と論理的に高い予備充電信
号φｐとにより完全に或いはほぼ完全に放電させる。こ
れに続く論理的に低い予備充電信号φｐの存在中PMOSト
ランジスタ200がターン・オンされ、ブロック２のすべ
てのトランジスタのソースが正の電源電圧を受ける。例
えばPMOSトランジスタセル52を選択するための正しいア
ドレス信号a4及びa5を与えた後、出力ラインV2が論理的
に高いレベルとなり、且つ出力ラインV1,V3及びV4が論
理的に低いレベルとなる。スイッチS1〜S4は、ブロック
２のトランジスタセルを選択する際にはアドレス信号a3
による影響の下で位置２を占める。従って、出力ライン
V1〜V4における信号は反転されてワードラインW1〜W4に
それぞれ供給される。従って、ワードラインW1,W3及びW
4は論理的に高レベルとなり、ワードラインW2は論理的
に低レベルとなり、ブロック２のPMOSトランジスタセル
42,52及び62のみが選択される。PMOSトランジスタセル5
2のドレインは、第１図でこのドレイン及び関連のビッ
トラインの領域に×印を付していないことにより示して
いるようにビットラインb5に接続されていない為、トラ
ンジスタ52は電流を長さず、ビットラインb5は充電され
ない。アドレス信号a1〜a3に基づいてトランジスタ50が
列デコーダ４により選択される為、ビットラインb5がデ
ータラインDLに接続される。従って、データラインDLに
おけるレベルは論理的に低くなる。
下のことが行なわれる。トランジスタセルを選択する前
に、前述したようにビットラインb4,b5及びb6を予備充
電トランジスタ49,59及び69と論理的に高い予備充電信
号φｐとにより完全に或いはほぼ完全に放電させる。こ
れに続く論理的に低い予備充電信号φｐの存在中PMOSト
ランジスタ200がターン・オンされ、ブロック２のすべ
てのトランジスタのソースが正の電源電圧を受ける。例
えばPMOSトランジスタセル52を選択するための正しいア
ドレス信号a4及びa5を与えた後、出力ラインV2が論理的
に高いレベルとなり、且つ出力ラインV1,V3及びV4が論
理的に低いレベルとなる。スイッチS1〜S4は、ブロック
２のトランジスタセルを選択する際にはアドレス信号a3
による影響の下で位置２を占める。従って、出力ライン
V1〜V4における信号は反転されてワードラインW1〜W4に
それぞれ供給される。従って、ワードラインW1,W3及びW
4は論理的に高レベルとなり、ワードラインW2は論理的
に低レベルとなり、ブロック２のPMOSトランジスタセル
42,52及び62のみが選択される。PMOSトランジスタセル5
2のドレインは、第１図でこのドレイン及び関連のビッ
トラインの領域に×印を付していないことにより示して
いるようにビットラインb5に接続されていない為、トラ
ンジスタ52は電流を長さず、ビットラインb5は充電され
ない。アドレス信号a1〜a3に基づいてトランジスタ50が
列デコーダ４により選択される為、ビットラインb5がデ
ータラインDLに接続される。従って、データラインDLに
おけるレベルは論理的に低くなる。
上述した例のトランジスタセル52の代りにトランジス
タセル53を選択した場合、トランジスタセル53のドレン
インが（第１図に×印で示すように）ビットラインb5に
接続されている為に、このビットラインb5が充電され
る。この場合、データラインDLが論理的に高いレベルと
なる。
タセル53を選択した場合、トランジスタセル53のドレン
インが（第１図に×印で示すように）ビットラインb5に
接続されている為に、このビットラインb5が充電され
る。この場合、データラインDLが論理的に高いレベルと
なる。
第１図に示す回路におけるビットラインｂの予備充電
及びサンプリングは逆相で行なわれる為、電源端子Vdd
からブロック１のNMOSメモリセル又はブロック２のPMOS
メモリセルのいずれかを経て電源端子Vssへ至る短絡電
流が防止され、本発明の回路の電流消費量は少なくな
る。
及びサンプリングは逆相で行なわれる為、電源端子Vdd
からブロック１のNMOSメモリセル又はブロック２のPMOS
メモリセルのいずれかを経て電源端子Vssへ至る短絡電
流が防止され、本発明の回路の電流消費量は少なくな
る。
インバータI1〜I4及びこれらに関連するスイッチS1〜
S4の１つ以上の機能は例えば排他的OR回路により簡単実
現しうる。出力ラインＶ（V1,V2,V3又はV4）における信
号と、この場合入力信号から得られるアドレスし号a3
と、関連のワードラインＷ（W1,W2,W3又はW4）における
信号とが排他的OR回路の出力信号を形成する。
S4の１つ以上の機能は例えば排他的OR回路により簡単実
現しうる。出力ラインＶ（V1,V2,V3又はV4）における信
号と、この場合入力信号から得られるアドレスし号a3
と、関連のワードラインＷ（W1,W2,W3又はW4）における
信号とが排他的OR回路の出力信号を形成する。
当業者にとって明らかなように、第１図に示すような
本発明によるROMメモリの実施例は可能な多くの実施例
のうちの１つにすぎない。４行及び６列に細分された図
示のROMメモリは単に回路の動作を示すだけのものであ
る。本発明による回路における行及び列の本数は任意に
変えうるものである。本発明による回路は、第１図に示
す回路と相違して、回路の同一行に配置した１つまたは
それ以上のメモリセルを同時に選択するものにも用いう
ること明らかである。これを達成するには、関連のビッ
トラインを別々のデータラインDL1,DL2等に接続し、メ
モリ情報を並列に読み出しうるようにする必要がある。
本発明によるROMメモリの実施例は可能な多くの実施例
のうちの１つにすぎない。４行及び６列に細分された図
示のROMメモリは単に回路の動作を示すだけのものであ
る。本発明による回路における行及び列の本数は任意に
変えうるものである。本発明による回路は、第１図に示
す回路と相違して、回路の同一行に配置した１つまたは
それ以上のメモリセルを同時に選択するものにも用いう
ること明らかである。これを達成するには、関連のビッ
トラインを別々のデータラインDL1,DL2等に接続し、メ
モリ情報を並列に読み出しうるようにする必要がある。
第１図は、本発明によるROM（読取り専用メモリ）の一
実施例を示す回路図、 第２図は、第１図に示す回路中に生じる２つの信号の電
圧−時間関係を示す線図である。 １……ROMセルの第１ブロック ２……ROMセルの第２ブロック ３……行デコーダ ４……列デコーダ 10,20,30,40,50,60……列選択トランジスタ 11〜14,21〜24,31〜34……NMOS型トランジスタ 19,29,39,49,59,69……予備充電トランジスタ 41〜44,51〜54,61〜64……PMOS型トランジスタ 100,200……サンプル（スイッチング）トランジスタ S1〜S4……スイッチ I1〜I4……インバータ Vdd……第１電源端子 Vss……第２電源端子 φｓ……サンプル信号 φｐ……予備充電信号 DL……共通データライン
実施例を示す回路図、 第２図は、第１図に示す回路中に生じる２つの信号の電
圧−時間関係を示す線図である。 １……ROMセルの第１ブロック ２……ROMセルの第２ブロック ３……行デコーダ ４……列デコーダ 10,20,30,40,50,60……列選択トランジスタ 11〜14,21〜24,31〜34……NMOS型トランジスタ 19,29,39,49,59,69……予備充電トランジスタ 41〜44,51〜54,61〜64……PMOS型トランジスタ 100,200……サンプル（スイッチング）トランジスタ S1〜S4……スイッチ I1〜I4……インバータ Vdd……第１電源端子 Vss……第２電源端子 φｓ……サンプル信号 φｐ……予備充電信号 DL……共通データライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディルク ウィレム ハルベルツ オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ １ (56)参考文献 特開 昭58−141497（ＪＰ，Ａ) 特開 昭61−168198（ＪＰ，Ａ) 特表 平２−502498（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 17/00
Claims (5)
- 【請求項１】行及び列に配置された読取り専用型のメモ
リセルを具えるマスタスライス（ゲートアレイ）型の集
積半導体回路であって、前記のメモリセルは第１及び第
２群に分割され、これら第１及び第２群は第１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路において、 全く同一の行におけるメモリセルの第１及び第２群の入
力端が共通の行選択信号を受けるように相互接続され、
メモリセルの第１又は第２群のいずれかのメモリセルの
１つの行を選択する行選択手段が設けられていることを
特徴とする集積半導体回路。 - 【請求項２】請求項１に記載の集積半導体回路におい
て、前記の行選択手段は、アドレス信号に応じて反転し
た或いは反転しないいずれかの共通行選択信号を生ぜし
めるために、各行に対し、インバータ及びスイッチング
素子を有していることを特徴とする集積半導体回路。 - 【請求項３】請求項２に記載の集積半導体回路にいて、
行中のインバータ及びスイッチング素子が排他的OR回路
を以って構成されていることを特徴とする集積半導体回
路。 - 【請求項４】請求項２又は３に記載の集積半導体回路に
おいて、前記の列選択手段は動作中アドレス信号をも受
けるようになっていることを特徴とする集積半導体回
路。 - 【請求項５】それぞれ第１群の出力端を充電及び放電さ
せるとともに第２群の出力端を放電及び充電させる可制
御予備充電手段を有する請求項１〜４のいずれか一項に
記載の集積半導体回路において、この集積半導体回路が
メモリセルを電源端子に結合する可制御サンプリング手
段をも有し、前記の可制御予備充電手段及び可制御サン
プリング手段が動作中互いに逆相で機能するようになっ
ていることを特徴とする集積半導体回路。
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|---|---|---|---|
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| NL8902820 | 1989-11-15 |
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|---|---|
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| DE (1) | DE69025297T2 (ja) |
| NL (1) | NL8902820A (ja) |
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| US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US5311079A (en) * | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
| JPH06318683A (ja) * | 1993-05-01 | 1994-11-15 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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| US6269017B1 (en) | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
| US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
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| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| US20030185062A1 (en) * | 2002-03-28 | 2003-10-02 | Micron Technology, Inc. | Proximity lookup for large arrays |
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| US6781867B2 (en) | 2002-07-11 | 2004-08-24 | Micron Technology, Inc. | Embedded ROM device using substrate leakage |
| US6865100B2 (en) * | 2002-08-12 | 2005-03-08 | Micron Technology, Inc. | 6F2 architecture ROM embedded DRAM |
| US7174477B2 (en) * | 2003-02-04 | 2007-02-06 | Micron Technology, Inc. | ROM redundancy in ROM embedded DRAM |
| KR100624960B1 (ko) * | 2004-10-05 | 2006-09-15 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 |
| DE102005045952B3 (de) | 2005-09-26 | 2007-01-25 | Infineon Technologies Ag | Verfahren zur Spannungsversorgung einer Bitleitung und entsprechend ausgestaltete Speicheranordnung |
| US8098540B2 (en) * | 2008-06-27 | 2012-01-17 | Qualcomm Incorporated | Dynamic power saving memory architecture |
| US8139426B2 (en) * | 2008-08-15 | 2012-03-20 | Qualcomm Incorporated | Dual power scheme in memory circuit |
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|---|---|---|---|---|
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| US4032894A (en) * | 1976-06-01 | 1977-06-28 | International Business Machines Corporation | Logic array with enhanced flexibility |
| JPS6057732B2 (ja) * | 1976-12-17 | 1985-12-17 | 富士通株式会社 | プログラム可能なｃｍｏｓ論理アレイ |
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
| JPS56156993A (en) * | 1980-05-08 | 1981-12-03 | Fujitsu Ltd | Read only memory |
| US4485460A (en) * | 1982-05-10 | 1984-11-27 | Texas Instruments Incorporated | ROM coupling reduction circuitry |
| US4506341A (en) * | 1982-06-10 | 1985-03-19 | International Business Machines Corporation | Interlaced programmable logic array having shared elements |
| FR2563651B1 (fr) * | 1984-04-27 | 1986-06-27 | Thomson Csf Mat Tel | Memoire morte realisee en circuit integre prediffuse |
| JPS60254495A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61289598A (ja) * | 1985-06-17 | 1986-12-19 | Toshiba Corp | 読出専用半導体記憶装置 |
| US4740721A (en) * | 1985-10-21 | 1988-04-26 | Western Digital Corporation | Programmable logic array with single clock dynamic logic |
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1989
- 1989-11-15 NL NL8902820A patent/NL8902820A/nl not_active Application Discontinuation
-
1990
- 1990-05-10 US US07/521,764 patent/US5053648A/en not_active Expired - Fee Related
- 1990-11-09 DE DE69025297T patent/DE69025297T2/de not_active Expired - Fee Related
- 1990-11-09 EP EP90202962A patent/EP0434104B1/en not_active Expired - Lifetime
- 1990-11-12 CN CN90109177A patent/CN1030022C/zh not_active Expired - Fee Related
- 1990-11-12 KR KR1019900018206A patent/KR100209866B1/ko not_active IP Right Cessation
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- 1990-11-15 JP JP30736190A patent/JP2852386B2/ja not_active Expired - Fee Related
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| KR910010523A (ko) | 1991-06-29 |
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|---|---|---|---|
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