JP2865078B2 - 半導体記憶装置 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、フルＣＭＯＳ型メ
モリセルからなる半導体記憶装置に関し、特にスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモ
リセルデータ読み出しおよび書き込み動作の高速化に関
するものである。
モリセルからなる半導体記憶装置に関し、特にスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモ
リセルデータ読み出しおよび書き込み動作の高速化に関
するものである。
【０００２】
【従来の技術】現在、フルＣＭＯＳ型のＳＲＡＭは高集
積化されると共に益々その動作の高速化が必要とされて
きている。以下、図面に基づいてこのようなＳＲＡＭの
技術について説明する。
積化されると共に益々その動作の高速化が必要とされて
きている。以下、図面に基づいてこのようなＳＲＡＭの
技術について説明する。
【０００３】図１１は、従来のＳＲＡＭを説明するため
の主要部回路のブロック図である。同図に示すように、
マトリクス状に配置されたメモリセル５０がそれぞれ対
応するロウ（ｒｏｗ）線であるワード線ＷＬ及び対応す
るカラム（ｃｏｌｕｍｎ）線であるビット線Ｄ、Ｄバー
に接続される。ここで、ワード線ＷＬ０、ＷＬ１等はワ
ード線デコーダ７１に接続され、ビット線Ｄ０、Ｄ０バ
ー、Ｄ１、Ｄ１バー等は２ビット幅カラムセレクタ５４
に接続される。
の主要部回路のブロック図である。同図に示すように、
マトリクス状に配置されたメモリセル５０がそれぞれ対
応するロウ（ｒｏｗ）線であるワード線ＷＬ及び対応す
るカラム（ｃｏｌｕｍｎ）線であるビット線Ｄ、Ｄバー
に接続される。ここで、ワード線ＷＬ０、ＷＬ１等はワ
ード線デコーダ７１に接続され、ビット線Ｄ０、Ｄ０バ
ー、Ｄ１、Ｄ１バー等は２ビット幅カラムセレクタ５４
に接続される。
【０００４】このようなビット線Ｄ０、Ｄ０バーの信号
は互いに相補関係にあり、他のカラムと分離されて１カ
ラムにつき２本で１対のビット線を形成する。これに対
して、メモリセル５０に低い側の電源電位を供給する接
地線（ＧＮＤ）は、他のカラムの接地線や同じカラムの
接地線と共有される。なお、２ビット幅カラムセレクタ
５４は、カラムセレクト信号例えばＣＹ０が１本選択さ
れたとき、一対の共通ビット線ＣＤ０、ＣＤ０バーとカ
ラムセレクト信号ＣＹ０に対応する一対のビット線Ｄ
０、Ｄ０バーを電気的に接続する。
は互いに相補関係にあり、他のカラムと分離されて１カ
ラムにつき２本で１対のビット線を形成する。これに対
して、メモリセル５０に低い側の電源電位を供給する接
地線（ＧＮＤ）は、他のカラムの接地線や同じカラムの
接地線と共有される。なお、２ビット幅カラムセレクタ
５４は、カラムセレクト信号例えばＣＹ０が１本選択さ
れたとき、一対の共通ビット線ＣＤ０、ＣＤ０バーとカ
ラムセレクト信号ＣＹ０に対応する一対のビット線Ｄ
０、Ｄ０バーを電気的に接続する。
【０００５】そして、共通ビット線ＣＤ０、ＣＤ０バー
等は２入力センスアンプ６２および２出力ライトバッフ
ァ６３に接続される。さらに、２出力ライトバッファ６
３はデータ入出力線Ｉ／Ｏを通ってデータ入出力部７０
に接続される。そして、このデータ入出力部７０に書き
込みデータ入力線Ｄｉｎ０、読み出しデータ出力線Ｄｏ
ｕｔ０が接続される。なお、これらのカラム系の回路
は、制御回路７２で生成される読み出しイネーブル信号
ＲＥ、書き込みイネーブル信号ＷＥ等で制御される。
等は２入力センスアンプ６２および２出力ライトバッフ
ァ６３に接続される。さらに、２出力ライトバッファ６
３はデータ入出力線Ｉ／Ｏを通ってデータ入出力部７０
に接続される。そして、このデータ入出力部７０に書き
込みデータ入力線Ｄｉｎ０、読み出しデータ出力線Ｄｏ
ｕｔ０が接続される。なお、これらのカラム系の回路
は、制御回路７２で生成される読み出しイネーブル信号
ＲＥ、書き込みイネーブル信号ＷＥ等で制御される。
【０００６】次に、図１１、図１２および図１３を用い
て従来のＳＲＡＭの読み出し動作を説明する。まず、初
期状態として全てのビット線は、ビット線対プルアップ
回路５１によって高い側の電源電位Ｖｄｄに設定され
る。ここで、図１２に示すように、ビット線対プルアッ
プ回路５１を構成するビット線対プルアップトランジス
タ１０１は導通抵抗が比較的高く設計されている。メモ
リセルデータの読み出しはアドレス信号に対応した１本
のワード線例えばワード線ＷＬ０が選択されることによ
って開始される。
て従来のＳＲＡＭの読み出し動作を説明する。まず、初
期状態として全てのビット線は、ビット線対プルアップ
回路５１によって高い側の電源電位Ｖｄｄに設定され
る。ここで、図１２に示すように、ビット線対プルアッ
プ回路５１を構成するビット線対プルアップトランジス
タ１０１は導通抵抗が比較的高く設計されている。メモ
リセルデータの読み出しはアドレス信号に対応した１本
のワード線例えばワード線ＷＬ０が選択されることによ
って開始される。
【０００７】選択されたワード線に接続されているメモ
リセルは対応するビット線Ｄ０、Ｄ０バーと電気的に接
続される。メモリセル内に０が記憶されていた側の記憶
データ端子Ｒ０バーが接続されるビット線Ｄ０バーの電
荷は、図１２に示す矢印の経路を辿って接地線へと排出
される。これによりビット線Ｄ０、Ｄ０バー間に微小電
位差△Ｖが生じる。図に示した微小電流△Ｉの大きさは
メモリセル５０の転送用トランジスタ１００の飽和電流
によって上限が定まる。
リセルは対応するビット線Ｄ０、Ｄ０バーと電気的に接
続される。メモリセル内に０が記憶されていた側の記憶
データ端子Ｒ０バーが接続されるビット線Ｄ０バーの電
荷は、図１２に示す矢印の経路を辿って接地線へと排出
される。これによりビット線Ｄ０、Ｄ０バー間に微小電
位差△Ｖが生じる。図に示した微小電流△Ｉの大きさは
メモリセル５０の転送用トランジスタ１００の飽和電流
によって上限が定まる。
【０００８】一方、２ビット幅カラムセレクタ５４を通
して、２入力センスアンプ６２は１つにつき一対のビッ
ト線と電気的に接続されており、上記微小電位差は２入
力センスアンプ６２の２つの入力端子まで伝搬してい
る。この２入力センスアンプは微小電位差△Ｖを論理レ
ベルまで増幅し入出力線Ｉ／Ｏ０、Ｉ／Ｏ０バーへと出
力する。センスアンプ６２が電圧増幅に要する遅延時間
を小さくするためには、このセンスアンプへ伝搬する微
小電位差△Ｖは大きいほどよい。読み出し動作が終了す
るとワード線ＷＬ０が立ち下げられ、ビット線対はビッ
ト線対プルアップ回路５１によって初期電位Ｖｄｄに戻
される。
して、２入力センスアンプ６２は１つにつき一対のビッ
ト線と電気的に接続されており、上記微小電位差は２入
力センスアンプ６２の２つの入力端子まで伝搬してい
る。この２入力センスアンプは微小電位差△Ｖを論理レ
ベルまで増幅し入出力線Ｉ／Ｏ０、Ｉ／Ｏ０バーへと出
力する。センスアンプ６２が電圧増幅に要する遅延時間
を小さくするためには、このセンスアンプへ伝搬する微
小電位差△Ｖは大きいほどよい。読み出し動作が終了す
るとワード線ＷＬ０が立ち下げられ、ビット線対はビッ
ト線対プルアップ回路５１によって初期電位Ｖｄｄに戻
される。
【０００９】従来のＳＲＡＭにおいてこの２入力センス
アンプ６２は、カレントミラー形と呼ばれる差動増幅器
が多く用いられている。例えば図１４は、特開平７−２
４９２９２号公報に示されているセンスアンプの一例で
ある。ＮチャネルトランジスタＱ０はこの差動回路の動
作電流を決めるＮチャネルのＭＯＳトランジスタで、こ
のゲート電極に伝搬する読み出しイネーブル信号ＲＥが
ハイレベルのときセンスアンプが活性状態に、ローレベ
ルのとき非活性状態になる。共通ビット線ＣＤ０はＭＯ
ＳトランジスタであるＱ２、Ｑ８のゲート電極に、共通
ビット線ＣＤ０バーはＱ１、Ｑ６のゲート電極に接続さ
れているので、例えば前述した例のようにＣＤ０バーの
電位が微小電位△Ｖだけ下降したとき、Ｐチャネルトラ
ンジスタＱ６の導通抵抗は小さくＮチャネルトランジス
タＱ１の導通抵抗は大きくなる。結果として、Ｐチャネ
ルトランジスタＱ６のドレイン電位は高くなり、接続さ
れているＱ３、Ｑ４、Ｑ５、Ｑ７のゲート電極の電位上
昇をもたらす。したがって、Ｑ３の導通抵抗増大とＱ７
の導通抵抗減少からＩ／Ｏ０バーの電位は下降する。図
１４の右側は、共通ビット線ＣＤ０、ＣＤ０バーの接続
が左側とは逆なので、出力Ｉ／Ｏ０の電位は上昇する。
アンプ６２は、カレントミラー形と呼ばれる差動増幅器
が多く用いられている。例えば図１４は、特開平７−２
４９２９２号公報に示されているセンスアンプの一例で
ある。ＮチャネルトランジスタＱ０はこの差動回路の動
作電流を決めるＮチャネルのＭＯＳトランジスタで、こ
のゲート電極に伝搬する読み出しイネーブル信号ＲＥが
ハイレベルのときセンスアンプが活性状態に、ローレベ
ルのとき非活性状態になる。共通ビット線ＣＤ０はＭＯ
ＳトランジスタであるＱ２、Ｑ８のゲート電極に、共通
ビット線ＣＤ０バーはＱ１、Ｑ６のゲート電極に接続さ
れているので、例えば前述した例のようにＣＤ０バーの
電位が微小電位△Ｖだけ下降したとき、Ｐチャネルトラ
ンジスタＱ６の導通抵抗は小さくＮチャネルトランジス
タＱ１の導通抵抗は大きくなる。結果として、Ｐチャネ
ルトランジスタＱ６のドレイン電位は高くなり、接続さ
れているＱ３、Ｑ４、Ｑ５、Ｑ７のゲート電極の電位上
昇をもたらす。したがって、Ｑ３の導通抵抗増大とＱ７
の導通抵抗減少からＩ／Ｏ０バーの電位は下降する。図
１４の右側は、共通ビット線ＣＤ０、ＣＤ０バーの接続
が左側とは逆なので、出力Ｉ／Ｏ０の電位は上昇する。
【００１０】また、図１５は、ラッチ形と呼ばれるセン
スアンプの構成図の一例で、１９９５年 アイイーイー
イー・インターナショナル・ソリッドステイト・サーキ
ッツ・コンファレンス・ダイジェスト・オブ・テクニカ
ル・ペイパーズ（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣ
ＡＬ ＰＡＰＥＲＳ）８４〜８５ページに記載されてい
るものである。図１６は、図１５に示すセンスアンプを
用いて読み出し動作を行うときの波形図である。
スアンプの構成図の一例で、１９９５年 アイイーイー
イー・インターナショナル・ソリッドステイト・サーキ
ッツ・コンファレンス・ダイジェスト・オブ・テクニカ
ル・ペイパーズ（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣ
ＡＬ ＰＡＰＥＲＳ）８４〜８５ページに記載されてい
るものである。図１６は、図１５に示すセンスアンプを
用いて読み出し動作を行うときの波形図である。
【００１１】このセンスアンプの構成では、メモリセル
部のワード線が立ち上がったとき、読み出しイネーブル
信号ＲＥは未だ立ち上がらず、このため２ビット幅カラ
ムセレクタ５４は全ビット線対非選択、２入力センスア
ンプ６２は非活性となる。このとき出力端子Ｉ／Ｏ０、
Ｉ／Ｏ０バーはＮチャネルトランジスタＭ１、Ｍ２によ
ってローレベルに固定されおり、このため Ｐチャネル
トランジスタＭ３、Ｍ４は導通状態である。
部のワード線が立ち上がったとき、読み出しイネーブル
信号ＲＥは未だ立ち上がらず、このため２ビット幅カラ
ムセレクタ５４は全ビット線対非選択、２入力センスア
ンプ６２は非活性となる。このとき出力端子Ｉ／Ｏ０、
Ｉ／Ｏ０バーはＮチャネルトランジスタＭ１、Ｍ２によ
ってローレベルに固定されおり、このため Ｐチャネル
トランジスタＭ３、Ｍ４は導通状態である。
【００１２】ここで、メモリセル５０を流れる電流によ
ってビット線Ｄ０バーの電位が下がり、２入力センスア
ンプ６２が電圧増幅を充分行えるだけの電位差が生じる
と、そのタイミングで読み出しイネーブル信号ＲＥが立
ち上がり、ＮチャネルトランジスタＭ０が導通状態とな
り２入力センスアンプ６２が活性状態になる。また、同
時にカラムセレクト信号ＣＹ０が生成され、センスアン
プ１つにつき一対のビット線Ｄ０、Ｄ０バーが電気的に
接続される。カラム選択後ただちに ビット線Ｄ０、Ｄ
０バーの電荷が、ＰチャネルトランジスタＭ３、Ｍ４を
通じて出力端子Ｉ／Ｏ０、Ｉ／Ｏ０バーに流れ込み、過
渡的にはＮチャネルトランジスタＭ５、Ｍ６も導通して
電荷の一部が接地線に排出される。しかし、ビット線Ｄ
０バーの方がＤ０より△Ｖだけ電位が低いので、このと
きＩ／Ｏ０バーの電位は、Ｉ／Ｏ０の電位より若干低く
なる。ＰチャネルトランジスタＭ３、Ｍ４、Ｎチャネル
トランジスタＭ５、Ｍ６はインバータラッチを形成して
いるので、Ｉ／Ｏ０とＩ／Ｏ０バーの僅かな電位差は増
幅され、Ｉ／Ｏ０はハイレベル、Ｉ／Ｏ０バーはローレ
ベルとなる。出力端子Ｉ／Ｏ０、Ｉ／Ｏ０バーへの電荷
の流れ込みによってビット線Ｄ０、Ｄ０バーの電位はあ
る程度下降するが、ビット線対プルアップ回路５１によ
って電源電位Ｖｄｄに戻される。
ってビット線Ｄ０バーの電位が下がり、２入力センスア
ンプ６２が電圧増幅を充分行えるだけの電位差が生じる
と、そのタイミングで読み出しイネーブル信号ＲＥが立
ち上がり、ＮチャネルトランジスタＭ０が導通状態とな
り２入力センスアンプ６２が活性状態になる。また、同
時にカラムセレクト信号ＣＹ０が生成され、センスアン
プ１つにつき一対のビット線Ｄ０、Ｄ０バーが電気的に
接続される。カラム選択後ただちに ビット線Ｄ０、Ｄ
０バーの電荷が、ＰチャネルトランジスタＭ３、Ｍ４を
通じて出力端子Ｉ／Ｏ０、Ｉ／Ｏ０バーに流れ込み、過
渡的にはＮチャネルトランジスタＭ５、Ｍ６も導通して
電荷の一部が接地線に排出される。しかし、ビット線Ｄ
０バーの方がＤ０より△Ｖだけ電位が低いので、このと
きＩ／Ｏ０バーの電位は、Ｉ／Ｏ０の電位より若干低く
なる。ＰチャネルトランジスタＭ３、Ｍ４、Ｎチャネル
トランジスタＭ５、Ｍ６はインバータラッチを形成して
いるので、Ｉ／Ｏ０とＩ／Ｏ０バーの僅かな電位差は増
幅され、Ｉ／Ｏ０はハイレベル、Ｉ／Ｏ０バーはローレ
ベルとなる。出力端子Ｉ／Ｏ０、Ｉ／Ｏ０バーへの電荷
の流れ込みによってビット線Ｄ０、Ｄ０バーの電位はあ
る程度下降するが、ビット線対プルアップ回路５１によ
って電源電位Ｖｄｄに戻される。
【００１３】次に書き込み動作を図１７と図１８を用い
て説明する。ここで、図１７は書き込み動作図であり、
書き込み動作での主信号の波形図である。
て説明する。ここで、図１７は書き込み動作図であり、
書き込み動作での主信号の波形図である。
【００１４】読み出し動作と同様に、書き込みイネーブ
ル信号ＷＥが立ち上がり、ワード線ＷＬ０が１本選択さ
れ、メモリ内の記憶データ端子Ｒ０、Ｒ０バーが、それ
ぞれ対応するビット線Ｄ０、Ｄ０バーと電気的に接続さ
れる。
ル信号ＷＥが立ち上がり、ワード線ＷＬ０が１本選択さ
れ、メモリ内の記憶データ端子Ｒ０、Ｒ０バーが、それ
ぞれ対応するビット線Ｄ０、Ｄ０バーと電気的に接続さ
れる。
【００１５】一方、２ビット幅カラムセレクタ５４によ
って２出力ライトバッファ６３は１つにつきビット線一
対と電気的に接続されている。２出力ライトバッファ６
３はＩ／Ｏ、Ｉ／Ｏバーの書き込みデータに応じてビッ
ト線の片側（図ではＤ０バー）を電源電位Ｖｄｄに、も
う一方（図ではＤ０）を接地電位Ｖｓｓにそれぞれ駆動
する。
って２出力ライトバッファ６３は１つにつきビット線一
対と電気的に接続されている。２出力ライトバッファ６
３はＩ／Ｏ、Ｉ／Ｏバーの書き込みデータに応じてビッ
ト線の片側（図ではＤ０バー）を電源電位Ｖｄｄに、も
う一方（図ではＤ０）を接地電位Ｖｓｓにそれぞれ駆動
する。
【００１６】ビット線Ｄ０、Ｄ０バーとメモリセル５０
は図に示すような経路を通って電荷交換を行い、Ｉ／Ｏ
０、Ｉ／Ｏ０バーから入力された書き込みデータがメモ
リセル内の記憶データ端子Ｒ０、Ｒ０バーに格納され
る。このときの電流△Ｉの大きさはメモリセル５０の転
送用トランジスタ１００の飽和電流によって上限が定ま
る。
は図に示すような経路を通って電荷交換を行い、Ｉ／Ｏ
０、Ｉ／Ｏ０バーから入力された書き込みデータがメモ
リセル内の記憶データ端子Ｒ０、Ｒ０バーに格納され
る。このときの電流△Ｉの大きさはメモリセル５０の転
送用トランジスタ１００の飽和電流によって上限が定ま
る。
【００１７】書き込み動作が終了すると、２出力ライト
バッファ６３はハイインピーダンス出力となり、一対の
ビット線Ｄ０、Ｄ０バーはビット線対プルアップ回路５
１によって初期電位Ｖｄｄに戻される。
バッファ６３はハイインピーダンス出力となり、一対の
ビット線Ｄ０、Ｄ０バーはビット線対プルアップ回路５
１によって初期電位Ｖｄｄに戻される。
【００１８】
【発明が解決しようとする課題】一般にＳＲＡＭのよう
な半導体記憶装置には、膨大な数のメモリセルが搭載さ
れる。このためセルを構成する各ＭＯＳトランジスタの
ゲート幅は面積低減を意図して非常に小さく作られてお
り、メモリセルを流れ得る電流は小さい。また、寄生容
量が非常に大きくなるにも関わらず、各ビット線には数
多くのメモリセルが接続されているが、これも面積低減
のためである。
な半導体記憶装置には、膨大な数のメモリセルが搭載さ
れる。このためセルを構成する各ＭＯＳトランジスタの
ゲート幅は面積低減を意図して非常に小さく作られてお
り、メモリセルを流れ得る電流は小さい。また、寄生容
量が非常に大きくなるにも関わらず、各ビット線には数
多くのメモリセルが接続されているが、これも面積低減
のためである。
【００１９】このようなＳＲＡＭの読み出し動作では、
寄生容量の大きなビット線の電荷をメモリセルに流れる
小さな電流で排出するという方式を採っている。しかし
この方式では、メモリデータ読み出しによって生じるビ
ット線対の電位差が小さく、センスアンプの増幅時間が
長くなる。つまり、ワード線の選択からセンスアンプ出
力までの伝搬遅延時間、すなわちセル読み出し時間が長
くなるという欠点がある。
寄生容量の大きなビット線の電荷をメモリセルに流れる
小さな電流で排出するという方式を採っている。しかし
この方式では、メモリデータ読み出しによって生じるビ
ット線対の電位差が小さく、センスアンプの増幅時間が
長くなる。つまり、ワード線の選択からセンスアンプ出
力までの伝搬遅延時間、すなわちセル読み出し時間が長
くなるという欠点がある。
【００２０】書き込み動作についても同様で、ビット線
とメモリセル内部との電荷の授受によって書き込みデー
タがメモリセルへと格納される。このため、ビット線の
寄生容量が大きく、また、メモリセルを流れる電流が小
さいことが、セル書き込み時間の増大をもたらす。そし
て、メモリセルに反転する記憶データを書き込む場合に
は、書き込み時間が大幅に増大するようになる。
とメモリセル内部との電荷の授受によって書き込みデー
タがメモリセルへと格納される。このため、ビット線の
寄生容量が大きく、また、メモリセルを流れる電流が小
さいことが、セル書き込み時間の増大をもたらす。そし
て、メモリセルに反転する記憶データを書き込む場合に
は、書き込み時間が大幅に増大するようになる。
【００２１】本発明の目的は、メモリセルの面積を増大
させることなく、メモリセル読み出し時間とメモリセル
書き込み時間を短くすることができるフルＣＭＯＳ形メ
モリセルからなるＳＲＡＭを提供することにある。
させることなく、メモリセル読み出し時間とメモリセル
書き込み時間を短くすることができるフルＣＭＯＳ形メ
モリセルからなるＳＲＡＭを提供することにある。
【００２２】
【課題を解決するための手段】本発明のフルＣＭＯＳ形
メモリセルからなる半導体記憶装置では、各メモリセル
に接続されたビット線対に加え、メモリセルの２つの接
地線側端子に接続された配線が第２のビット線対となる
信号線として利用される。
メモリセルからなる半導体記憶装置では、各メモリセル
に接続されたビット線対に加え、メモリセルの２つの接
地線側端子に接続された配線が第２のビット線対となる
信号線として利用される。
【００２３】すなわち、フリップフロップ回路を構成す
る一対の負荷用トランジスタと一対の駆動用トランジス
タ、および一対の転送用トランジスタを備えたメモリセ
ルにおいて、前記一対の転送用トランジスタのソース・
ドレイン側に第１のビット線対が接続され、前記一対の
駆動用トランジスタのソース側に第２のビット線対が接
続されている。
る一対の負荷用トランジスタと一対の駆動用トランジス
タ、および一対の転送用トランジスタを備えたメモリセ
ルにおいて、前記一対の転送用トランジスタのソース・
ドレイン側に第１のビット線対が接続され、前記一対の
駆動用トランジスタのソース側に第２のビット線対が接
続されている。
【００２４】ここで、前記第１のビット線対と前記第２
のビット線対とが４つの入力端子を有するセンスアンプ
回路の入力端子に接続されている。
のビット線対とが４つの入力端子を有するセンスアンプ
回路の入力端子に接続されている。
【００２５】あるいは、前記第１のビット線対と前記第
２のビット線対とがライトバッファ回路の４つの出力端
子にそれぞれ接続されている。
２のビット線対とがライトバッファ回路の４つの出力端
子にそれぞれ接続されている。
【００２６】そして、前記メモリセルの情報読み出し時
において、前記メモリセル内の転送用トランジスタと駆
動用トランジスタとを通って第１のビット線から第２の
ビット線に電流が流れることによって前記第１のビット
線対間に相補信号が生じ、同時に、前記電流によって前
記第２のビット線対間にも相補信号が生じ、かつ前記第
１のビット線対の相補信号と前記第２のビット線対の相
補信号の双方を用いてセンスアンプが読み出し情報の増
幅を行う。
において、前記メモリセル内の転送用トランジスタと駆
動用トランジスタとを通って第１のビット線から第２の
ビット線に電流が流れることによって前記第１のビット
線対間に相補信号が生じ、同時に、前記電流によって前
記第２のビット線対間にも相補信号が生じ、かつ前記第
１のビット線対の相補信号と前記第２のビット線対の相
補信号の双方を用いてセンスアンプが読み出し情報の増
幅を行う。
【００２７】また、前記メモリセルへの情報書き込み時
において、前記ライトバッファ回路は前記第１のビット
線対と前記第２のビット線対の双方に書き込み情報に基
づく相補信号をそれぞれ出力し、かつ前記第１のビット
線対のうち一方の第１のビット線と前記第２のビット線
対のうち前記一方の第１のビット線に近接する一方の第
２のビット線とに同位相の信号を出力する。
において、前記ライトバッファ回路は前記第１のビット
線対と前記第２のビット線対の双方に書き込み情報に基
づく相補信号をそれぞれ出力し、かつ前記第１のビット
線対のうち一方の第１のビット線と前記第２のビット線
対のうち前記一方の第１のビット線に近接する一方の第
２のビット線とに同位相の信号を出力する。
【００２８】ここで、前記第２のビット線対に出力する
相補信号が微小信号となる。
相補信号が微小信号となる。
【００２９】あるいは、本発明の半導体記憶装置では、
メモリセルアレイ部における前記第１のビット線対と前
記第２のビット線対とが同一方向に並行して配置され、
かつ、前記第１のビット線対のうち一方の第１のビット
線と前記第２のビット線対のうち近接しない他方の第２
のビット線とが、前記転送用トランジスタと前記駆動用
トランジスタとを通して電気接続するように配設されて
いる。
メモリセルアレイ部における前記第１のビット線対と前
記第２のビット線対とが同一方向に並行して配置され、
かつ、前記第１のビット線対のうち一方の第１のビット
線と前記第２のビット線対のうち近接しない他方の第２
のビット線とが、前記転送用トランジスタと前記駆動用
トランジスタとを通して電気接続するように配設されて
いる。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を説明する。図１は、本発明のＳＲＡＭを構成する主要
回路部のブロック図である。ここで、従来の技術で説明
したのと同一なものは同一の符号で説明され、その説明
は省略される。
を説明する。図１は、本発明のＳＲＡＭを構成する主要
回路部のブロック図である。ここで、従来の技術で説明
したのと同一なものは同一の符号で説明され、その説明
は省略される。
【００３１】図１に示すように、一対のビット線Ｄ０、
Ｄ０バーに並行して一対の第２ビット線Ｇ０、Ｇ０バー
が互いに独立に配設されており、メモリセルアレイ部で
は他のビット線、他の第２ビット線とは共有されない。
メモリセル５０の２つの接地線側端子は、第２ビット線
Ｇ０、Ｇ０バーに接続される。そして、第１のビット線
対となるビット線Ｄ０、Ｄ０バーは、従来のＳＲＡＭと
同様にビット線対プルアップ回路５１に接続されるのに
対し、第２のビット線対となる第２ビット線Ｇ０、Ｇ０
バーは、第２ビット線対プルダウン回路５２に接続され
る。
Ｄ０バーに並行して一対の第２ビット線Ｇ０、Ｇ０バー
が互いに独立に配設されており、メモリセルアレイ部で
は他のビット線、他の第２ビット線とは共有されない。
メモリセル５０の２つの接地線側端子は、第２ビット線
Ｇ０、Ｇ０バーに接続される。そして、第１のビット線
対となるビット線Ｄ０、Ｄ０バーは、従来のＳＲＡＭと
同様にビット線対プルアップ回路５１に接続されるのに
対し、第２のビット線対となる第２ビット線Ｇ０、Ｇ０
バーは、第２ビット線対プルダウン回路５２に接続され
る。
【００３２】また、４ビット幅カラムセレクタ５３、４
入力センスアンプ６０、４出力ライトバッファ６１は、
各ビット線対、第２ビット線の両方に接続される。この
ため、それぞれ４ビット幅、４入力、４出力のものが用
いられる。
入力センスアンプ６０、４出力ライトバッファ６１は、
各ビット線対、第２ビット線の両方に接続される。この
ため、それぞれ４ビット幅、４入力、４出力のものが用
いられる。
【００３３】次に、図２と図３を用いて、本発明のＳＲ
ＡＭの読み出し動作を説明する。ここで、図２は本発明
のＳＲＡＭの読み出し動作図であり、図３は読み出し動
作での主信号の波形図である。
ＡＭの読み出し動作を説明する。ここで、図２は本発明
のＳＲＡＭの読み出し動作図であり、図３は読み出し動
作での主信号の波形図である。
【００３４】まず、ビット線Ｄ０、Ｄ０バーの初期電位
はビット線対プルアップ回路５１によって電源電位Ｖｄ
ｄに、第２ビット線Ｇ０、Ｇ０バーの初期電位は第２ビ
ット線対プルダウン回路５２によって接地電位Ｖｓｓに
設定されている。ここで、ビット線対プルアップ回路５
１を構成する各ＭＯＳトランジスタと第２ビット線対プ
ルダウン回路５２を構成する各ＭＯＳトランジスタと
は、導通抵抗が比較的高くなるように設計されている。
はビット線対プルアップ回路５１によって電源電位Ｖｄ
ｄに、第２ビット線Ｇ０、Ｇ０バーの初期電位は第２ビ
ット線対プルダウン回路５２によって接地電位Ｖｓｓに
設定されている。ここで、ビット線対プルアップ回路５
１を構成する各ＭＯＳトランジスタと第２ビット線対プ
ルダウン回路５２を構成する各ＭＯＳトランジスタと
は、導通抵抗が比較的高くなるように設計されている。
【００３５】本発明のＳＲＡＭの読み出し動作は従来の
ＳＲＡＭと同様、ワード線が一本選択され、メモリセル
内に０が記憶されていた側の記憶データ端子Ｒ０バー側
のビット線Ｄ０バーの電荷が図２に示す矢印の経路を辿
って排出され、ビット線Ｄ０バーの電位が微小な値△Ｖ
だけ下降する。
ＳＲＡＭと同様、ワード線が一本選択され、メモリセル
内に０が記憶されていた側の記憶データ端子Ｒ０バー側
のビット線Ｄ０バーの電荷が図２に示す矢印の経路を辿
って排出され、ビット線Ｄ０バーの電位が微小な値△Ｖ
だけ下降する。
【００３６】他方、メモリセルの接地線側端子に接続さ
れている第２ビット線は、高抵抗のＭＯＳトランジスタ
を介して接地されているので、Ｒ０バー側の第２ビット
線Ｇ０バーの電位は微小電位△Ｖ′だけ上昇する。
れている第２ビット線は、高抵抗のＭＯＳトランジスタ
を介して接地されているので、Ｒ０バー側の第２ビット
線Ｇ０バーの電位は微小電位△Ｖ′だけ上昇する。
【００３７】４ビット幅カラムセレクタ５３によって選
択されているビット線対、第２ビット線対は、４入力セ
ンスアンプ６０と電気的に接続される。このとき、セン
スアンプ６０に入力される電位は、従来例のＳＲＡＭが
電源電位ＶｄｄとＶｄｄ−△Ｖであるのに対し、本発明
のＳＲＡＭでは、Ｖｄｄ、Ｖｄｄ−△Ｖ、Ｖｓｓ、Ｖｓ
ｓ＋△Ｖ′の４種である。このため、図３に示されるよ
うにＩ／Ｏ０、Ｉ／Ｏ０バーの電圧は短時間で確定する
ようになる。
択されているビット線対、第２ビット線対は、４入力セ
ンスアンプ６０と電気的に接続される。このとき、セン
スアンプ６０に入力される電位は、従来例のＳＲＡＭが
電源電位ＶｄｄとＶｄｄ−△Ｖであるのに対し、本発明
のＳＲＡＭでは、Ｖｄｄ、Ｖｄｄ−△Ｖ、Ｖｓｓ、Ｖｓ
ｓ＋△Ｖ′の４種である。このため、図３に示されるよ
うにＩ／Ｏ０、Ｉ／Ｏ０バーの電圧は短時間で確定する
ようになる。
【００３８】本発明は、読み出し時には、上記４種の信
号をメモリセルから取り出し、それらを活用して効率よ
く電圧増幅を行い、メモリセル読み出し時間を短縮しよ
うとするものである。
号をメモリセルから取り出し、それらを活用して効率よ
く電圧増幅を行い、メモリセル読み出し時間を短縮しよ
うとするものである。
【００３９】図４は、本発明のＳＲＡＭに供する４入力
センスアンプの第１の例である。図１４と同様の回路構
成であるが、ゲート電極がビット線対に接続されるトラ
ンジスタのうち、Ｐチャネルに関しては 第２共通ビッ
ト線ＣＧ０、ＣＧ０バーに接続され、Ｎチャネルに関し
ては 共通ビット線ＣＤ０、ＣＤ０バーに接続される。
また、ＣＤ０がゲート電極に接続されるＮチャネルトラ
ンジスタとＣＧ０バーがゲート電極に接続されるＰチャ
ネルトランジスタが直列に接続され、ＣＤ０バーがゲー
ト電極に接続されるＮチャネルトランジスタとＣＧ０が
ゲート電極に接続されるＰチャネルトランジスタが直列
に接続される。
センスアンプの第１の例である。図１４と同様の回路構
成であるが、ゲート電極がビット線対に接続されるトラ
ンジスタのうち、Ｐチャネルに関しては 第２共通ビッ
ト線ＣＧ０、ＣＧ０バーに接続され、Ｎチャネルに関し
ては 共通ビット線ＣＤ０、ＣＤ０バーに接続される。
また、ＣＤ０がゲート電極に接続されるＮチャネルトラ
ンジスタとＣＧ０バーがゲート電極に接続されるＰチャ
ネルトランジスタが直列に接続され、ＣＤ０バーがゲー
ト電極に接続されるＮチャネルトランジスタとＣＧ０が
ゲート電極に接続されるＰチャネルトランジスタが直列
に接続される。
【００４０】センス動作も図１４に示す回路と同様であ
るが、本センスアンプではＰチャネルトランジスタのゲ
ート電極に加わる電位が接地電位Ｖｓｓ近傍となってい
る。ＭＯＳトランジスタは一般に、ソース・ゲート間の
電位差が大きいほど相互コンダクタンスが大きい。した
がって、本センスアンプではゲート電極が第２共通ビッ
ト線ＣＧ０、ＣＧ０バーと接続されている４つのＰチャ
ネルトランジスタの導通抵抗の変化量が大きい。このた
め、センスアンプが電圧増幅に要する遅延時間が短くな
る。
るが、本センスアンプではＰチャネルトランジスタのゲ
ート電極に加わる電位が接地電位Ｖｓｓ近傍となってい
る。ＭＯＳトランジスタは一般に、ソース・ゲート間の
電位差が大きいほど相互コンダクタンスが大きい。した
がって、本センスアンプではゲート電極が第２共通ビッ
ト線ＣＧ０、ＣＧ０バーと接続されている４つのＰチャ
ネルトランジスタの導通抵抗の変化量が大きい。このた
め、センスアンプが電圧増幅に要する遅延時間が短くな
る。
【００４１】図５は、本発明のＳＲＡＭに用いられる４
入力センスアンプの第２の例である。ここで、図１５で
説明した従来の技術との大きな相違は、図１５のＮチャ
ネルトランジスタＭ０が除去され、Ｎチャネルトランジ
スタＭ５、Ｍ６のソース側が４ビット幅カラムセレクタ
５３を通して第２ビット線Ｇ０、Ｇ０バーに接続される
ことである。
入力センスアンプの第２の例である。ここで、図１５で
説明した従来の技術との大きな相違は、図１５のＮチャ
ネルトランジスタＭ０が除去され、Ｎチャネルトランジ
スタＭ５、Ｍ６のソース側が４ビット幅カラムセレクタ
５３を通して第２ビット線Ｇ０、Ｇ０バーに接続される
ことである。
【００４２】図６は、図５に示す４入力センスアンプを
適用したときの読み出し動作のタイミング図である。本
実施例の読み出し動作は、図１５と図１６で既に示した
読み出し動作とほぼ同様であるが、第２ビット線Ｇ０、
Ｇ０バーは高抵抗のＭＯＳトランジスタを介して接地さ
れているので、Ｒ０バー側の第２ビット線Ｇ０バーの電
位は△Ｖ′だけ上昇する。
適用したときの読み出し動作のタイミング図である。本
実施例の読み出し動作は、図１５と図１６で既に示した
読み出し動作とほぼ同様であるが、第２ビット線Ｇ０、
Ｇ０バーは高抵抗のＭＯＳトランジスタを介して接地さ
れているので、Ｒ０バー側の第２ビット線Ｇ０バーの電
位は△Ｖ′だけ上昇する。
【００４３】読み出しイネーブル信号ＲＥが立ち上がり
センスアンプ６０が活性状態になったとき、センスアン
プ１つにつき一対のビット線Ｄ０、Ｄ０バーが電気的に
接続されるのに加えて、対応する一対のビット線Ｇ０、
Ｇ０バーも電気的に接続される。直ちに、ビット線Ｄ
０、Ｄ０バーの電荷がＰチャネルトランジスタＭ３、Ｍ
４を通ってデータ入出力線Ｉ／Ｏ０、Ｉ／Ｏ０バーへと
流れ込み、ある程度双方の電位が上昇すると同時に、一
対の第２ビット線Ｇ０、Ｇ０バーと一対の第２共通ビッ
ト線ＣＧ０、ＣＧ０バーが同電位になる。
センスアンプ６０が活性状態になったとき、センスアン
プ１つにつき一対のビット線Ｄ０、Ｄ０バーが電気的に
接続されるのに加えて、対応する一対のビット線Ｇ０、
Ｇ０バーも電気的に接続される。直ちに、ビット線Ｄ
０、Ｄ０バーの電荷がＰチャネルトランジスタＭ３、Ｍ
４を通ってデータ入出力線Ｉ／Ｏ０、Ｉ／Ｏ０バーへと
流れ込み、ある程度双方の電位が上昇すると同時に、一
対の第２ビット線Ｇ０、Ｇ０バーと一対の第２共通ビッ
ト線ＣＧ０、ＣＧ０バーが同電位になる。
【００４４】このとき、図５におけるＮチャネルトラン
ジスタＭ５のソース電位は、第２ビット線Ｇ０バーから
流れ込んだ電荷によって接地電位Ｖｓｓよりも若干高く
なっている。ゆえに、ＮチャネルトランジスタＭ５は、
ゲート電位が一時的に高くなるにも関わらず導通電流は
ほとんど流れないので、出力端子Ｉ／Ｏ０の電位上昇は
急峻となる。よってトランジスタＭ３、Ｍ４、Ｍ５、Ｍ
６からなるフリップフロップは高速に確定する。
ジスタＭ５のソース電位は、第２ビット線Ｇ０バーから
流れ込んだ電荷によって接地電位Ｖｓｓよりも若干高く
なっている。ゆえに、ＮチャネルトランジスタＭ５は、
ゲート電位が一時的に高くなるにも関わらず導通電流は
ほとんど流れないので、出力端子Ｉ／Ｏ０の電位上昇は
急峻となる。よってトランジスタＭ３、Ｍ４、Ｍ５、Ｍ
６からなるフリップフロップは高速に確定する。
【００４５】次に、図７と図８を用いて本発明のＳＲＡ
Ｍの書き込み動作を説明する。ここで、図７は書き込み
動作図であり、図８はこの動作での主信号の波形図であ
る。図７および図８に示すように、４出力ライトバッフ
ァ６１を形成する４つのスイッチ付きインバータのう
ち、第２共通ビット線ＣＧ０、ＣＧ０バーに接続するも
のは、導通抵抗の高いトランジスタで構成されている。
したがって、４出力ライトバッファ６１から４ビット幅
カラムセレクタ５３を通して、一対のビット線Ｄ０、Ｄ
０バーに入力された相補書き込みデータ信号は、一方が
電源電位Ｖｄｄ、もう一方がほぼ接地電位Ｖｓｓである
のに対し、第２ビット線Ｇ０、Ｇ０バーに入力された相
補書き込みデータ信号は、一方が接地電位Ｖｓｓで、も
う一方が微小電位Ｖｓｓ＋△Ｖとなる。これによってワ
ード線が選択されていないメモリセルのデータの破壊は
防がれる。ここで、その他の動作は従来の技術で説明し
たものと同じてある。
Ｍの書き込み動作を説明する。ここで、図７は書き込み
動作図であり、図８はこの動作での主信号の波形図であ
る。図７および図８に示すように、４出力ライトバッフ
ァ６１を形成する４つのスイッチ付きインバータのう
ち、第２共通ビット線ＣＧ０、ＣＧ０バーに接続するも
のは、導通抵抗の高いトランジスタで構成されている。
したがって、４出力ライトバッファ６１から４ビット幅
カラムセレクタ５３を通して、一対のビット線Ｄ０、Ｄ
０バーに入力された相補書き込みデータ信号は、一方が
電源電位Ｖｄｄ、もう一方がほぼ接地電位Ｖｓｓである
のに対し、第２ビット線Ｇ０、Ｇ０バーに入力された相
補書き込みデータ信号は、一方が接地電位Ｖｓｓで、も
う一方が微小電位Ｖｓｓ＋△Ｖとなる。これによってワ
ード線が選択されていないメモリセルのデータの破壊は
防がれる。ここで、その他の動作は従来の技術で説明し
たものと同じてある。
【００４６】さて、第２ビット線Ｇ０バーは、メモリセ
ル５０の接地線側端子に接続されているため、４ビット
線カラムセレクタ５３が選択されたとき、Ｎチャネルト
ランジスタＮ１のソース電位はＶｓｓ＋△Ｖになる。そ
して、ワード線ＷＬ０が立ち上がったとき、ビット線Ｄ
０バーからメモリセル内の記憶データ端子Ｒ０バーへ、
また、メモリセル内の記憶データ端子Ｒ０からビット線
Ｄ０へと電流△Ｉが流れる。このときＮチャネルトラン
ジスタＮ１のソース電位が接地電位Ｖｓｓよりも高いの
で、Ｎ１の導通電流が小さくなる。よってＲ０バーの電
位は素早く上昇し、その分Ｒ０の電位は素早く下降す
る。これが本発明がセルデータ書き込み時間を短縮でき
る原理である。
ル５０の接地線側端子に接続されているため、４ビット
線カラムセレクタ５３が選択されたとき、Ｎチャネルト
ランジスタＮ１のソース電位はＶｓｓ＋△Ｖになる。そ
して、ワード線ＷＬ０が立ち上がったとき、ビット線Ｄ
０バーからメモリセル内の記憶データ端子Ｒ０バーへ、
また、メモリセル内の記憶データ端子Ｒ０からビット線
Ｄ０へと電流△Ｉが流れる。このときＮチャネルトラン
ジスタＮ１のソース電位が接地電位Ｖｓｓよりも高いの
で、Ｎ１の導通電流が小さくなる。よってＲ０バーの電
位は素早く上昇し、その分Ｒ０の電位は素早く下降す
る。これが本発明がセルデータ書き込み時間を短縮でき
る原理である。
【００４７】次に、本発明の第２の実施の形態について
図９に基づいて説明する。ここで、図９は本発明の第２
の実施の形態での読み出し動作図である。
図９に基づいて説明する。ここで、図９は本発明の第２
の実施の形態での読み出し動作図である。
【００４８】この場合は１の実施の形態とは異なり、図
９に示すように、ビット線対プルアップ回路５１を構成
する各ＭＯＳトランジスタのゲート電極を接地せず、反
転したカラムセレクト信号ＣＹ０バーに接続する。ま
た、第２ビット線対プルダウン回路５２を構成する各Ｍ
ＯＳトランジスタのゲート電極をカラムセレクト信号Ｃ
Ｙ０に接続する。ここで、これらのトランジスタは、特
に導通抵抗は高くなくてもよい。
９に示すように、ビット線対プルアップ回路５１を構成
する各ＭＯＳトランジスタのゲート電極を接地せず、反
転したカラムセレクト信号ＣＹ０バーに接続する。ま
た、第２ビット線対プルダウン回路５２を構成する各Ｍ
ＯＳトランジスタのゲート電極をカラムセレクト信号Ｃ
Ｙ０に接続する。ここで、これらのトランジスタは、特
に導通抵抗は高くなくてもよい。
【００４９】カラムセレクト信号ＣＹ０が１のとき、ビ
ット線Ｄ０、Ｄ０バーは、ビット線対プルアップ回路５
１を通して電源電位Ｖｄｄに設定され、一対の第２ビッ
ト線Ｇ０、Ｇ０バーは、第２ビット線対プルダウン回路
５２を通して接地電位Ｖｓｓに設定される。カラムセレ
クト信号ＣＹ０が０になり、ワード線ＷＬ０が選択され
ると、図９の矢印の向きに微小電流△Ｉが流れる。この
ときビット線対プルアップ回路５１、第２ビット線対プ
ルダウン回路５２を構成する全てのトランジスタが非導
通なので、ビット線Ｄ０バーの電位が下がる速度と第２
ビット線Ｇ０バーの電位が上がる速度は、図２に示す回
路よりも速くなる。センスアンプ（図９では省略）が読
み出しデータの増幅を終えると、カラムセレクト信号Ｃ
Ｙ０が直ちに１になり、再びビット線のプルアップと第
２ビット線のプルダウンが始まる。このため第２ビット
線の電位が上がりすぎることによって他のメモリセルの
データが破壊されることは完全に防止される。
ット線Ｄ０、Ｄ０バーは、ビット線対プルアップ回路５
１を通して電源電位Ｖｄｄに設定され、一対の第２ビッ
ト線Ｇ０、Ｇ０バーは、第２ビット線対プルダウン回路
５２を通して接地電位Ｖｓｓに設定される。カラムセレ
クト信号ＣＹ０が０になり、ワード線ＷＬ０が選択され
ると、図９の矢印の向きに微小電流△Ｉが流れる。この
ときビット線対プルアップ回路５１、第２ビット線対プ
ルダウン回路５２を構成する全てのトランジスタが非導
通なので、ビット線Ｄ０バーの電位が下がる速度と第２
ビット線Ｇ０バーの電位が上がる速度は、図２に示す回
路よりも速くなる。センスアンプ（図９では省略）が読
み出しデータの増幅を終えると、カラムセレクト信号Ｃ
Ｙ０が直ちに１になり、再びビット線のプルアップと第
２ビット線のプルダウンが始まる。このため第２ビット
線の電位が上がりすぎることによって他のメモリセルの
データが破壊されることは完全に防止される。
【００５０】次に、本発明の第３の実施の形態について
図１０に基づいて説明する。図１０は本発明の第３の実
施の形態での読み出し動作図である。そして、この場合
は、ビット線Ｄ０側の第２ビット線Ｇ０をもう一方のビ
ット線Ｄ０バーに近接して配設し、逆にもう一方の第２
ビット線Ｇ０バーはビット線Ｄ０に近接して配設したも
のである。
図１０に基づいて説明する。図１０は本発明の第３の実
施の形態での読み出し動作図である。そして、この場合
は、ビット線Ｄ０側の第２ビット線Ｇ０をもう一方のビ
ット線Ｄ０バーに近接して配設し、逆にもう一方の第２
ビット線Ｇ０バーはビット線Ｄ０に近接して配設したも
のである。
【００５１】一般に、絶縁体を介して平行に敷設された
２つの導体の間には寄生容量が生じるが、この２つの導
体の一方の電位が高くなると同時に、もう一方の電位が
低くなれば等価的に寄生容量は２倍になる（ミラー効
果）。図９に示す読み出し動作の場合、ビット線Ｄ０バ
ーの電位が下がると同時に、第２ビット線Ｇ０バーの電
位が上がる。しかし本例では、この２本を遠ざけて配置
しているので、近接しているＤ０、Ｇ０バーの組と、Ｄ
０バー、Ｇ０の組においてはミラー効果の影響はない。
したがって、ビット線と第２ビット線の配線容量が比較
的小さくなるので、セルアクセス速度がさらに速く、ま
た消費電力も小さくなる。
２つの導体の間には寄生容量が生じるが、この２つの導
体の一方の電位が高くなると同時に、もう一方の電位が
低くなれば等価的に寄生容量は２倍になる（ミラー効
果）。図９に示す読み出し動作の場合、ビット線Ｄ０バ
ーの電位が下がると同時に、第２ビット線Ｇ０バーの電
位が上がる。しかし本例では、この２本を遠ざけて配置
しているので、近接しているＤ０、Ｇ０バーの組と、Ｄ
０バー、Ｇ０の組においてはミラー効果の影響はない。
したがって、ビット線と第２ビット線の配線容量が比較
的小さくなるので、セルアクセス速度がさらに速く、ま
た消費電力も小さくなる。
【００５２】
【発明の効果】以上に説明したように、本発明の半導体
記憶装置では、メモリセルに一対のビット線と一対の第
２ビット線が接続される。このために以下の２つの大き
な効果が生じる。その第１の効果は、メモリセル読み出
し速度が速くなるということである。その理由は、セン
スアンプがビット線対に生じる微小電位差だけでなく、
第２ビット線対に生じる微小電位差も利用して電圧増幅
を行うからである。
記憶装置では、メモリセルに一対のビット線と一対の第
２ビット線が接続される。このために以下の２つの大き
な効果が生じる。その第１の効果は、メモリセル読み出
し速度が速くなるということである。その理由は、セン
スアンプがビット線対に生じる微小電位差だけでなく、
第２ビット線対に生じる微小電位差も利用して電圧増幅
を行うからである。
【００５３】そしてその第２の効果は、メモリセル書き
込み速度が速くなるということである。その理由は、ラ
イトバッファがビット線対だけでなく、第２ビット線対
にも書き込みデータに応じた相補信号を出力し、メモリ
セルへのデータ書き込みを支援するからである。
込み速度が速くなるということである。その理由は、ラ
イトバッファがビット線対だけでなく、第２ビット線対
にも書き込みデータに応じた相補信号を出力し、メモリ
セルへのデータ書き込みを支援するからである。
【００５４】このようにして、本発明を構成するＳＲＡ
Ｍは半導体記憶装置の低電圧化、高速化さらには低消費
電力化を促進するようになる。
Ｍは半導体記憶装置の低電圧化、高速化さらには低消費
電力化を促進するようになる。
【図１】本発明の実施の形態を説明するためのＳＲＡＭ
要部のブロック図である。
要部のブロック図である。
【図２】本発明の第１の実施の形態のＳＲＡＭの読み出
し動作図である。
し動作図である。
【図３】上記読み出し動作での主信号の波形図である。
【図４】上記読み出し動作で用いるセンスアンプ部の第
１の回路図である。
１の回路図である。
【図５】本発明のＳＲＡＭで用いられるセンスアンプ部
の第２の回路図である。
の第２の回路図である。
【図６】上記第２の回路図を用いた読み出し動作での主
信号の波形図である。
信号の波形図である。
【図７】本発明の第１の実施の形態のＳＲＡＭの書き込
み動作図である。
み動作図である。
【図８】上記書き込み動作での主信号の波形図である。
【図９】本発明の第２の実施の形態のＳＲＡＭの読み出
し動作図である。
し動作図である。
【図１０】本発明の第３の実施の形態のＳＲＡＭの読み
出し動作図である。
出し動作図である。
【図１１】従来の技術のＳＲＡＭ要部のブロック図であ
る。
る。
【図１２】従来の技術のＳＲＡＭの読み出し動作図であ
る。
る。
【図１３】従来のＳＲＡＭの読み出し動作での信号の波
形図である。
形図である。
【図１４】従来の読み出し動作で用いるセンスアンプ部
の第１の回路図である。
の第１の回路図である。
【図１５】従来の読み出し動作で用いるセンスアンプ部
の第２の回路図である。
の第２の回路図である。
【図１６】上記第２の回路図を用いた読み出し動作での
主信号の波形図である。
主信号の波形図である。
【図１７】従来の技術のＳＲＡＭの書き込み動作図であ
る。
る。
【図１８】上記書き込み動作での主信号の波形図であ
る。
る。
５０ メモリセル ５１ ビット線対プルアップ回路 ５２ 第２ビット線対プルダウン回路 ５３ ４ビット幅カラムセレクタ ５４ ２ビット幅カラムセレクタ ６０ ４入力センスアンプ ６１ ４出力ライトバッファ ６２ ２入力センスアンプ ６３ ２出力ライトバッファ ７０ データ入出力部 ７１ ワード線デコーダ ７２ 制御回路 １００ 転送用トランジスタ １０１ ビット線対プルアップトランジスタ ＷＬ０、ＷＬ１ ワード線 Ｄ０、Ｄ０バー、Ｄ１、Ｄ１バー ビット線 Ｇ０、Ｇ０バー、Ｇ１、Ｇ１バー 第２ビット線 ＣＤ０、ＣＤ０バー、ＣＤ１、ＣＤ１バー 共通ビッ
ト線 ＣＧ０、ＣＧ０バー、ＣＧ１、ＣＧ１バー 第２共通
ビット線 ＣＹ０、ＣＹ１ カラムセレクト信号 ＲＥ 読み出しイネーブル信号 ＷＥ 書き込みイネーブル信号 Ｉ／Ｏ０、Ｉ／Ｏ０バー、Ｉ／Ｏ１、Ｉ／Ｏ１バー
データ入出力線 Ｄｉｎ０、Ｄｉｎ１ 書き込みデータ入力線 Ｄｏｕｔ０、Ｄｏｕｔ１ 読み出しデータ出力線 Ｒ０、Ｒ０バー 記憶データ端子 Ｖｄｄ 電源電位 Ｖｓｓ 接地電位 △Ｖ、△Ｖ′ 微小電位差 △Ｉ 微小電流 Ｐ０、Ｐ１、Ｐ２ Ｐチャネルトランジスタ Ｐ３、Ｐ４、Ｐ５ Ｎチャネルトランジスタ Ｑ０、Ｑ１、Ｑ２、Ｑ５、Ｑ７ Ｎチャネルトランジ
スタ Ｑ３、Ｑ４、Ｑ６、Ｑ８ Ｐチャネルトランジスタ Ｍ０、Ｍ１、Ｍ２、Ｍ５、Ｍ６ Ｎチャネルトランジ
スタ Ｍ３、Ｍ４ Ｐチャネルトランジスタ Ｎ１ Ｎチャネルトランジスタ ＧＮＤ 接地線
ト線 ＣＧ０、ＣＧ０バー、ＣＧ１、ＣＧ１バー 第２共通
ビット線 ＣＹ０、ＣＹ１ カラムセレクト信号 ＲＥ 読み出しイネーブル信号 ＷＥ 書き込みイネーブル信号 Ｉ／Ｏ０、Ｉ／Ｏ０バー、Ｉ／Ｏ１、Ｉ／Ｏ１バー
データ入出力線 Ｄｉｎ０、Ｄｉｎ１ 書き込みデータ入力線 Ｄｏｕｔ０、Ｄｏｕｔ１ 読み出しデータ出力線 Ｒ０、Ｒ０バー 記憶データ端子 Ｖｄｄ 電源電位 Ｖｓｓ 接地電位 △Ｖ、△Ｖ′ 微小電位差 △Ｉ 微小電流 Ｐ０、Ｐ１、Ｐ２ Ｐチャネルトランジスタ Ｐ３、Ｐ４、Ｐ５ Ｎチャネルトランジスタ Ｑ０、Ｑ１、Ｑ２、Ｑ５、Ｑ７ Ｎチャネルトランジ
スタ Ｑ３、Ｑ４、Ｑ６、Ｑ８ Ｐチャネルトランジスタ Ｍ０、Ｍ１、Ｍ２、Ｍ５、Ｍ６ Ｎチャネルトランジ
スタ Ｍ３、Ｍ４ Ｐチャネルトランジスタ Ｎ１ Ｎチャネルトランジスタ ＧＮＤ 接地線
Claims (7)
- 【請求項１】 フリップフロップ回路を構成する一対の
負荷用トランジスタと一対の駆動用トランジスタ、およ
び一対の転送用トランジスタを備えたメモリセルにおい
て、前記一対の転送用トランジスタのソース・ドレイン
側に第１のビット線対が接続され、前記一対の駆動用ト
ランジスタのソース側に第２のビット線対が接続されて
いることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のビット線対と前記第２のビッ
ト線対とが４つの入力端子を有するセンスアンプ回路に
接続されていることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記第１のビット線対と前記第２のビッ
ト線対とがライトバッファ回路の４つの出力端子にそれ
ぞれ接続されていることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】 前記メモリセルの情報読み出し時におい
て、前記メモリセル内の転送用トランジスタと駆動用ト
ランジスタとを通って第１のビット線から第２のビット
線に電流が流れることによって前記第１のビット線対間
に相補信号が生じ、同時に、前記電流によって前記第２
のビット線対間にも相補信号が生じ、かつ前記第１のビ
ット線対の相補信号と前記第２のビット線対の相補信号
の双方を用いてセンスアンプが読み出し情報の増幅を行
うことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項５】 前記メモリセルへの情報書き込み時にお
いて、前記ライトバッファ回路が前記第１のビット線対
と前記第２のビット線対の双方に書き込み情報に基づく
相補信号をそれぞれ出力し、かつ、前記第１のビット線
対のうち一方の第１のビット線と前記第２のビット線対
のうち前記一方の第１のビット線に近接する一方の第２
のビット線とに同位相の信号を出力することを特徴とす
る請求項３記載の半導体記憶装置。 - 【請求項６】 前記第２のビット線対に出力する相補信
号が微小信号であることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項７】 メモリセルアレイ部における前記第１の
ビット線対と前記第２のビット線対とが同一方向に並行
して配置され、かつ、前記第１のビット線対のうち一方
の第１のビット線と前記第２のビット線対のうち近接し
ない他方の第２のビット線とが、前記転送用トランジス
タと前記駆動用トランジスタとを通して電気接続するよ
うに配設されていることを特徴とする請求項１から請求
項６のうち１つの請求項に記載の半導体記憶装置。
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| JP8262141A JP2865078B2 (ja) | 1996-10-02 | 1996-10-02 | 半導体記憶装置 |
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-
1997
- 1997-09-30 US US08/940,252 patent/US5898611A/en not_active Expired - Fee Related
- 1997-10-02 KR KR1019970050984A patent/KR100257911B1/ko not_active IP Right Cessation
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