JPH0512895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0512895A JPH0512895A JP16185991A JP16185991A JPH0512895A JP H0512895 A JPH0512895 A JP H0512895A JP 16185991 A JP16185991 A JP 16185991A JP 16185991 A JP16185991 A JP 16185991A JP H0512895 A JPH0512895 A JP H0512895A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000007704 transition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract
(57)【要約】
【構成】データ線Ｄi0〜Ｄi7に負荷回路６を接続し、同
時に選択されるデータ線Ｄi0〜Ｄi7のうちいずれか１本
のみを選択的にセンスアンプ３に接続するスイッチ回路
４を設ける。 【効果】複雑な回路構成のセンスアンプ３を同時に選択
されるデータ線Ｄi0〜Ｄi7によって共有化することがで
きるので、従来通りの高速読み出しモードを有しなが
ら、チップ面積を縮小し、かつ、消費電力の低減を図る
ことができる。
時に選択されるデータ線Ｄi0〜Ｄi7のうちいずれか１本
のみを選択的にセンスアンプ３に接続するスイッチ回路
４を設ける。 【効果】複雑な回路構成のセンスアンプ３を同時に選択
されるデータ線Ｄi0〜Ｄi7によって共有化することがで
きるので、従来通りの高速読み出しモードを有しなが
ら、チップ面積を縮小し、かつ、消費電力の低減を図る
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速読み出しモードを
有する半導体記憶装置に関する。
有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになって来た。そこで、通常のランダム
アクセスを高速化すると共に、アクセス方法は多少制限
されるがさらに高速の読み出しを可能にした高速読み出
しモードを有する半導体記憶装置が開発されている（例
えば、Ｂ．ＡＳＨＭＯＲＥらの「Ａ ２０ｎｓ １Ｍｂ
ＣＭＯＳＢｕｒｓｔＭｏｄｅ ＥＰＲＯＭ」（１９８
９ ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃ
ｅ））。
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになって来た。そこで、通常のランダム
アクセスを高速化すると共に、アクセス方法は多少制限
されるがさらに高速の読み出しを可能にした高速読み出
しモードを有する半導体記憶装置が開発されている（例
えば、Ｂ．ＡＳＨＭＯＲＥらの「Ａ ２０ｎｓ １Ｍｂ
ＣＭＯＳＢｕｒｓｔＭｏｄｅ ＥＰＲＯＭ」（１９８
９ ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃ
ｅ））。
【０００３】このような高速読み出しモードを有する従
来のマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）の一例を図５に示す。
来のマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）の一例を図５に示す。
【０００４】このマスクＲＯＭでは、入力アドレスの上
位ビットをデコードすることにより１の行選択線Ｃiが
指定されると、データ線選択回路１１の複数のトランジ
スタＱi0〜Ｑinがオンとなって、これに対応する複数の
データ線Ｄi0〜Ｄinが選択される。また、入力アドレス
の下位ビットは、最下位の数ビットを除いたものがデコ
ードされて、いずれか１の列選択線Ｗjが指定される。
従って、この１の行選択線Ｃiと１の列選択線Ｗjの指定
により、同時に複数のメモリセル１２が選択されること
になる。
位ビットをデコードすることにより１の行選択線Ｃiが
指定されると、データ線選択回路１１の複数のトランジ
スタＱi0〜Ｑinがオンとなって、これに対応する複数の
データ線Ｄi0〜Ｄinが選択される。また、入力アドレス
の下位ビットは、最下位の数ビットを除いたものがデコ
ードされて、いずれか１の列選択線Ｗjが指定される。
従って、この１の行選択線Ｃiと１の列選択線Ｗjの指定
により、同時に複数のメモリセル１２が選択されること
になる。
【０００５】ここで、各メモリセル１２は、それぞれＭ
ＯＳＦＥＴからなる１個のトランジスタＱij0〜Ｑijnに
よって構成されている。そして、これらのトランジスタ
Ｑij 0〜Ｑijnは、半導体製造プロセスにおいて、論理状
態の「１」を記憶する場合には閾値電圧が高電圧とな
り、論理状態の「０」を記憶する場合には閾値電圧が通
常のエンハンスメント形と同様の電圧となるように形成
されている。従って、上記の１の列選択線Ｗjの指定に
よりこの列選択線Ｗjがハイレベルになると、対応する
メモリセル１２のトランジスタＱij0〜Ｑijnがその論理
状態に応じてノーマル・オフ（「１」）又はオン
（「０」）となる。
ＯＳＦＥＴからなる１個のトランジスタＱij0〜Ｑijnに
よって構成されている。そして、これらのトランジスタ
Ｑij 0〜Ｑijnは、半導体製造プロセスにおいて、論理状
態の「１」を記憶する場合には閾値電圧が高電圧とな
り、論理状態の「０」を記憶する場合には閾値電圧が通
常のエンハンスメント形と同様の電圧となるように形成
されている。従って、上記の１の列選択線Ｗjの指定に
よりこの列選択線Ｗjがハイレベルになると、対応する
メモリセル１２のトランジスタＱij0〜Ｑijnがその論理
状態に応じてノーマル・オフ（「１」）又はオン
（「０」）となる。
【０００６】また、上記１の行選択線Ｃiの指定により
データ線選択回路１１の複数のトランジスタＱi0〜Ｑin
がオンになると、列選択線Ｗjで選択されたメモリセル
１２の各トランジスタＱij0〜Ｑijnとセンスアンプ１３
とが接続される。従って、この行選択線Ｃiによって選
択された各データ線Ｄi0〜Ｄinは、接続する各トランジ
スタＱij0〜Ｑijnの論理状態に応じて電位がそれぞれ徐
々にハイレベル（「１」）又はローレベル（「０」）に
遷移し、この微小電位がそれぞれのセンスアンプ１３に
よって増幅されて確定される。
データ線選択回路１１の複数のトランジスタＱi0〜Ｑin
がオンになると、列選択線Ｗjで選択されたメモリセル
１２の各トランジスタＱij0〜Ｑijnとセンスアンプ１３
とが接続される。従って、この行選択線Ｃiによって選
択された各データ線Ｄi0〜Ｄinは、接続する各トランジ
スタＱij0〜Ｑijnの論理状態に応じて電位がそれぞれ徐
々にハイレベル（「１」）又はローレベル（「０」）に
遷移し、この微小電位がそれぞれのセンスアンプ１３に
よって増幅されて確定される。
【０００７】そして、通常のランダムアクセスの場合に
は、入力アドレスの最下位ビットに応じて１のバンク選
択線Ｐ0〜Ｐnが指定されてハイレベルとなる。すると、
スイッチ回路１４のいずれか１のトランジスタＱP0〜Ｑ
Pnのみがオンとなり、これを介して１のデータ線Ｄi0〜
Ｄinに接続されたセンスアンプ１３の出力が出力バッフ
ァ１５に送り出される。従って、この通常のランダムア
クセス時には、入力アドレスで指定したいずれか１のメ
モリセル１２に記憶された論理状態だけが出力バッファ
１５を介して読み出すことができる。
は、入力アドレスの最下位ビットに応じて１のバンク選
択線Ｐ0〜Ｐnが指定されてハイレベルとなる。すると、
スイッチ回路１４のいずれか１のトランジスタＱP0〜Ｑ
Pnのみがオンとなり、これを介して１のデータ線Ｄi0〜
Ｄinに接続されたセンスアンプ１３の出力が出力バッフ
ァ１５に送り出される。従って、この通常のランダムア
クセス時には、入力アドレスで指定したいずれか１のメ
モリセル１２に記憶された論理状態だけが出力バッファ
１５を介して読み出すことができる。
【０００８】また、上記のようにして１のデータ線Ｄi0
〜Ｄinを介してメモリセル１２の読み出しを行った場
合、スイッチ回路１４によって選択されなかった残りの
データ線Ｄi0〜Ｄin上の電位も各センスアンプ１３によ
って既に確定されている。そこで、この状態で他のバン
ク選択線Ｐ0〜Ｐnをハイレベルに切り替えると、データ
線Ｄi0〜Ｄinの電位が確定するまで待つことなく直ちに
当該メモリセル１２の読み出しを行うことができる。従
って、高速読み出しモードの場合には、例えば入力アド
レスの最下位ビットをアドレスカウンタ等によって自動
的に生成し、各バンク選択線Ｐ0〜Ｐnを順次ハイレベル
に切り替えることにより、スイッチ回路１４の各トラン
ジスタＱP0〜ＱPnを順次オンにして、１の行選択線Ｃi
によって同時に選択された複数のデータ線Ｄi0〜Ｄinか
ら順に複数のメモリセル１２の読み出しを高速で行うこ
とができる。
〜Ｄinを介してメモリセル１２の読み出しを行った場
合、スイッチ回路１４によって選択されなかった残りの
データ線Ｄi0〜Ｄin上の電位も各センスアンプ１３によ
って既に確定されている。そこで、この状態で他のバン
ク選択線Ｐ0〜Ｐnをハイレベルに切り替えると、データ
線Ｄi0〜Ｄinの電位が確定するまで待つことなく直ちに
当該メモリセル１２の読み出しを行うことができる。従
って、高速読み出しモードの場合には、例えば入力アド
レスの最下位ビットをアドレスカウンタ等によって自動
的に生成し、各バンク選択線Ｐ0〜Ｐnを順次ハイレベル
に切り替えることにより、スイッチ回路１４の各トラン
ジスタＱP0〜ＱPnを順次オンにして、１の行選択線Ｃi
によって同時に選択された複数のデータ線Ｄi0〜Ｄinか
ら順に複数のメモリセル１２の読み出しを高速で行うこ
とができる。
【０００９】即ち、図６に示すように、時刻ｔ10に入力
アドレスが確定したとすると、これに応じて１の行選択
線Ｃiと１の列選択線Ｗjが指定されてハイレベルとな
る。すると、各データ線Ｄi0〜Ｄinがそれぞれのセンス
アンプ１３に接続されて電位が遷移し、時刻ｔ11に確定
する。また、このときにはバンク選択線Ｐ0が指定され
てハイレベルとなっているため、出力バッファ１５に
は、データ線Ｄi0に接続されたセンスアンプ１３の出力
が送り出される。そして、この後、時刻ｔ12にバンク選
択線Ｐ1がハイレベルに切り替わると、出力バッファ１
５には、データ線Ｄi1に接続されたセンスアンプ１３の
出力が送り出され、以降、順次バンク選択線Ｐ2〜Ｐnが
ハイレベルに切り替わることにより、それぞれのデータ
線Ｄi2〜Ｄinに接続されたセンスアンプ１３の出力が出
力バッファ１５に送り出される。
アドレスが確定したとすると、これに応じて１の行選択
線Ｃiと１の列選択線Ｗjが指定されてハイレベルとな
る。すると、各データ線Ｄi0〜Ｄinがそれぞれのセンス
アンプ１３に接続されて電位が遷移し、時刻ｔ11に確定
する。また、このときにはバンク選択線Ｐ0が指定され
てハイレベルとなっているため、出力バッファ１５に
は、データ線Ｄi0に接続されたセンスアンプ１３の出力
が送り出される。そして、この後、時刻ｔ12にバンク選
択線Ｐ1がハイレベルに切り替わると、出力バッファ１
５には、データ線Ｄi1に接続されたセンスアンプ１３の
出力が送り出され、以降、順次バンク選択線Ｐ2〜Ｐnが
ハイレベルに切り替わることにより、それぞれのデータ
線Ｄi2〜Ｄinに接続されたセンスアンプ１３の出力が出
力バッファ１５に送り出される。
【００１０】この結果、トランジスタＱij0からなる最
初のメモリセル１２からの読み出しには、通常のランダ
ムアクセスの場合と同様に、データ線Ｄi0の電位が確定
するまでの時間（ｔ11−ｔ10）を要することになるが、
それ以降は、同時に選択されたデータ線Ｄi1〜Ｄinの電
位が既に確定されているために、これらに対応するトラ
ンジスタＱij1〜Ｑijnからなるメモリセル１２をバンク
選択線Ｐ1〜Ｐnの切り替えにより直ちに読み出しするこ
とができる。
初のメモリセル１２からの読み出しには、通常のランダ
ムアクセスの場合と同様に、データ線Ｄi0の電位が確定
するまでの時間（ｔ11−ｔ10）を要することになるが、
それ以降は、同時に選択されたデータ線Ｄi1〜Ｄinの電
位が既に確定されているために、これらに対応するトラ
ンジスタＱij1〜Ｑijnからなるメモリセル１２をバンク
選択線Ｐ1〜Ｐnの切り替えにより直ちに読み出しするこ
とができる。
【００１１】
【発明が解決しようとする課題】ところが、上記従来の
半導体記憶装置では、高速読み出しモードを設けるため
に、１の行選択線Ｃiによって同時に選択される全ての
データ線Ｄi0〜Ｄin上にそれぞれセンスアンプ１３を設
けておく必要がある。従って、読み出しの高速化のため
に同時に読み出すことができるビット数が増加するほど
センスアンプ１３の数も増やさなければならなくなり、
チップの占有面積が大きくなると共に、消費電力も増大
することになる。
半導体記憶装置では、高速読み出しモードを設けるため
に、１の行選択線Ｃiによって同時に選択される全ての
データ線Ｄi0〜Ｄin上にそれぞれセンスアンプ１３を設
けておく必要がある。従って、読み出しの高速化のため
に同時に読み出すことができるビット数が増加するほど
センスアンプ１３の数も増やさなければならなくなり、
チップの占有面積が大きくなると共に、消費電力も増大
することになる。
【００１２】このため、従来の高速読み出しモードを有
する半導体記憶装置は、同時に読み出すビット数が増加
するほど、チップ面積が増大して消費電力も大きくなる
という問題が生じていた。
する半導体記憶装置は、同時に読み出すビット数が増加
するほど、チップ面積が増大して消費電力も大きくなる
という問題が生じていた。
【００１３】本発明は、上記事情に鑑み、各データ線に
負荷回路を設けることにより、同時に選択されるデータ
線のセンスアンプを共有化して、チップ面積の縮小や消
費電力の低減化を図ることができる半導体記憶装置を提
供することを目的とするものである。
負荷回路を設けることにより、同時に選択されるデータ
線のセンスアンプを共有化して、チップ面積の縮小や消
費電力の低減化を図ることができる半導体記憶装置を提
供することを目的とするものである。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された多数のメモリセルに対し
て、１の行選択線と１の列選択線の指定により同時に複
数のメモリセルを選択する半導体記憶装置であって、メ
モリセルの各データ線にそれぞれ接続される負荷回路、
及び同時に選択されるメモリセルのデータ線のうちいず
れか１のデータ線のみを選択的にセンスアンプ回路に接
続するスイッチ回路を備えており、そのことにより上記
目的が達成される。
は、マトリクス状に配置された多数のメモリセルに対し
て、１の行選択線と１の列選択線の指定により同時に複
数のメモリセルを選択する半導体記憶装置であって、メ
モリセルの各データ線にそれぞれ接続される負荷回路、
及び同時に選択されるメモリセルのデータ線のうちいず
れか１のデータ線のみを選択的にセンスアンプ回路に接
続するスイッチ回路を備えており、そのことにより上記
目的が達成される。
【００１５】上記各データ線の電位を実質的に等しくす
るイコライジング手段を更に備えているのが好ましい。
るイコライジング手段を更に備えているのが好ましい。
【００１６】
【作用】上記構成により、１の行選択線と１の列選択線
の指定によって複数のメモリセルが同時に選択される
と、これらのメモリセルに接続されたデータ線の電位が
それぞれの負荷回路によって各メモリセルのオン／オフ
状態に応じ徐々に遷移する。そして、これらのデータ線
の電位が確定すると、各データ線がスイッチ回路によっ
て選択的にセンスアンプに接続される。すると、最初の
メモリセルの読み出しに関してはデータ線の電位が確定
するまでの時間を要するが、以降同時に選択された残り
のメモリセルについては、データ線の電位が既に確定し
ているので、直ちにこのセンスアンプで増幅して読み出
しを行うことができるようになる。
の指定によって複数のメモリセルが同時に選択される
と、これらのメモリセルに接続されたデータ線の電位が
それぞれの負荷回路によって各メモリセルのオン／オフ
状態に応じ徐々に遷移する。そして、これらのデータ線
の電位が確定すると、各データ線がスイッチ回路によっ
て選択的にセンスアンプに接続される。すると、最初の
メモリセルの読み出しに関してはデータ線の電位が確定
するまでの時間を要するが、以降同時に選択された残り
のメモリセルについては、データ線の電位が既に確定し
ているので、直ちにこのセンスアンプで増幅して読み出
しを行うことができるようになる。
【００１７】ここで、センスアンプは、差動増幅回路等
の複雑な回路によって構成され、チップ上で広い占有面
積を要すると共に、消費電力も大きくなる。しかし、負
荷回路は、データ線ごとに例えば１個のトランジスタを
設けるだけの簡単な構成で足り、占有面積が小さく消費
電力も僅かで済む。従って、本発明の半導体記憶装置に
よれば、簡単な負荷回路を設けるだけで、複雑な回路構
成のセンスアンプを共有化することができるので、従来
通りの高速読み出しモードを有しながら、チップ面積を
縮小し、かつ、消費電力の低減を図ることができる。
の複雑な回路によって構成され、チップ上で広い占有面
積を要すると共に、消費電力も大きくなる。しかし、負
荷回路は、データ線ごとに例えば１個のトランジスタを
設けるだけの簡単な構成で足り、占有面積が小さく消費
電力も僅かで済む。従って、本発明の半導体記憶装置に
よれば、簡単な負荷回路を設けるだけで、複雑な回路構
成のセンスアンプを共有化することができるので、従来
通りの高速読み出しモードを有しながら、チップ面積を
縮小し、かつ、消費電力の低減を図ることができる。
【００１８】
【実施例】本発明を実施例について以下に説明する。
【００１９】図１に本発明の一実施例を示す。本実施例
のマスクＲＯＭは、図１に示すように、８本のデータ線
Ｄi0〜Ｄi7と１本の列選択線Ｗjとの交差部にそれぞれ
メモリセル２が接続されている。これらのデータ線Ｄi0
〜Ｄi7は、データ線選択回路１及びスイッチ回路４を介
して１のセンスアンプ３に接続されている。また、これ
らのデータ線Ｄi0〜Ｄi7は、データ線選択回路１を介し
て負荷回路６にも接続されている。
のマスクＲＯＭは、図１に示すように、８本のデータ線
Ｄi0〜Ｄi7と１本の列選択線Ｗjとの交差部にそれぞれ
メモリセル２が接続されている。これらのデータ線Ｄi0
〜Ｄi7は、データ線選択回路１及びスイッチ回路４を介
して１のセンスアンプ３に接続されている。また、これ
らのデータ線Ｄi0〜Ｄi7は、データ線選択回路１を介し
て負荷回路６にも接続されている。
【００２０】各メモリセル２は、それぞれＭＯＳＦＥＴ
からなる１個ずつのトランジスタＱij0〜Ｑij7によって
構成されている。列選択線Ｗjがハイレベルになると、
各メモリセル２のトランジスタＱij0〜Ｑij7が予め半導
体製造プロセスで設定された論理状態に応じてオフ
（「１」）又はオン（「０」）となる。データ線選択回
路１は、それぞれＭＯＳＦＥＴからなるトランジスタＱ
i0〜Ｑi7によって構成され、行選択線Ｃiがハイレベル
になることにより、全てのトランジスタＱi0〜Ｑi7がオ
ンとなる。また、スイッチ回路４では、いずれかのバン
ク選択線Ｐ0〜Ｐ7がハイレベルとなることにより、それ
ぞれＭＯＳＦＥＴからなるトランジスタＱP0〜ＱP7のう
ちのいずれかがオンとなって、対応する１のデータ線Ｄ
i0〜Ｄi7のみを選択的にセンスアンプ３に接続する。
からなる１個ずつのトランジスタＱij0〜Ｑij7によって
構成されている。列選択線Ｗjがハイレベルになると、
各メモリセル２のトランジスタＱij0〜Ｑij7が予め半導
体製造プロセスで設定された論理状態に応じてオフ
（「１」）又はオン（「０」）となる。データ線選択回
路１は、それぞれＭＯＳＦＥＴからなるトランジスタＱ
i0〜Ｑi7によって構成され、行選択線Ｃiがハイレベル
になることにより、全てのトランジスタＱi0〜Ｑi7がオ
ンとなる。また、スイッチ回路４では、いずれかのバン
ク選択線Ｐ0〜Ｐ7がハイレベルとなることにより、それ
ぞれＭＯＳＦＥＴからなるトランジスタＱP0〜ＱP7のう
ちのいずれかがオンとなって、対応する１のデータ線Ｄ
i0〜Ｄi7のみを選択的にセンスアンプ３に接続する。
【００２１】データ線Ｄi0〜Ｄi7は、図示の８本を１組
として、図示以外にも複数組が設けられている。また、
行選択線Ｃiとデータ線選択回路１も、これに対応して
図示のもの以外にそれぞれ複数設けられている。そし
て、入力アドレスの上位ビットをデコードすることによ
りいずれか１の行選択線Ｃiが指定されると、これに対
応するデータ線選択回路１によって１組のデータ線Ｄi0
〜Ｄi7のみを導通させてこれを選択するようになってい
る。
として、図示以外にも複数組が設けられている。また、
行選択線Ｃiとデータ線選択回路１も、これに対応して
図示のもの以外にそれぞれ複数設けられている。そし
て、入力アドレスの上位ビットをデコードすることによ
りいずれか１の行選択線Ｃiが指定されると、これに対
応するデータ線選択回路１によって１組のデータ線Ｄi0
〜Ｄi7のみを導通させてこれを選択するようになってい
る。
【００２２】また、列選択線Ｗjも、図示のもの以外に
複数設けられている。そして、入力アドレスの下位ビッ
トから最下位の数ビットを除いたものをデコードするこ
とによりいずれか１の列選択線Ｗjが指定されると、当
該列選択線Ｗjと各データ線Ｄi0〜Ｄi7との各交差部に
接続されたメモリセル２のトランジスタをオン／オフさ
せてこれを選択するようになっている。即ち、メモリセ
ル２も、図示以外にそれぞれのデータ線Ｄi0〜Ｄi7と列
選択線Ｗjの各交差部に２次元マトリクス状に多数配置
されている。
複数設けられている。そして、入力アドレスの下位ビッ
トから最下位の数ビットを除いたものをデコードするこ
とによりいずれか１の列選択線Ｗjが指定されると、当
該列選択線Ｗjと各データ線Ｄi0〜Ｄi7との各交差部に
接続されたメモリセル２のトランジスタをオン／オフさ
せてこれを選択するようになっている。即ち、メモリセ
ル２も、図示以外にそれぞれのデータ線Ｄi0〜Ｄi7と列
選択線Ｗjの各交差部に２次元マトリクス状に多数配置
されている。
【００２３】スイッチ回路４及びセンスアンプ３も、各
組のデータ線Ｄi0〜Ｄi7毎に複数個設けられている。そ
して、入力アドレスにおける下位ビットのさらに最下位
の数ビットをデコードすることによりいずれか１のバン
ク選択線Ｐ0〜Ｐ7が指定されると、上記のようにデータ
線Ｄi0〜Ｄi7の対応する１本のみを当該センスアンプ３
に接続することになる。
組のデータ線Ｄi0〜Ｄi7毎に複数個設けられている。そ
して、入力アドレスにおける下位ビットのさらに最下位
の数ビットをデコードすることによりいずれか１のバン
ク選択線Ｐ0〜Ｐ7が指定されると、上記のようにデータ
線Ｄi0〜Ｄi7の対応する１本のみを当該センスアンプ３
に接続することになる。
【００２４】センスアンプ３は、図２に示すように、Ｍ
ＯＳＦＥＴからなる差動増幅回路によって構成されてい
る。そして、スイッチ回路４によって接続されるいずれ
か１のデータ線Ｄi0〜Ｄi7を一方の入力としている。ま
た、センスアンプ３の他方の入力には、図１では図示を
省略したダミーデータ線Ｄdが接続されている。ダミー
データ線Ｄdは、列選択線Ｗjとの交差部にダミーセル７
を設けたセンスアンプ３の参照用の回路であり、ダミー
セル７は、メモリセル２における論理状態「０」のトラ
ンジスタと同じ特性のトランジスタＱjdによって構成さ
れている。そして、このダミーデータ線Ｄdと各データ
線Ｄi0〜Ｄi7とは、イコライジング回路８を介して接続
されている。イコライジング回路８は、ＭＯＳＦＥＴか
らなるトランジスタＱE0〜ＱE7によって構成され、イコ
ライジング信号ＥＱＵがハイレベルになるとこれらトラ
ンジスタＱE0〜ＱE7がオンとなって、ダミーデータ線Ｄ
dと各データ線Ｄi0〜Ｄi7との間を導通させるようにな
っている。なお、センスアンプ３は、チップイネーブル
信号ＣＥバーがハイレベルの場合（アクティブでない場
合）には電源が遮断されるようになっている。
ＯＳＦＥＴからなる差動増幅回路によって構成されてい
る。そして、スイッチ回路４によって接続されるいずれ
か１のデータ線Ｄi0〜Ｄi7を一方の入力としている。ま
た、センスアンプ３の他方の入力には、図１では図示を
省略したダミーデータ線Ｄdが接続されている。ダミー
データ線Ｄdは、列選択線Ｗjとの交差部にダミーセル７
を設けたセンスアンプ３の参照用の回路であり、ダミー
セル７は、メモリセル２における論理状態「０」のトラ
ンジスタと同じ特性のトランジスタＱjdによって構成さ
れている。そして、このダミーデータ線Ｄdと各データ
線Ｄi0〜Ｄi7とは、イコライジング回路８を介して接続
されている。イコライジング回路８は、ＭＯＳＦＥＴか
らなるトランジスタＱE0〜ＱE7によって構成され、イコ
ライジング信号ＥＱＵがハイレベルになるとこれらトラ
ンジスタＱE0〜ＱE7がオンとなって、ダミーデータ線Ｄ
dと各データ線Ｄi0〜Ｄi7との間を導通させるようにな
っている。なお、センスアンプ３は、チップイネーブル
信号ＣＥバーがハイレベルの場合（アクティブでない場
合）には電源が遮断されるようになっている。
【００２５】負荷回路６は、ＭＯＳＦＥＴからなるトラ
ンジスタＱLi0〜ＱLi7及びトランジスタＱLdと、ＮＯＲ
回路６ａとによって構成されている。トランジスタＱ
Li0〜ＱLi7及びトランジスタＱLdは、それぞれ電源と各
データ線Ｄi0〜Ｄi7及びダミーデータ線Ｄdとの間に接
続され、ＮＯＲ回路６ａの出力がハイレベルの場合に、
これらの間を導通させる。ただし、トランジスタＱ
Ldは、他のトランジスタＱLi0〜ＱLi7に対して２倍の駆
動電流特性を有するＭＯＳＦＥＴによって構成されてい
る。ＮＯＲ回路６ａは、一方の入力がダミーデータ線Ｄ
dに接続され、チップイネーブル信号ＣＥバーがローレ
ベル（アクティブ）の場合にのみ、ダミーデータ線Ｄd
の論理レベルを反転して出力する。
ンジスタＱLi0〜ＱLi7及びトランジスタＱLdと、ＮＯＲ
回路６ａとによって構成されている。トランジスタＱ
Li0〜ＱLi7及びトランジスタＱLdは、それぞれ電源と各
データ線Ｄi0〜Ｄi7及びダミーデータ線Ｄdとの間に接
続され、ＮＯＲ回路６ａの出力がハイレベルの場合に、
これらの間を導通させる。ただし、トランジスタＱ
Ldは、他のトランジスタＱLi0〜ＱLi7に対して２倍の駆
動電流特性を有するＭＯＳＦＥＴによって構成されてい
る。ＮＯＲ回路６ａは、一方の入力がダミーデータ線Ｄ
dに接続され、チップイネーブル信号ＣＥバーがローレ
ベル（アクティブ）の場合にのみ、ダミーデータ線Ｄd
の論理レベルを反転して出力する。
【００２６】上記構成のマスクＲＯＭの動作を図３及び
図４を用いて説明する。
図４を用いて説明する。
【００２７】図３に示すように、時刻ｔ0に入力アドレ
スが確定すると、これに応じて１の行選択線Ｃiと１の
列選択線Ｗjが指定されてハイレベルとなる。すると、
メモリセル２とダミーセル７のトランジスタＱij0〜Ｑ
ij7及びトランジスタＱjdがそれぞれの論理状態に応じ
てオン又はオフとなり、データ線選択回路１の各トラン
ジスタＱi0〜Ｑi7もオンとなる。また、これと同時にイ
コライジング信号ＥＱＵが一定時間Ｔだけハイレベルと
なり、この間トランジスタＱE0〜ＱE7をオンとして、各
データ線Ｄi0〜Ｄi7とダミーデータ線Ｄdとの間を導通
させ、これらの電位を等しくする。
スが確定すると、これに応じて１の行選択線Ｃiと１の
列選択線Ｗjが指定されてハイレベルとなる。すると、
メモリセル２とダミーセル７のトランジスタＱij0〜Ｑ
ij7及びトランジスタＱjdがそれぞれの論理状態に応じ
てオン又はオフとなり、データ線選択回路１の各トラン
ジスタＱi0〜Ｑi7もオンとなる。また、これと同時にイ
コライジング信号ＥＱＵが一定時間Ｔだけハイレベルと
なり、この間トランジスタＱE0〜ＱE7をオンとして、各
データ線Ｄi0〜Ｄi7とダミーデータ線Ｄdとの間を導通
させ、これらの電位を等しくする。
【００２８】そして、時間Ｔの経過後にイコライジング
信号ＥＱＵがローレベルに戻りトランジスタＱE0〜ＱE7
がオフになると、各トランジスタＱi0〜Ｑi7及びダミー
データ線Ｄdの電位がそれぞれに接続されているトラン
ジスタＱij0〜Ｑij7及びトランジスタＱjdのオン／オフ
状態に応じて遷移し始める。即ち、ダミーデータ線Ｄd
は、ダミーセル７が論理状態「０」であるため、負荷回
路６のトランジスタＱLdの充電電流とオン状態のトラン
ジスタＱjdの放電電流とが均衡する電位ＶREFに遷移し
確定する。また、メモリセル２の論理状態が「１」の場
合には、トランジスタＱij0〜Ｑij7がオフ状態となるた
め、対応するトランジスタＱLi0〜ＱLi7がオフとなる電
位ＶHに遷移し確定する。さらには、メモリセル２の論
理状態が「０」の場合には、対応するトランジスタＱ
Li0〜ＱLi7の充電電流とオン状態のトランジスタＱij0
〜Ｑij7の放電電流とが均衡する電位ＶLに遷移し確定す
る。ただし、ダミーセルのトランジスタＱLdが２倍の駆
動電流特性を有するため、これらの電位は、電位ＶH、
電位ＶREF、電位ＶLの順に高電位となる（ＶH＞ＶREF＞
ＶL）。
信号ＥＱＵがローレベルに戻りトランジスタＱE0〜ＱE7
がオフになると、各トランジスタＱi0〜Ｑi7及びダミー
データ線Ｄdの電位がそれぞれに接続されているトラン
ジスタＱij0〜Ｑij7及びトランジスタＱjdのオン／オフ
状態に応じて遷移し始める。即ち、ダミーデータ線Ｄd
は、ダミーセル７が論理状態「０」であるため、負荷回
路６のトランジスタＱLdの充電電流とオン状態のトラン
ジスタＱjdの放電電流とが均衡する電位ＶREFに遷移し
確定する。また、メモリセル２の論理状態が「１」の場
合には、トランジスタＱij0〜Ｑij7がオフ状態となるた
め、対応するトランジスタＱLi0〜ＱLi7がオフとなる電
位ＶHに遷移し確定する。さらには、メモリセル２の論
理状態が「０」の場合には、対応するトランジスタＱ
Li0〜ＱLi7の充電電流とオン状態のトランジスタＱij0
〜Ｑij7の放電電流とが均衡する電位ＶLに遷移し確定す
る。ただし、ダミーセルのトランジスタＱLdが２倍の駆
動電流特性を有するため、これらの電位は、電位ＶH、
電位ＶREF、電位ＶLの順に高電位となる（ＶH＞ＶREF＞
ＶL）。
【００２９】このようにして各データ線Ｄi0〜Ｄi7及び
ダミーデータ線Ｄdの電位が確定して時刻ｔ1になると、
センスアンプ３がスイッチ回路４によって選択されたい
ずれかのデータ線Ｄi0〜Ｄi7とダミーデータ線Ｄdの電
位を比較して、その結果を出力バッファ５に出力する。
ダミーデータ線Ｄdの電位が確定して時刻ｔ1になると、
センスアンプ３がスイッチ回路４によって選択されたい
ずれかのデータ線Ｄi0〜Ｄi7とダミーデータ線Ｄdの電
位を比較して、その結果を出力バッファ５に出力する。
【００３０】この結果、通常のランダムアクセス時に
は、時刻ｔ0に入力アドレスが確定すると、これによっ
て１の行選択線Ｃiと１の列選択線Ｗjが指定され、且
つ、スイッチ回路４によって１のデータ線Ｄi0〜Ｄi7が
選択されて、時刻ｔ1以降に該当するメモリセル２の論
理状態を読み出すことができる。そして、次に異なるア
ドレスによってアクセスした場合にも、入力アドレスの
確定から時間（ｔ1−ｔ0）が経過した後に該当するメモ
リセル２の論理状態を読み出すことができる。
は、時刻ｔ0に入力アドレスが確定すると、これによっ
て１の行選択線Ｃiと１の列選択線Ｗjが指定され、且
つ、スイッチ回路４によって１のデータ線Ｄi0〜Ｄi7が
選択されて、時刻ｔ1以降に該当するメモリセル２の論
理状態を読み出すことができる。そして、次に異なるア
ドレスによってアクセスした場合にも、入力アドレスの
確定から時間（ｔ1−ｔ0）が経過した後に該当するメモ
リセル２の論理状態を読み出すことができる。
【００３１】また、高速読み出しモードの場合にも、図
４に示すように、１の行選択線Ｃiと１の列選択線Ｗjに
よって同時に選択できる最初のメモリセル２の読み出し
に関しては、入力アドレスの確定時刻ｔ0から各データ
線Ｄi0〜Ｄi7及びダミーデータ線Ｄdの電位が確定する
時刻ｔ1までに上記通常のランダムアクセスの場合と同
じ時間（ｔ1−ｔ0）を要することになる。しかし、それ
以降は、既に各データ線Ｄi0〜Ｄi7の電位が確定してい
るため、時間（ｔ1−ｔ0）よりも十分に短い時間間隔の
時刻ｔ2、時刻ｔ3…にハイレベルとなるバンク選択線Ｐ
0〜Ｐ7を切り替えるだけで、残りの７個のメモリセル２
の読み出しを高速に行うことができるようになる。
４に示すように、１の行選択線Ｃiと１の列選択線Ｗjに
よって同時に選択できる最初のメモリセル２の読み出し
に関しては、入力アドレスの確定時刻ｔ0から各データ
線Ｄi0〜Ｄi7及びダミーデータ線Ｄdの電位が確定する
時刻ｔ1までに上記通常のランダムアクセスの場合と同
じ時間（ｔ1−ｔ0）を要することになる。しかし、それ
以降は、既に各データ線Ｄi0〜Ｄi7の電位が確定してい
るため、時間（ｔ1−ｔ0）よりも十分に短い時間間隔の
時刻ｔ2、時刻ｔ3…にハイレベルとなるバンク選択線Ｐ
0〜Ｐ7を切り替えるだけで、残りの７個のメモリセル２
の読み出しを高速に行うことができるようになる。
【００３２】この結果、本実施例のマスクＲＯＭによれ
ば、従来と同様の高速読み出しモードを実現するため
に、各データ線Ｄi0〜Ｄi7毎にトランジスタＱLi0〜Ｑ
Li7を１個ずつ接続した負荷回路６を設けているので、
多数のＭＯＳＦＥＴからなり消費電力も大きな差動増幅
器によって構成されるセンスアンプ３の設置個数を８分
の１まで削減することができる。
ば、従来と同様の高速読み出しモードを実現するため
に、各データ線Ｄi0〜Ｄi7毎にトランジスタＱLi0〜Ｑ
Li7を１個ずつ接続した負荷回路６を設けているので、
多数のＭＯＳＦＥＴからなり消費電力も大きな差動増幅
器によって構成されるセンスアンプ３の設置個数を８分
の１まで削減することができる。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、同時に選択される各データ
線に簡単な負荷回路を設けるだけで、複雑な回路構成の
センスアンプを共有化することができるので、従来通り
の高速読み出しモードを有しながら、チップ面積を縮小
し、かつ、消費電力の低減を図ることができる。
の半導体記憶装置によれば、同時に選択される各データ
線に簡単な負荷回路を設けるだけで、複雑な回路構成の
センスアンプを共有化することができるので、従来通り
の高速読み出しモードを有しながら、チップ面積を縮小
し、かつ、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるマスクＲＯＭの概略構
成を示すブロック図である。
成を示すブロック図である。
【図２】その実施例の構成をさらに詳細に示すブロック
図である。
図である。
【図３】図１の実施例に於ける、データ線の電位の遷移
状態を示すタイムチャートである。
状態を示すタイムチャートである。
【図４】図１の実施例に於ける、高速読み出しモードの
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図５】従来のマスクＲＯＭの構成を示すブロック図で
ある。
ある。
【図６】図５のマスクＲＯＭに於ける高速読み出しモー
ドの動作を示すタイムチャートである。
ドの動作を示すタイムチャートである。
２ メモリセル ３ センスアンプ ４ スイッチ回路 ６ 負荷回路 Ｃi 行選択線 Ｗj 列選択線 Ｄi0〜Ｄi7 データ線
Claims (1)
- 【特許請求の範囲】 【請求項１】マトリクス状に配置された多数のメモリセ
ルに対して、１の行選択線と１の列選択線の指定により
同時に複数のメモリセルを選択する半導体記憶装置であ
って、 メモリセルの各データ線にそれぞれ接続される負荷回
路、及び同時に選択されるメモリセルのデータ線のうち
いずれか１のデータ線のみを選択的にセンスアンプ回路
に接続するスイッチ回路を備えている半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16185991A JP2723695B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
| EP92301161A EP0521594B1 (en) | 1991-07-02 | 1992-02-12 | Semiconductor memory device |
| DE69219518T DE69219518T2 (de) | 1991-07-02 | 1992-02-12 | Halbleiterspeicheranordnung |
| KR1019920002376A KR950010306B1 (ko) | 1991-07-02 | 1992-02-18 | 반도체 기억장치 |
| US08/163,399 US5394371A (en) | 1991-07-02 | 1993-12-07 | Semiconductor memory device with shared sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16185991A JP2723695B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512895A true JPH0512895A (ja) | 1993-01-22 |
| JP2723695B2 JP2723695B2 (ja) | 1998-03-09 |
Family
ID=15743318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16185991A Expired - Lifetime JP2723695B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5394371A (ja) |
| EP (1) | EP0521594B1 (ja) |
| JP (1) | JP2723695B2 (ja) |
| KR (1) | KR950010306B1 (ja) |
| DE (1) | DE69219518T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09204788A (ja) * | 1995-11-15 | 1997-08-05 | Samsung Electron Co Ltd | 不揮発性半導体メモリのページ読出方法及びそのデータ読出回路 |
| US5717637A (en) * | 1996-02-22 | 1998-02-10 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2000228100A (ja) * | 1999-02-04 | 2000-08-15 | Lucent Technol Inc | アレ―構成の読み出し用装置 |
| JP2007164842A (ja) * | 2005-12-09 | 2007-06-28 | Toppan Printing Co Ltd | 不揮発性メモリ |
| US7702940B2 (en) * | 2003-12-03 | 2010-04-20 | Koninklijke Philips Electronics N.V. | Power saving method and system |
| JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
Families Citing this family (10)
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|---|---|---|---|---|
| JP3432548B2 (ja) * | 1993-07-26 | 2003-08-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5608679A (en) * | 1994-06-02 | 1997-03-04 | Intel Corporation | Fast internal reference cell trimming for flash EEPROM memory |
| JP3102470B2 (ja) * | 1996-12-16 | 2000-10-23 | 日本電気株式会社 | 半導体記憶装置 |
| US6147893A (en) * | 1999-01-27 | 2000-11-14 | Vlsi Technology, Inc. | Programmable read only memory with high speed differential sensing at low operating voltage |
| US6269017B1 (en) * | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| JP3924107B2 (ja) * | 2000-03-09 | 2007-06-06 | 富士通株式会社 | 半導体集積回路 |
| US6456521B1 (en) | 2001-03-21 | 2002-09-24 | International Business Machines Corporation | Hierarchical bitline DRAM architecture system |
| KR100558482B1 (ko) * | 2003-02-04 | 2006-03-07 | 삼성전자주식회사 | 리드 전용 메모리 장치 |
| CN100343920C (zh) * | 2004-07-14 | 2007-10-17 | 义隆电子股份有限公司 | 适用字符线金属导线技术的平面单元只读存储器 |
| JP2006146982A (ja) * | 2004-11-16 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Citations (1)
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| JPS5693363A (en) * | 1979-12-04 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory |
| JPS58115690A (ja) * | 1981-12-28 | 1983-07-09 | Matsushita Electric Ind Co Ltd | 読み出し専用記憶装置 |
| US4709352A (en) * | 1984-11-19 | 1987-11-24 | Oki Electric Industry Co., Ltd. | MOS read-only memory systems |
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| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
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| JPH0738275B2 (ja) * | 1988-06-27 | 1995-04-26 | 日本電気株式会社 | 読出専用半導体記憶装置 |
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| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| JPH0824000B2 (ja) * | 1989-06-12 | 1996-03-06 | 株式会社東芝 | 半導体メモリ装置 |
-
1991
- 1991-07-02 JP JP16185991A patent/JP2723695B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-12 DE DE69219518T patent/DE69219518T2/de not_active Expired - Lifetime
- 1992-02-12 EP EP92301161A patent/EP0521594B1/en not_active Expired - Lifetime
- 1992-02-18 KR KR1019920002376A patent/KR950010306B1/ko not_active IP Right Cessation
-
1993
- 1993-12-07 US US08/163,399 patent/US5394371A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69219518T2 (de) | 1997-11-06 |
| US5394371A (en) | 1995-02-28 |
| EP0521594B1 (en) | 1997-05-07 |
| JP2723695B2 (ja) | 1998-03-09 |
| EP0521594A2 (en) | 1993-01-07 |
| DE69219518D1 (de) | 1997-06-12 |
| KR950010306B1 (ko) | 1995-09-14 |
| EP0521594A3 (ja) | 1994-02-09 |
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