JPH0371497A - 半導体メモリの読出し方法 - Google Patents
半導体メモリの読出し方法Info
- Publication number
- JPH0371497A JPH0371497A JP1208820A JP20882089A JPH0371497A JP H0371497 A JPH0371497 A JP H0371497A JP 1208820 A JP1208820 A JP 1208820A JP 20882089 A JP20882089 A JP 20882089A JP H0371497 A JPH0371497 A JP H0371497A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- gate line
- semiconductor memory
- precharging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速読出しが可能な半導体メモリの読出し方
法に関する。
法に関する。
［従来の技術］
従来、半導体メモリに対するデータの読出しは、次に示
す方法により行なわれている。以下、半導体メモリとし
て例えばマスクＲＯＭにおける場合を例に取って説明す
る。
す方法により行なわれている。以下、半導体メモリとし
て例えばマスクＲＯＭにおける場合を例に取って説明す
る。
第５図は、８つのメモリ素子Ｍ１〜Ｍ８を備えたマスク
ＲＯＭにおけるデータ読出し時の概略構成を示している
。メモリ素子Ｍｌ−Ｍ８は、ＭＯＳ）ランジスタを用い
て構成されており、マトリックス状に配置されたゲート
ラインＧｌ。
ＲＯＭにおけるデータ読出し時の概略構成を示している
。メモリ素子Ｍｌ−Ｍ８は、ＭＯＳ）ランジスタを用い
て構成されており、マトリックス状に配置されたゲート
ラインＧｌ。
Ｇ２とドレインラインＤｉ−Ｄ４の各交点部分に設けら
れる。そして、上記メモリ素子Ｍｌ〜Ｍ８は、データ″
１２を記憶する素子のゲート電極が対応するゲートライ
ンＧｌ、Ｇ２に選択的に接続される。この場合、データ
“０”を記憶するメモリ素子例えばＭ２．Ｍ７のゲート
電極は、ゲートラインＧｌ、Ｇ２には接続されない。ま
た、メモリ素子Ｍｌ〜Ｍ８は、ドレイン電極が対応する
ドレインラインＤ１〜Ｄ４に接続されると共にソース電
極が接地される。
れる。そして、上記メモリ素子Ｍｌ〜Ｍ８は、データ″
１２を記憶する素子のゲート電極が対応するゲートライ
ンＧｌ、Ｇ２に選択的に接続される。この場合、データ
“０”を記憶するメモリ素子例えばＭ２．Ｍ７のゲート
電極は、ゲートラインＧｌ、Ｇ２には接続されない。ま
た、メモリ素子Ｍｌ〜Ｍ８は、ドレイン電極が対応する
ドレインラインＤ１〜Ｄ４に接続されると共にソース電
極が接地される。
そして、上記ドレインラインＤ１〜Ｄ４は、ＭＯＳ）ラ
ンジスタからなるコラムスイッチ１〜４のドレイン電極
に接続される。このコラムスイッチ１〜４は、ゲート電
極に与えられるデータ読出し信号、つまり、コラム選択
信号により順次オン動作し、ドレインラインＤ１〜Ｄ４
を順次選択してバッファ回路１０に接続する。上記バッ
ファ回路１０は、ＭＯＳ）ランジスタＴｌ−７３を主体
として構成され、上記メモリ素子Ｍ１〜Ｍ８からドレイ
ンラインＤＩ−Ｄ４及びコラムスイッチ１〜４を介して
読出されるデータを増幅して出力端子ＯＵＴより出力す
る。
ンジスタからなるコラムスイッチ１〜４のドレイン電極
に接続される。このコラムスイッチ１〜４は、ゲート電
極に与えられるデータ読出し信号、つまり、コラム選択
信号により順次オン動作し、ドレインラインＤ１〜Ｄ４
を順次選択してバッファ回路１０に接続する。上記バッ
ファ回路１０は、ＭＯＳ）ランジスタＴｌ−７３を主体
として構成され、上記メモリ素子Ｍ１〜Ｍ８からドレイ
ンラインＤＩ−Ｄ４及びコラムスイッチ１〜４を介して
読出されるデータを増幅して出力端子ＯＵＴより出力す
る。
上記のように構成された半導体メモリは、第６図に示す
タイミングチャートにより駆動される。
タイミングチャートにより駆動される。
第６図においてＧＡＩ 、ＣＡ２はゲートライン選択信
号、ＣＡＬ−ＣＡ４は、コラム選択信号である。先ず、
ゲートライン選択信号ＧＡＩがゲートラインＧｌに与え
られ、ゲートラインＧ２上のメモリ素子Ｍｌ−Ｍ４が選
択される。そして、上記ゲートライン選択信号ＧＡＩが
ハイレベルとなっている間に、コラム選択信号ＣＡｌ−
ＣＡ４が与えられてコラムスイッチ１〜４が順次オンし
、メモリ素子Ｍｌ−Ｍ４の保持データがドレインライン
Ｄｌ−Ｄ４及びバッファ回路１０を介して順次読出され
る。
号、ＣＡＬ−ＣＡ４は、コラム選択信号である。先ず、
ゲートライン選択信号ＧＡＩがゲートラインＧｌに与え
られ、ゲートラインＧ２上のメモリ素子Ｍｌ−Ｍ４が選
択される。そして、上記ゲートライン選択信号ＧＡＩが
ハイレベルとなっている間に、コラム選択信号ＣＡｌ−
ＣＡ４が与えられてコラムスイッチ１〜４が順次オンし
、メモリ素子Ｍｌ−Ｍ４の保持データがドレインライン
Ｄｌ−Ｄ４及びバッファ回路１０を介して順次読出され
る。
次にゲートライン選択信号ＣＡ２がゲートラインＧ２に
与えられると、上記の場合と同様にコラム選択信号ＣＡ
Ｌ−ＣＡ４に同期してメモリ素子Ｍ５〜Ｍ８の保持デー
タがドレインラインＤＩ〜Ｄ４及びバッファ回路１０を
介して順次読出される。
与えられると、上記の場合と同様にコラム選択信号ＣＡ
Ｌ−ＣＡ４に同期してメモリ素子Ｍ５〜Ｍ８の保持デー
タがドレインラインＤＩ〜Ｄ４及びバッファ回路１０を
介して順次読出される。
［発明が解決しようとする課題］
上記のようにして半導体メモリの記憶データが読出され
るが、上記従来のデータ読出し方法では、データの読出
しに際して、ゲートラインＧｌ。
るが、上記従来のデータ読出し方法では、データの読出
しに際して、ゲートラインＧｌ。
Ｇ２がチャージアップするｔ時間以上釜コラムスイッチ
１〜４をオンさせる必要があり、このためコラム選択信
号ＣＡＬ−ＣＡ４の時間幅が広くなり、データの読出し
に時間がかかるという問題があった。
１〜４をオンさせる必要があり、このためコラム選択信
号ＣＡＬ−ＣＡ４の時間幅が広くなり、データの読出し
に時間がかかるという問題があった。
本発明は上記実情に鑑みて威されたもので、半導体メモ
リのデータ読出し速度を向上し得る半導体メモリの読出
し方法を提供することを目的とする。
リのデータ読出し速度を向上し得る半導体メモリの読出
し方法を提供することを目的とする。
［課題を解決するための手段及び作用］本発明は、半導
体メモリ素子がマトリックス状に配置されてゲート電極
及びドレイン電極がそれぞれゲートライン、ドレインラ
インに接続されてなる半導体メモリにおいて、ドレイン
ラインに読出し電圧を印加しておき、上記半導体メモリ
素子の保持データの読出しに際してゲートラインをプリ
チャージし、その後、メモリ素子の保持データを読出す
ようにしたものである。
体メモリ素子がマトリックス状に配置されてゲート電極
及びドレイン電極がそれぞれゲートライン、ドレインラ
インに接続されてなる半導体メモリにおいて、ドレイン
ラインに読出し電圧を印加しておき、上記半導体メモリ
素子の保持データの読出しに際してゲートラインをプリ
チャージし、その後、メモリ素子の保持データを読出す
ようにしたものである。
上記のようにデータの読出し前にゲートラインをプリチ
ャージすることにより、データ読出し信号にチャージア
ップのための時間幅を持たせる必要が無く、時間幅の短
い読出し信号で記憶データを確実に読出す事ができ、デ
ータ読出し速度を向上することができる。
ャージすることにより、データ読出し信号にチャージア
ップのための時間幅を持たせる必要が無く、時間幅の短
い読出し信号で記憶データを確実に読出す事ができ、デ
ータ読出し速度を向上することができる。
また、本発明は、メモリ領域を２つの領域に分け、各メ
モリ領域のメモリ素子を一定の時間差を持たせてプリチ
ャージし、その後、各メモリ素子の保持データを順次読
出すようにしたものである。
モリ領域のメモリ素子を一定の時間差を持たせてプリチ
ャージし、その後、各メモリ素子の保持データを順次読
出すようにしたものである。
上記のように２つのメモリ領域を一定の時間差を持たせ
てプリチャージすることにより、互いに他のメモリ領域
からデータの読出しが行なわれている間にプリチャージ
を完了でき、プリチャージ時間の無駄を無くしてデータ
の読出しを連続的に行なうことが可能になり、データの
読出し速度を更に向上することができる。
てプリチャージすることにより、互いに他のメモリ領域
からデータの読出しが行なわれている間にプリチャージ
を完了でき、プリチャージ時間の無駄を無くしてデータ
の読出しを連続的に行なうことが可能になり、データの
読出し速度を更に向上することができる。
［第１実施例コ
以下、図面を参照して本発明の詳細な説明する。
第１図は、半導体メモリとしてマスクＲＯＭに実施した
場合の例を示すもので、説明を簡単にするため８個のメ
モリ素子Ｍ１〜Ｍ８を２行４列に配列した場合について
示しである。メモリ素子Ｍｌ−Ｍ８は、ＭＯＳトランジ
スタを用いて構成されており、マトリックス状に配置さ
れたゲートラインＧｌ、Ｇ２とドレインラインＤｌ〜Ｄ
４の各交点部分に設けられる。そして、上記メモリ素子
Ｍｌ−Ｍ８は、データ“１”を記憶する素子のゲート電
極が対応するゲートラインＧｌ、Ｇ２に選択的に接続さ
れる。この場合、データ“０”を記憶するメモリ素子例
えばＭ２．Ｍ７のゲート電極は、ゲートラインＧｌ、Ｇ
２には接続されない。
場合の例を示すもので、説明を簡単にするため８個のメ
モリ素子Ｍ１〜Ｍ８を２行４列に配列した場合について
示しである。メモリ素子Ｍｌ−Ｍ８は、ＭＯＳトランジ
スタを用いて構成されており、マトリックス状に配置さ
れたゲートラインＧｌ、Ｇ２とドレインラインＤｌ〜Ｄ
４の各交点部分に設けられる。そして、上記メモリ素子
Ｍｌ−Ｍ８は、データ“１”を記憶する素子のゲート電
極が対応するゲートラインＧｌ、Ｇ２に選択的に接続さ
れる。この場合、データ“０”を記憶するメモリ素子例
えばＭ２．Ｍ７のゲート電極は、ゲートラインＧｌ、Ｇ
２には接続されない。
また、メモリ素子Ｍｌ−Ｍ８は、ドレイン電極が対応す
るドレインラインＤｉ−Ｄ４に接続されるε共にソース
電極が接地される。
るドレインラインＤｉ−Ｄ４に接続されるε共にソース
電極が接地される。
上記ドレインラインＤｉ−Ｄ４には、ＭＯＳトランジス
タ１１〜１４を介して読出し電圧Ｖ＋が供給される。こ
のＭＯＳ）ランジスタ１１〜１４は、ドレイン電極がゲ
ート電極と共にＶ十電源に接続され、ソース電極がドレ
インラインＤｌ〜Ｄ４に接続される。
タ１１〜１４を介して読出し電圧Ｖ＋が供給される。こ
のＭＯＳ）ランジスタ１１〜１４は、ドレイン電極がゲ
ート電極と共にＶ十電源に接続され、ソース電極がドレ
インラインＤｌ〜Ｄ４に接続される。
そして、上記ドレインラインＤＩ−Ｄ４は、ＭＯＳトラ
ンジスタからなるコラムスイッチ１〜４のドレイン電極
に接続される。このコラムスイッチ１〜４は、ゲート電
極に与えられるコラム選択信号により順次オン動作し、
ドレインラインＤ１〜Ｄ４を順次選択してバッファ回路
１０に接続する。上記バッファ回路１０は、ＭＯＳトラ
ンジスタＴｌ−７３を主体として構成され、上記メモリ
素子Ｍｌ−Ｍ８から読出されるデータを増幅して出力端
子ＯＵＴより出力する。
ンジスタからなるコラムスイッチ１〜４のドレイン電極
に接続される。このコラムスイッチ１〜４は、ゲート電
極に与えられるコラム選択信号により順次オン動作し、
ドレインラインＤ１〜Ｄ４を順次選択してバッファ回路
１０に接続する。上記バッファ回路１０は、ＭＯＳトラ
ンジスタＴｌ−７３を主体として構成され、上記メモリ
素子Ｍｌ−Ｍ８から読出されるデータを増幅して出力端
子ＯＵＴより出力する。
次に上記半導体メモリに対するデータ読出し動作につい
て第２図のタイミングチャートを参照して説明する。同
図においてＧＡＩ、ＣＡ２はゲートライン選択信号、Ｃ
ＡＬ−ＣＡ４はコラム選択信号である。ゲートライン選
択信号ＧＡＩＧＡ２によりゲートラインＧ１．Ｇ２が選
択されている時にコラム選択信号ＣＡＲ−ＣＡ４が与え
られるが、ゲートライン選択信号Ｇｌ、Ｇ２はコラム選
択信号ＣＡＲ−ＣＡ４よりゲートラインＧｌ、Ｇ２をチ
ャージアップする時間ｔだけ早いタイミングで立ち上が
り、コラム選択信号ＣＡＩ〜ＣＡ４が出力されている間
、ハイレベル状態に保持される。
て第２図のタイミングチャートを参照して説明する。同
図においてＧＡＩ、ＣＡ２はゲートライン選択信号、Ｃ
ＡＬ−ＣＡ４はコラム選択信号である。ゲートライン選
択信号ＧＡＩＧＡ２によりゲートラインＧ１．Ｇ２が選
択されている時にコラム選択信号ＣＡＲ−ＣＡ４が与え
られるが、ゲートライン選択信号Ｇｌ、Ｇ２はコラム選
択信号ＣＡＲ−ＣＡ４よりゲートラインＧｌ、Ｇ２をチ
ャージアップする時間ｔだけ早いタイミングで立ち上が
り、コラム選択信号ＣＡＩ〜ＣＡ４が出力されている間
、ハイレベル状態に保持される。
従って、データの読出しに際しては、先ず、ゲートライ
ン選択信号ＧＡＩがゲートラインＣ１に与えられ、ゲー
トラインＣ１がプリチャージされる。上記メモリ素子Ｍ
ｌ−Ｍ４には、ＭＯＳトランジスタ１１〜１４を介して
読出し電圧が与えられているので、を時間後にゲートラ
インＧ１のプリチャージが完了すると、ゲートラインＣ
１上の４ビツトのデータ、つまり、メモリ素子Ｍｌ〜Ｍ
４のデータが確定する。この状態で第２図に示すコラム
選択信号ＣＡＬ〜ＣＡ４が順次与えられてコラムスイッ
チ１〜４が順次オンし、メモリ素子Ｍｌ−Ｍ４の保持デ
ータがドレインラインＤＩ〜Ｄ４及びバッファ回路１０
を介して順次読出される。
ン選択信号ＧＡＩがゲートラインＣ１に与えられ、ゲー
トラインＣ１がプリチャージされる。上記メモリ素子Ｍ
ｌ−Ｍ４には、ＭＯＳトランジスタ１１〜１４を介して
読出し電圧が与えられているので、を時間後にゲートラ
インＧ１のプリチャージが完了すると、ゲートラインＣ
１上の４ビツトのデータ、つまり、メモリ素子Ｍｌ〜Ｍ
４のデータが確定する。この状態で第２図に示すコラム
選択信号ＣＡＬ〜ＣＡ４が順次与えられてコラムスイッ
チ１〜４が順次オンし、メモリ素子Ｍｌ−Ｍ４の保持デ
ータがドレインラインＤＩ〜Ｄ４及びバッファ回路１０
を介して順次読出される。
次にゲートライン選択信号ＣＡ２がゲートラインＧ２に
与えられると、上記の場合ε同様にゲートラインＧ２の
プリチャージが行なわれた後にコラム選択信号ＣＡｌ−
ＣＡ４に同期してメモリ素子Ｍ５〜ＭＢの保持データが
ドレインラインＤｉ〜Ｄ４及びバッファ回路１０を介し
て順次読出される。
与えられると、上記の場合ε同様にゲートラインＧ２の
プリチャージが行なわれた後にコラム選択信号ＣＡｌ−
ＣＡ４に同期してメモリ素子Ｍ５〜ＭＢの保持データが
ドレインラインＤｉ〜Ｄ４及びバッファ回路１０を介し
て順次読出される。
上記のようにゲートライン選択信号ＧＡＩ 。
ＣＡ２によりゲートラインＧｌ、Ｇ２をプリチャージし
、メモリ素子Ｍ１〜Ｍ４ 、Ｍ５〜Ｍ８のデータが確定
した後にデータの読出しを行なうことにより、第２図に
示すようにコラム選択信号ＣＡＬ〜ＣＡ４のパルス幅を
従来の数分の１に短くして、データの読出しを行なうこ
とが可能になる。第２図のタイミングチャートでは、４
ビツトのデータを出力する時間をプリチャージの時間ｔ
と等しくした例を示しており、この場合には、従来方法
の２倍の速度でデータの読出しを行なう事ができる。ま
た、データ読出し速度は、コラムスイッチ１〜４のスイ
ッチング速度の限界まで速める事が可能である。
、メモリ素子Ｍ１〜Ｍ４ 、Ｍ５〜Ｍ８のデータが確定
した後にデータの読出しを行なうことにより、第２図に
示すようにコラム選択信号ＣＡＬ〜ＣＡ４のパルス幅を
従来の数分の１に短くして、データの読出しを行なうこ
とが可能になる。第２図のタイミングチャートでは、４
ビツトのデータを出力する時間をプリチャージの時間ｔ
と等しくした例を示しており、この場合には、従来方法
の２倍の速度でデータの読出しを行なう事ができる。ま
た、データ読出し速度は、コラムスイッチ１〜４のスイ
ッチング速度の限界まで速める事が可能である。
［第２実施例〕
次に第３図及び第４図により本発明の第２実施例につい
て説明する。上記第１の実施例は、ゲートラインＧｌ上
のメモリ素子Ｍｌ−Ｍ４のデータを全て読出した後に、
次のゲートラインＧ２にゲートライン選択信号ＧＡ２を
供給してプリチャージを動作を行なうようにしたもので
、このプリチャージ期間はデータの読出しは行なわれな
いが、第２実施例はメモリ領域を２系統に分ける事によ
リブリチャージ動作を効率的に行ない、データの読出し
が連続的にできるようにしたものである。
て説明する。上記第１の実施例は、ゲートラインＧｌ上
のメモリ素子Ｍｌ−Ｍ４のデータを全て読出した後に、
次のゲートラインＧ２にゲートライン選択信号ＧＡ２を
供給してプリチャージを動作を行なうようにしたもので
、このプリチャージ期間はデータの読出しは行なわれな
いが、第２実施例はメモリ領域を２系統に分ける事によ
リブリチャージ動作を効率的に行ない、データの読出し
が連続的にできるようにしたものである。
すなわち、第３図に示すようにメモリ領域を第１メモリ
領域ＭＡと第２メモリ領域ＭＢに分け、第１メモリ領域
ＭＡに上記第１図に示したメモリ回路を構成すると共に
、第２メモリ領域ＭＢにはゲートラインＣｕｔ、Ｇ１２
上に設けられるメモリ素子Ｍ１１−Ｍ１８、このメモリ
素子Ｍｌｌ〜Ｍ１ｇのドレインラインＤ５〜Ｄ８に読出
し電圧Ｖ＋を供給するＭＯＳ）ランジスタ１１〜１４、
及びドレインラインＤ５〜Ｄ８を選択するコラムスイッ
チ５〜８により、第１メモリ領域ＭＡと同様のメモリ回
路を構成する。上記ゲートラインＧｌｌ、 Ｇ１２は、
ゲートライン選択信号ＧＡＩ１． ＧＡ１２により選択
され、コラムスイッチ５〜８は、コラム選択信号ＣＡ５
〜ＣＡ８によりオン／オフ制御される。
領域ＭＡと第２メモリ領域ＭＢに分け、第１メモリ領域
ＭＡに上記第１図に示したメモリ回路を構成すると共に
、第２メモリ領域ＭＢにはゲートラインＣｕｔ、Ｇ１２
上に設けられるメモリ素子Ｍ１１−Ｍ１８、このメモリ
素子Ｍｌｌ〜Ｍ１ｇのドレインラインＤ５〜Ｄ８に読出
し電圧Ｖ＋を供給するＭＯＳ）ランジスタ１１〜１４、
及びドレインラインＤ５〜Ｄ８を選択するコラムスイッ
チ５〜８により、第１メモリ領域ＭＡと同様のメモリ回
路を構成する。上記ゲートラインＧｌｌ、 Ｇ１２は、
ゲートライン選択信号ＧＡＩ１． ＧＡ１２により選択
され、コラムスイッチ５〜８は、コラム選択信号ＣＡ５
〜ＣＡ８によりオン／オフ制御される。
そして、第１メモリ領域ＭＡのコラムスイッチ１〜４及
び第２メモリ領域ＭＢのコラムスイッチ５〜８を介して
読出される８ビツトのデータは、バッファ回路１０に入
力される。すなわち、このバッファ回路１０は、第１メ
モリ領域ＭＡと第２メモリ領域ＭＢのメモリ回路に共用
される。
び第２メモリ領域ＭＢのコラムスイッチ５〜８を介して
読出される８ビツトのデータは、バッファ回路１０に入
力される。すなわち、このバッファ回路１０は、第１メ
モリ領域ＭＡと第２メモリ領域ＭＢのメモリ回路に共用
される。
上記の構成において、第１メモリ領域ＭＡ及び第２メモ
リ領域ＭＢは、それぞれ上記第１実施例と同様のタイミ
ングで読出し制御が行なわれるが、第４図のタイミング
チャートに示すように第１メモリ賄域ＭＡに対して第２
メモリ領域ＭＢにはプリチャージ時間ｔだけ遅れてゲー
トライン選択信号ＧＡ５〜ＧＡ８及びコラム選択信号Ｃ
Ａ５〜Ｃ１Ｂが与えられる。
リ領域ＭＢは、それぞれ上記第１実施例と同様のタイミ
ングで読出し制御が行なわれるが、第４図のタイミング
チャートに示すように第１メモリ賄域ＭＡに対して第２
メモリ領域ＭＢにはプリチャージ時間ｔだけ遅れてゲー
トライン選択信号ＧＡ５〜ＧＡ８及びコラム選択信号Ｃ
Ａ５〜Ｃ１Ｂが与えられる。
従って、まず、第１メモリ領域ＭＡに対し、ゲートライ
ン選択信号ＧＡＩが与えられてゲートラインＧ２のプリ
チャージ動作が開始される。そして、プリチャージ時間
ｔを経過すると、コラム選択信号ＣＡＬ−ＣＡ４が順次
与えられてコラムスイッチ１〜４がオンし、ゲートライ
ンＧｌ上のメモリ素子Ｍｌ−Ｍ４の保持データがドレイ
ンラインＤ１〜Ｄ４及びバッファ回路１０を介して順次
読出される。
ン選択信号ＧＡＩが与えられてゲートラインＧ２のプリ
チャージ動作が開始される。そして、プリチャージ時間
ｔを経過すると、コラム選択信号ＣＡＬ−ＣＡ４が順次
与えられてコラムスイッチ１〜４がオンし、ゲートライ
ンＧｌ上のメモリ素子Ｍｌ−Ｍ４の保持データがドレイ
ンラインＤ１〜Ｄ４及びバッファ回路１０を介して順次
読出される。
また、上記ゲートライン選択信号Ｇｌが与えられた後、
プリチャージ時間ｔを経過すると、第２メモリ領域ＭＢ
に対し、ゲートライン選択信号ＧＡＩＩが与えられてゲ
ートラインＧｌｌのプリチャージ動作が開始される。す
なわち、上記メモリ素子Ｍｌ−Ｍ４に対するデータ読出
しが行なわれている間にゲートラインＧｌｌのプリチャ
ージが行なわれる。従って、第１メモリ領域ＭＡにおけ
るメモリ素子Ｍ１〜Ｍ４のデータ読出しを終了すると、
第２メモリ領域ＭＢにおけるゲートラインＧｌｌのプリ
チャージが完了し、メモリ領域ＭＢ側のデータ読出しが
可能となる。この状態でコラム選択信号ＣＡ５〜ＣＡ＆
が与えられてコラムスイッチ５〜８が順次オンし、ゲー
トラインＧｌｌ上のメモリ素子Ｍｌｌ−Ｍ１４の保持デ
ータがドレインラインＤ５〜ＤＢ及びバッファ回路１０
を介して順次読出される。
プリチャージ時間ｔを経過すると、第２メモリ領域ＭＢ
に対し、ゲートライン選択信号ＧＡＩＩが与えられてゲ
ートラインＧｌｌのプリチャージ動作が開始される。す
なわち、上記メモリ素子Ｍｌ−Ｍ４に対するデータ読出
しが行なわれている間にゲートラインＧｌｌのプリチャ
ージが行なわれる。従って、第１メモリ領域ＭＡにおけ
るメモリ素子Ｍ１〜Ｍ４のデータ読出しを終了すると、
第２メモリ領域ＭＢにおけるゲートラインＧｌｌのプリ
チャージが完了し、メモリ領域ＭＢ側のデータ読出しが
可能となる。この状態でコラム選択信号ＣＡ５〜ＣＡ＆
が与えられてコラムスイッチ５〜８が順次オンし、ゲー
トラインＧｌｌ上のメモリ素子Ｍｌｌ−Ｍ１４の保持デ
ータがドレインラインＤ５〜ＤＢ及びバッファ回路１０
を介して順次読出される。
また、上記コラム選択信号ＣＡ５〜ＣＡ８により第２メ
モリ領域ＭＢからメモリ素子Ｍｌｌ〜１４の保持データ
が読出されている間に、第１メモリ領域ＭＡ側にゲート
ライン選択信号Ｇ２が与えられてゲートラインＧ２に対
するプリチャージが行なわれる。
モリ領域ＭＢからメモリ素子Ｍｌｌ〜１４の保持データ
が読出されている間に、第１メモリ領域ＭＡ側にゲート
ライン選択信号Ｇ２が与えられてゲートラインＧ２に対
するプリチャージが行なわれる。
以下同様にして第１メモリ領域ＭＡ及び第２メモリ領域
ＭＢから記憶データが交互に読出される。
ＭＢから記憶データが交互に読出される。
上記のようにこの第２実施例によれば、第１メモリ領域
ＭＡ及び第２メモリ領域ＭＢを設け、互いに他の領域の
データが読出されている間にゲートラインＧへのプリチ
ャージを行なうように１．ているので、プリチャージ動
作を効率的に行なうことができ、データの読出しを連続
して行なう事ができる。
ＭＡ及び第２メモリ領域ＭＢを設け、互いに他の領域の
データが読出されている間にゲートラインＧへのプリチ
ャージを行なうように１．ているので、プリチャージ動
作を効率的に行なうことができ、データの読出しを連続
して行なう事ができる。
［発明の効果］
以上詳記したように本発明によれば、半導体メモリ素子
がマトリックス状に配置され、ゲート電極及びドレイン
電極がそれぞれゲートライン、ドレインラインに接続さ
れてなる半導体メモリにおいて、ドレインラインに読出
し電圧を印加しておき、上記半導体メモリ素子の保持デ
ータの読出しに際してゲートラインをプリチャージし、
その後、ＲＢＪし信号によりメモリ素子の保持データを
読出すようにしたので、読出し信号の印加時にメモリ素
子をチャージする必要は無く、時間幅の短いＬｉ出１−
信号で記憶データを確実に読出ず市ができ、データ読出
し速度を向上することができる。
がマトリックス状に配置され、ゲート電極及びドレイン
電極がそれぞれゲートライン、ドレインラインに接続さ
れてなる半導体メモリにおいて、ドレインラインに読出
し電圧を印加しておき、上記半導体メモリ素子の保持デ
ータの読出しに際してゲートラインをプリチャージし、
その後、ＲＢＪし信号によりメモリ素子の保持データを
読出すようにしたので、読出し信号の印加時にメモリ素
子をチャージする必要は無く、時間幅の短いＬｉ出１−
信号で記憶データを確実に読出ず市ができ、データ読出
し速度を向上することができる。
また、本発明は、メモリ領域を２つの領域に分け、各メ
モリ領域は互いに他のメモリ領域でデータ読出しが行な
われている間にメモリ素子をプリチャージするようにし
たので、ブリチャージル間の無駄を無くしてデータの読
出しを連続的に行なうことが可能になり、データの読出
し速度を更に向上することができる。
モリ領域は互いに他のメモリ領域でデータ読出しが行な
われている間にメモリ素子をプリチャージするようにし
たので、ブリチャージル間の無駄を無くしてデータの読
出しを連続的に行なうことが可能になり、データの読出
し速度を更に向上することができる。
尚、上記実施例では、マスクＲＯＭに実施ｊ７た場合に
ついて説明したが、マスクＲＯＭ以外の半導体メモリに
おいても上記各実施例と同様にして実施し得るものであ
る。
ついて説明したが、マスクＲＯＭ以外の半導体メモリに
おいても上記各実施例と同様にして実施し得るものであ
る。
第１図は本発明の第１実施例による゛ｒ導体メモリのデ
ータ読出し時の回路構成を示すブロック図、第２図は同
実施例の動作を説明するためのタイミングチャート、第
３図は本発明の第２実施例におけるデータ読出し時の回
路構成を示すブロック図、第４図は同実施例の動作を説
明するためのタイミングチャート、第５図は従来の半導
体メモリのデータ読出し時の回路構成を示すブロック図
、第６図は第５図の動作を説明するためのタイミングチ
ャートである。 Ｍｌ −ＭＢ 、Ｍｌｌ−Ｍｌｇ・・・メモリ素子、Ｇ
ｌ。 Ｇ１． Ｇｌｌ、 Ｇ１２・・・ゲートライン、ＤＩ
−Ｄ８・・・ドレインライン、１〜８・・・コラムスイ
ッチ、１０・・・バッファ回路、１１〜１４．２１〜２
４・・・ＭＯＳ）ランジスタ、ＭＡ・・・第１メモリ領
域、ＭＢ・・・第２メモリ領域。
ータ読出し時の回路構成を示すブロック図、第２図は同
実施例の動作を説明するためのタイミングチャート、第
３図は本発明の第２実施例におけるデータ読出し時の回
路構成を示すブロック図、第４図は同実施例の動作を説
明するためのタイミングチャート、第５図は従来の半導
体メモリのデータ読出し時の回路構成を示すブロック図
、第６図は第５図の動作を説明するためのタイミングチ
ャートである。 Ｍｌ −ＭＢ 、Ｍｌｌ−Ｍｌｇ・・・メモリ素子、Ｇ
ｌ。 Ｇ１． Ｇｌｌ、 Ｇ１２・・・ゲートライン、ＤＩ
−Ｄ８・・・ドレインライン、１〜８・・・コラムスイ
ッチ、１０・・・バッファ回路、１１〜１４．２１〜２
４・・・ＭＯＳ）ランジスタ、ＭＡ・・・第１メモリ領
域、ＭＢ・・・第２メモリ領域。
Claims (2)
- （１）半導体メモリ素子がマトリックス状に配置されて
ゲート電極及びドレイン電極がそれぞれゲートライン、
ドレインラインに接続されてなる半導体メモリにおいて
、上記ドレインラインに読出し電圧を供給する電圧供給
手段と、上記半導体メモリ素子の保持データの読出しに
際して上記ゲートラインをプリチャージするプリチャー
ジ手段と、この手段により上記ゲートラインをプリチャ
ージした後、上記メモリ素子の保持データを読出すデー
タ読出し手段とを具備したことを特徴とする半導体メモ
リの読出し方法。 - （２）半導体メモリ素子がマトリックス状に配置されて
ゲート電極及びドレイン電極がそれぞれゲートライン、
ドレインラインに接続されてなる第１及び第２のメモリ
手段と、上記ドレインラインに読出し電圧を供給する電
圧供給手段と、上記メモリ手段の保持データの読出しに
際して上記第１及び第２のメモリ手段のゲートラインを
一定の時間差を持たせてプリチャージするプリチャージ
手段と、上記第１及び第２のメモリ手段におけるメモリ
素子の保持データを上記プリチャージ後に順次読出すデ
ータ読出し手段とを具備したことを特徴とする半導体メ
モリの読出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208820A JPH0371497A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリの読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208820A JPH0371497A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリの読出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371497A true JPH0371497A (ja) | 1991-03-27 |
Family
ID=16562660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208820A Pending JPH0371497A (ja) | 1989-08-11 | 1989-08-11 | 半導体メモリの読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512895A (ja) * | 1991-07-02 | 1993-01-22 | Sharp Corp | 半導体記憶装置 |
| JPH09204788A (ja) * | 1995-11-15 | 1997-08-05 | Samsung Electron Co Ltd | 不揮発性半導体メモリのページ読出方法及びそのデータ読出回路 |
-
1989
- 1989-08-11 JP JP1208820A patent/JPH0371497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512895A (ja) * | 1991-07-02 | 1993-01-22 | Sharp Corp | 半導体記憶装置 |
| JPH09204788A (ja) * | 1995-11-15 | 1997-08-05 | Samsung Electron Co Ltd | 不揮発性半導体メモリのページ読出方法及びそのデータ読出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4633441A (en) | Dual port memory circuit | |
| US4430648A (en) | Combination matrix array display and memory system | |
| EP0072845B1 (en) | Memory system having memory cells capable of storing more than two states | |
| US5923311A (en) | Matrix display devices | |
| US4829484A (en) | Semiconductor memory device having self-refresh function | |
| US3838404A (en) | Random access memory system and cell | |
| JPH02308499A (ja) | 連想メモリ | |
| JPH07109701B2 (ja) | キャッシュメモリ | |
| US3898632A (en) | Semiconductor block-oriented read/write memory | |
| EP0257680A1 (en) | Integrated memory circuit utilizing block selection | |
| JPS61253695A (ja) | 半導体記憶装置 | |
| US5826056A (en) | Synchronous memory device and method of reading data from same | |
| US4962327A (en) | Decoder circuit having selective transfer circuit for decoded output signal | |
| JPH01195554A (ja) | シリアルアクセスメモリ装置 | |
| US4439843A (en) | Memory device | |
| US4723229A (en) | Integrated memory circuit having an improved logic row selection gate | |
| JPH0371497A (ja) | 半導体メモリの読出し方法 | |
| EP0024874A1 (en) | Memory control circuit with a plurality of address and bit groups | |
| US4114192A (en) | Semiconductor memory device to reduce parasitic output capacitance | |
| EP0381940A1 (en) | Register bank circuit | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPS63123142A (ja) | 半導体記憶装置 | |
| JPS6192495A (ja) | 半導体記憶装置 | |
| JP2590701B2 (ja) | 半導体記憶装置 | |
| US4016551A (en) | Dynamic MOS memory with reduced propagation delay |