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KR0137768B1 - 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 - Google Patents

단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기

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Publication number
KR0137768B1
KR0137768B1 KR1019890010821A KR890010821A KR0137768B1 KR 0137768 B1 KR0137768 B1 KR 0137768B1 KR 1019890010821 A KR1019890010821 A KR 1019890010821A KR 890010821 A KR890010821 A KR 890010821A KR 0137768 B1 KR0137768 B1 KR 0137768B1
Authority
KR
South Korea
Prior art keywords
bit line
control terminal
current control
selected bit
transistor
Prior art date
Application number
KR1019890010821A
Other languages
English (en)
Other versions
KR900003889A (ko
Inventor
에이. 엠. 애민 알라엘딘
에모토 베르나드
Original Assignee
존 지. 웨브
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 지. 웨브, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 지. 웨브
Publication of KR900003889A publication Critical patent/KR900003889A/ko
Application granted granted Critical
Publication of KR0137768B1 publication Critical patent/KR0137768B1/ko

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

요약없음

Description

발명의 명칭
단일 트랜지스터 메모리 셀과 함께 사용하는 고속 차동 센스 증폭기
도면의 간단한 설명
제1도는 2개의 트랜지스터로 이루어진 차동 메모리 셀을 포함하는 전형적인 선행 기술의 메모리 디바이스에 대한 개략도.
제2도는 단일 트랜지스터 메모리 셀과 싱글엔디드(single ended) 센스 증폭기를 포함하는 전형적인 선행기술의 메모리 디바이스에 대한 개략도.
제3도는 단일 트랜지스터 메모리 셀과 차동센스 증폭기를 사용한 선행기술의 메모리 디바이스에 대한 개략도.
제4도는 본 발명의 한 실시예에 따라 구성된 메모리 디바이스로서 단일 트랜지스터 메모리 셀과 차동센스 증폭기를 사용한 메모리 디바이스의 개략도.
*도면의 주요 부분에 대한 부호의 설명*
10:메모리 셀11,12:트랜지스터
111:차동센스 증폭기117:기준 트랜지스터 세트
118:평형트랜지스터
발명의 상세한 설명)
본 발명은 메모리 디바이스에 관한 것으로서 특히, EPROM(erasable programmable read only memory) 메모리 셀과 같은 단일 트랜지스터 메모리셀에 기억된 데이타를 측정하는 데 사용하는 센스 증폭기에 관한 것이다.
EEPROM(electrically erasable programmable read only memory) 디바이스는 선행 기술에 공지되어 있으며 대체로 2개의 그룹으로 분류될 수 있는데, 상기 그룹은 단일 트랜지스터를 이용한 메모리 셀을 사용하는 그러한 메모리 어레이와 2개의 트랜지스터를 이용한 메모리 셀을 사용하는 그러한 메모리 어레이로 분류될 수 있다. 메모리 셀당 2개의 트랜지스터를 사용하는 잇점은 차동센스 증폭기에 의해 감지될 수 있는 차동출력신호를 얻어 잡음에 의해 야기된 오차에 대해 덜 민감하며 보다 큰 동작속도를 제공하는 것이다. 그러나, 메모리 셀당 2개의 트랜지스터를 사용하는 것은 메모리 셀당 단일 트랜지스터를 사용하는 메모리 디바이스 보다 더 큰 집적회로의 표면적을 소비한다.
제1도는 2개의 트랜지스터 메모리 셀에 대한 어레이와 차동감지증폭기를 사용하는 메모리 디바이스의 개략도이다. 편의상, 트랜지스터(11)(12)로 구성된 단일 메모리 셀만이 도시된 것이나, 각각의 메모리 셀이 2개의 트랜지스터를 포함한 복수개의 메모리 셀로 이루어진 그러한 메모리 셀이 어떠한 경로로 형성되고 선택적으로 번지지정(address)되는 지는 선행기술에 공지되어 있다.
제1도에 있어서, 유동 게이트 트랜지스터(11)(12) 각각은 유동 게이트를 포함하는데, 이러한 유동 게이트는 논리 1에 상당하며 대체로 그러한 유동 게이트에 축적되는 전하를 전혀 지니지 않는 트랜지스터 제어 게이트 임계전압에 비하여 논리 0에 상당하는 상기 트랜지스터의 제어 게이트 임계전압을 증가시키도록 선택적으로 충전된다.
제1도의 회로(10)에 있어서, 트랜지스터(11)(12)는 로우(low)임계전압 상태로 있도록 소거된다. 즉, 각각의 트랜지스터는 논리 1에 상당하는 임계전압을 지닌다.
그 때, 프로그램하는 경우 트랜지스터(11)(12) 중 어느 하나가 논리 0에 상당하는 그러한 제어 게이트에 전하를 축적함으로써 프로그램됨에 따라 BIT 및
Figure kpo00001
선(18)(19)에 차동 데이타 신호를 공급하는데, 이러한 차동 데이타 신호는 다시 차동센스 증폭기(20)의 차동 입력리드(laad)에 공급된다.
차동센스증폭기는 싱글 엔디디(single ended) 출력신호를 출력단(21)에 공급하는데, 이러한 출력신호는, 선행기술의 구조를 제2도에 도시한 바와 같이, 싱글 엔디드 센스 증폭기가 사용되면 리드(18)(19)에 공급된 전압레벨의 잡음 및 변화에 가능한 한 덜 민감하며 더 빠르게 제공될 수 있다.
표 Ⅰ은 소거 및 프로그래밍 모드 중 메모리 셀(10)의 동작을 도시한 것이다.
t1
제2도에 도시된 바와 같이, 메모리 어레이의 다른 형태는 각각의 셀이 트랜지스터(31)와 같은 단일 유동 게이트 트랜지스터를 포함한 복수개의 메모리 셀로 구성된다. 다시, 단순화하기 위하여 메모리 셀의 전 어레이가 도시되어 있지 않고그러한 구성이 본 기술분야의 숙련자에게 공지되어 있다. 선택된 메모리 셀을 읽어 내는 동안, BIT선(35)은 싱글 엔디디 센스 증폭기(37)의 입력리드에 연결되는데, 이러한 BIT선(35)은 BIT선(35)에 공급된 전압레벨의 잡음과 변화에 대해 BIT와
Figure kpo00002
선 모두에 연결된 상기의 입력리드를 지니는 제1도의 차동센스 증폭기(20) 보다 대체로 시간을 더 지연시키고(기준 전압에 대하여 한 방향으로 전압을 변화시키는 싱글 엔디드 입력 신호에 상기 선(35)이 응답함으로 인해) 그러한 잡음과 변화에 대해 더 민감할 수 있다.
선행기술인 제3도의 회로는 각각의 메모리 셀이 단일 유동 게이트 트랜지스터를 포함한 복수개의 메모리 셀을 지님과 아울러 차동센스 증폭기의 잡음에 덜 민감할 수 있으며 고속을 지닌 메모리 어레이를 사용한 것을 조합하였다. 단순화하기 위하여, 제3도는 행(row) 선(102-N)과 BIT선(103-1)에 연결된 트랜지스터(101-N-1)로 구성된 단일 메모리 셀만 도시한 것이다. 상기 메모리 어레이는 실제로 복수개의 N 행선과 M BIT선 그리고, 복수개의 N×M 단일 번지지정 가능한 단일 트랜지스터 메모리 셀을 포함하는 것이 본 기술의 숙련자에게 공지되어 있다.
트랜지스터(101-N-1)가 읽어내기 위해 선택되는 경우, 행(102-N)은 논리 1 상태(상기의 유동 게이트에 어떠한 전하도 축적되어 있지 않음)로 프로그램되는 메모리 어레이 트랜지스터의 제어 게이트 임계전압 보다 크고 논리 0 상태(상기의 유동 게이트에 전하가 축적됨)로 프로그램되는 메모리 어레이 트랜지스터의 제어 게이트 입계전압 보다 작은 전압을 지니는 읽기전압을 축적함에 따라 인에이블된다. BIT선(103-1)은 열(column) 트랜지스터(104-1)(105-1)를 턴.온시키고 기준전압(Vref)을 트랜지스터(106-1)의 게이트에 인가시킴에 따라 선택된다.
제3도에 도시된 바와 같이, 트랜지스터(104-1)(105-1)는 AND구조에 연결된 열 선택 트랜지스터와 대응된다. 다른 번지를 지정하는 기술이나 2개의 선택 트랜지스터(104-1)(105-1) 보다는 다른 기술을 사용한 것이 선행 기술에 공지되어 있다.
상기 트랜지스터(106-1) 게이트에 인가된 기준 전압은 대략 2.5 내지 3볼트이며 이러한 전압으로 인해 트랜지스터(106-1)가 상기 선택된 열 선(103-1)을 예비 충전(precharge)시킨다. 메모리 어레이 트랜지스터(101-N-1)가 논리 1을 기억하는 경우, 그것이 읽어내는 동안 선택된다면 턴.온함으로 인해 차동센스 증폭기 입력리드(107)가 접지부에 접속된다.
반대로, 메모리 어레이 트랜지스터(101-N-1)가 논리 0을 기억하는 경우, 그것이 상기 트랜지스터(101-N-1)의 하이(high) 제어 게이트 임계전압으로 인해 읽어내는 동안 선택되면 턴.오프한다.
이러한 경우에, 차동센스 증폭기(111)의 입력리드(107)에 접속되지 않으며 어레이 부하 전류원(109)에 의해 공급된 전류(I/2)가 접지부에 방전되지 않으나 차동센스 증폭기(111)의 고 임피던스 입력리드(107)에 사용될 수 있다.
제3도에 도시되지 않으나, 여러 다중 송신 기술은 단일 차동센스 증폭기로 복수개의 열선을 다중 송신하거나, 복수개의 차동센스 증폭기로 부터 집적회로의 단일출력리드로 복수개의 출력리드를 다중 송신하는데 사용될 수 있다는 것이 선행 기술에 공지되어 있다.
차동센스 증폭기(111)에 차동 입력신호를 공급하도록 기준 트랜지스터 세트(117)는 차동 입력리드(107)와 접지부 간에 위치된 그러한 소자와 같은 구조로 차동입력리드(108)와 접지부 간에 제공된다. 따라서, 기준 세트(117)는 프로그램되지 않은 기준 메모리 셀(101-N-REF)(논리 1을 기억함)을 포함하며 횡선(102-N)에 연결된 상기 메모리 셀의 제어 게이트를 지닌다.
유사하게, 기준 세트(117)는 열선택 트랜지스터(104-1)(105-1) 각각에 상당하는 기준 테104-REF)(105-REF)를 포함하며 Vcc(전형적으로 5볼트)에 연결된 상기 트랜지스터의 제어 게이트를 지닌다.
또한, 기준 세트(117)는 트랜지스터(106-REF)를 포함하는데, 이 트랜지스터(106-REF)는 기준전압(VREF)에 연결된 제어 게이트를 지니며 트랜지스터(106-1)에 아날로그 신호로 공급한다. 기준 부하 전류원(110)은 어레이 부하 전류원(109)에 의해 공급된 전류의 2배와 같은 전류(I)를 공급한다.
평형 트랜지스터(118)는 상기 선택된 메모리 셀에 기억된 데이타를 감지하기에 앞서 차동 센스 증폭기(111)의 반전과 비반전 입력리드를 접속하도록 제공한다.
제3도에 도시된 바와 같이 , 평형 트랜지스터(118)는 P채널 트랜지스터인데, 상기 P채널 트랜지스터는 차동센스 증폭기(111)에 의해 감지될 상기 단일 메모리 셀의 경계를 정하는 요구된 횡선과 열선을 선택하는 것으로 감지한 것이 이행될 때 하이로 되며 게이트 전극에 인가된 신호(
Figure kpo00003
)에 의해 제어된다.
메모리 어레이 트랜지스터(101-N-1)는 논리 0을 기억하며 읽어내기 위해 선택되는 경우, 차동입력리드(107)가 접지에 접속되지 않으므로 평형 트랜지스터가 차단될 경우(즉, 트랜지스터(118)가 턴.오프할 경우)에 다음과 같다.
t2
가 되며, 여기서
ΔV107=차동입력리드(107)의 전압변화율
ΔV108=센스마디(107) 전압과 비교될 상수 기준 전압
I=기준 Bit선(103-REF)을 거친 기준 전류
C107=입력리드(107)의 커패시턴스
Figure kpo00004
=차동입력리드(107)(108)간의 차동 입력전압에 대한 시간 변화율
반대로, 메모리 어레이 트랜지스터(101-N-1)가 논리 1이고 읽어내기 위해 선택되는 경우에 다음과 같다.
t3
그러나, 제3도의 선행기술 회로에 있어서 차동입력전압변화율은 제1도에 도시된 바와 같으며 메모리 셀당 2개의 트랜지스터를 사용하는 선행기술회로에 의해 나타낸 차동입력전압 변화율이 단지
Figure kpo00005
이다.
따라서, 제3도의 선행기술회로는 메모리 셀당 2개의 트랜지스터를 사용한 선행기술회로 보다 더 지연된다.
본 발명에 따르면, 기준 메모리 셀을 포함하는 기준 비트선 뿐만 아니라 각각의 메모리 셀이 단일 트랜지스터를 포함하는 복수개의 메모리 셀로 이루어진 메모리 어레이와 연결하여 차동센스증폭기가 사용될 수 있는 신규회로가 제공된다. 본 발명에 따르면, 차동입력신호는 상기 센스 증폭기에 인가되는데, 상기 신호는 셀당 2개의 트랜지스터를 지니는 선행 기술의 차동 메모리 셀에 사용할 수 있는 상기 차동입력신호와 같거나 더 큰 비율로 번지지정되는 메모리 셀에 기억된 2진 데이타에 기초한 것이다. 이것은 상기 선택된 비트선과 기준 비트선을 예비충전시킨 다음 상기 기준 메모리 셀을 보통시키는 동안 상기 메모리 셀의 단어(word)선이 읽혀 지도록 선택함으로써 이루어진다.
그 때, 상기 선택된 비트선과 기준 비트선간의 차동전압은 상기 선택된 메모리 셀에 기억된 데이타 상태를 측정하도록 감지된다. 상기 선택된 비트선과 기준 비트선을 통한 전류 비율은 1 보다는 다른 비율로 선택되므로 상기 선택된 메모리 셀에 기억된 데이타를 빠르게 읽어 내고 빠른 차동전압스윙을 이룰 수 있다.
본 발명의 이러한 특징과 다른 특징 및 잇점은 수반한 도면을 참조하여 본 발명을 기술함에 있어 더욱 분명해 질 것이다.
본 발명에 따라 구성된 메모리 어레이 회로에 대한 한 실시예가 제4도의 개략도에 도시되어 있다.
다시 한번, 상기 메모리 어레이는 복수개의 메모리 셀을포함하는데, 상기 셀은 공통(common) 영역에 연결된 소오스, 공통 영역에 연결된 드레인 및 가로선(202-N)과 같은 각각의 신호선에 연결된 제어 게이트를 지닌다. 선행 기술인 제3도의 실시예와 같이, 세로 선택 트랜지스터(205-1)(204-1(는 BIT선(203-1)과 차동 입력리드(207)간에 연결되며 트랜지스터(206-1)는 기준전압(Vref)에 연결된 게이트를 지닌다. 유사하게, 기준(reference) 세트는 선행기술인 제3도의 회로 경우에서와 같이, 트랜지스터(204-1)(205-1)(206-1) 각각에 상당하는 트랜지스터(204-ref)(205-ref)(206-ref)를 포함한다. 상기 트랜지스터(204-ref)(205-ref)의 게이트는 Vcc(전형적으로 5볼트)에 연결되며 상기 트랜지스터(206-ref)의 게이트는 기준 전압(Vref)에 연결된다.
그러나, 선행 기술과 유사하지 않은 점은 기준 메모리 어레이 트랜지스터 셀(202-ref)이 평형 신호(
Figure kpo00006
)에 연결된 제어 게이트를 지닌다는 것이다.
더우기, 트랜지스터(251 내지 254)는 BIT선(203-1)과 기준선(203-ref)을 예비 충전시키는데 사용된다.
공지된 고안의 예에 대한 적합한 회로는 상기 메모리 어레이에 인가된 번지 지정신호가 충전되온 것을 검출함으로써 상이한 메모리 어레이 트랜지스터가 읽어내기 위해 선택되어진 것을 나타내는 경우, 예비 충전신호(
Figure kpo00007
)와 평형 신호(
Figure kpo00008
)는 로우로됨으로써 기준셀(202-Ref)을 턴-오프시키고 P채널 트랜지스터(251)(252)를 턴.온시킨다. 상기 P채널 트랜지스터(252)의 소오스는 Vcc에 연결된다.
메모리 셀 트랜지스터(201-N-1)는 읽어내기 위해 선택되기 때문에, 트랜지스터(206-1)가 턴.온됨에 따라 열 선택 트랜지스터(204-1)(205-1)는 턴.온됨으로 BIT선(203-1)은 도통한 P채널 트랜지스터(252)(254)를 거쳐 예비 충전된다.
P채널 트랜지스터(253)(254)는 공통 영역에 연결된 소오스와 공통 영역에 연결된 게이트를 지니며, 트랜지스터(253)(254) 각각을 통한 전류(I2)(I3) 비율은 트랜지스터(253)(254)의 크기간의 비율과 동일하므로,
Figure kpo00009
(8)
본 발명의 한 실시예에 있어서, 트랜지스터(254)는 트랜지스터(253)의 2.5배 크기로 되도록 선택됨에 따라서,
α=2.5 (9)
이 때, 차동입력리드(207)(208)는 Vcc-VTP의 전압레벨로 예비 충전된다. 여기서, Vcc=전원전압(전형적으로 약 5볼트)이며 VTP=P채널 트랜지스터의 임계전압(전형적으로 약 1볼트)이다.
BIT선(203-1)과 기준선(203-REF)이 예비충전되기에 충분한 시간 후(전형적으로 대략 20-30나노초)에, 평형신호(
Figure kpo00010
)가 하이로 됨에 따라서 기준 셀 트랜지스터(202-ref)를 턴.온시키고 평형 트랜지스터(251)를 턴.오프시킨다. 이 때, 선택된 메모리 셀(201-N-1)이 논리 1(낮은 제어 게이트 임계전압)을 기억하는 경우 차동입력리드(207)(208)간에 전계된 차동 신호는 다음과 같이 한정된다.
I5=I6=I셀(10)
그리고, 상기 선택된 메모리 트랜지스터가 턴.온 하므로,
I2=I5=I셀(11)
이고
I3=αI2=αI셀
이다.
여기서,
I2=P채널 트랜지스터(253)를 통한 전류,
I3=P채널 트랜지스터(254)를 통한 전류,
I5=BIT선(203-1)을 통한 전류,
I6=기준셀(202-ref)을 통해 기준 비트선(203-ref)을 통한 전류
I셀=읽어내기 위해 선택되는 경우 논리 1을 기억하는 메모리 셀 트랜지스터를 통한 전류이다. 따라서,
t4
방정식(12)(10)으로 부터
t5
ΔV208=차동 입력리드(208)의 전압 변화
ΔV207=차동 입력리드(207)의 전압 변화
C208=차동 입력 리드(208)의 커패시턴스
α=2.5인 실시예에 대하여,
t6
본 발명에 따라 구성된 전형적인 메모리 디바이스에 있어서, α=2.5일 경우, 선행 기술인 제3도의 회로에 비교됨에 따른
Figure kpo00011
에 있어서 이러한 3배 증가는 비트선 커패시턴스(C208)가 선행 기술인 제3도 회로의 비트선 커패시턴스(C107)와 동일하므로 논리 1을 센스 증폭기가 읽어내는(reading) 시간에서 3배 개선된다.
물론, α는 상기 트랜지스터(253)(254)의 크기 비율을 조종함에 따라 어떤 필요한 값으로 이루어질 수 있어서, 선행 기술인 제3도 회로에 대하여 논리 1을 읽어내는 속도에서 상기 개선을 변경시킨다.
반대로, BIT선(203-1)과 기준선(203-ref)이 예비 충전된 다음에, 상기 선택된 메모리 어레이 트랜지스터(207-N-1)가 논리 0(높은 제어 게이트 임계전압)을 기억한 경우 리드(207)(208) 양단의 차동입력신호는 다음과 같이 결정된다.
t7
I3=0(예비 충전하는 것이 중단되므로)그리고 (방정식(10)으로 부터),
Figure kpo00012
(21)
본 발명에 따라 구성된 전형적인 메모리 디바이스에 있어서, 선행 기술인 제3도의 회로에 비교됨에 따른
Figure kpo00013
에 있어서 2배 개선은 본 발명의 비트선 커패시턴스(C208)가 선행기술인 제3도 회로의 비트선 커패시턴스(C107)와 동일하므로 논리 1을 센스 증폭기가 읽어내는 시간에 있어서 2배 개선된다.
트랜지스터(253)(254)가 전류(I2)(I3) 각각을 전도시키기 위해 매우 클 필요는 없으나 단지 어느 정도 클 필요는 있다는 것이 알려져 왔다.
그러나, 트랜지스터(253)가 더 크게 된다면, 상기
Figure kpo00014
은 하이로 되어 평형 트랜지스터가 턴.오프되는 경우 가는 순간전압이 차동입력리드(207)에 나타난다.
이러한 동작이 발생한다면, 도선(207)에 인가된 순간 전압이 번지지정되어 있는 기억 데이타를 감지하기 전에 처리될 수 있도록 짧은 시간 간격을 대기하는 것이 바람직하다. 전형적으로, 비교적 큰 트랜지스터(253)가 사용되는 경우, 짧은 시간 간격은 평형 트랜지스터(251)가 상기기억 데이타의 상태를 감지하기에 앞서 턴.오프한 다음 단지 5 내지 10나노초를 대기할 필요가 있다.
따라서, 본 발명에 따르면 2개의 트랜지스터 메모리 셀을 사용하여 전개된 진리 차동신호비와 같거나 더 큰 비로 전개하는 차동신호를 제공하는 신규 메모리 회로가 제공된다.

Claims (17)

  1. 복수개의 비트선,
    복수개의 단어선,
    각각의 메모리 셀이 비트선-단어선 쌍과 유일하게 조합되는 복수개의 메모리 셀,
    선택된 비트선을 번지 지정하는 수단,
    선택된 단어선을 번지지정하는 수단,
    기준 메모리 셀을 포하하는 기준 비트선,
    선택된 비트선에 연결되는 제1입력리드, 상기 기준 비트선에 연결되는 제2입력리드, 상기 선택된 비트 선과 상기 선택된 단어선에 의해 한정되는 선택된 메모리 셀에 기억되는 데이타 논리 상태를 나타내는 출력신호가 공급되는 출력리드를 지니는 센스 증폭기,
    선택적으로 상기 제1 및 제2입력리드를 동일한 전압 레벨로 되게하는 평형 수단, 예비 충전 신호를 공급하는 예비 충전원 수단,
    상기 예비 충전 신호를 상기 선택된 비트선에 연결시킴으로써 전류를 충전하는 선택된 비트선을 제공하는 제1수단,
    상기 예비 충전 신호를 상기 기준 비트선에 연결시킴으로써 전류를 충전하는 기준 비트선을 제공하는 제2수단으로 이루어진 메모리 디바이스.
  2. 제1항에 있어서, 상기 기준 메모리 셀은 상기 기준 비트선에 연결되는 소오스, 선택된 전압레벨에 연결되는 드레인 및 제어 신호에 연결되는 제어 게이트를 지니며 제1논리 상태로 프로그램되는 메모리 트랜지스터로 이루어진 메모리 디바이스.
  3. 제2항에 있어서, 상기 제어 신호는 상기 기준 트랜지스터가 선택적으로 도통되도록 공급함과 아울러 상기 평형 수단이 선택적으로 상기 제1 및 제2입력리드를 동일한 전압 레벨로 되게 하도록 공급하는 메모리 디바이스.
  4. 제1항에 있어서, 상기 예비 충전 원은 전원에 연결되는 입력 전류 조종단자, 상기 예비 충전 신호를 공급하는 출력 전류 조정 단자 및 예비 충전제어 신호에 연결되는 제어 게이트를 지니는 트랜지스터로 이루어진 메모리 소자.
  5. 제4항에 있어서, 상기 연결되는 제1수단은 상기 에비 충전원의 출력 전류 조정단자에 연결되는 제1전류 조정단자와 상기 선택된 비트선에 연결되는 제2전류 조종단자로 이루어진 메모리 디바이스.
  6. 제4항에 있어서, 상기 연결되는 제1수단은 상기 예비 충전원의 출력전류 조종 단자에 연결되는 제1전류 조종단자, 상기 선택된 비트선에 연결되는 제2전류조종 단자 및 상기 선택된 비트선에 연결되는 제어 게이트를 지니는 트랜지스터로 이루어진 메모리 디바이스.
  7. 제5항에 있어서, 상기 연결하는 제2수단은 상기 예비 충전원의 출력전류 조정 단자에 연결되는 제1전류 조종단자의 상기 기준 비트선에 연결되는 제2전류 조종단자로 이루어진 메모리 디바이스.
  8. 제6항에 있어서, 상기 연결하는 제2수단은 상기 예비 충전원의 출력전류 조종단자에 연결되는 제1전류조종단자, 상기 기준 비트선에 연결되는 제2전류 조종단자 및 상기 선택된 비트선에 연결되는 제어 게이트를 지니는 트랜지스터로 이루어지 메모리 디바이스.
  9. 제7항 또는 제8항에 있어서, 상기 연결하는 제1 및 제2수단은 상기 선택된 비트선과 상기 기준 비트선에 공급되는 미리 결정된 전류비를 제공하도록 크기가 측정되는 메모리 디바이스.
  10. 조합된 비트선 및 단어선을 선택함에 따라 필요한 메모리 셀을 선택하는 단계,
    상기 선택된 비트선 및 상기 기준 비트선을 예비 충전하는 단계,
    상기 센스 증폭기의 제 1 및 제2입력리드에 동일한 전압전위를 지니게 하는 단계,
    상기 센스증폭기의 제1 및 제2입력리드에 동일한 전압전위를 지니게 함으로써 상기 선택된 비트선 및 상기 기준 비트선 각각을 통해 연결한 상기 제1 및 제2수단에 의해 공급된 전류를 기초로 하여 상기 제1 및 제2입력리드의 전압이 변화될 수 있는 단계,
    상기 출력 신호를 공급하도록 상기 제1 및 제2입력리드의 전압을 감지하는 단계를 포함하는, 제1항 내지 제8항 중 어느 한 항에 있어서와 같은 메모리 디바이스를 동작시키는 방법.
  11. 제10항에 있어서, 상기 예비 충전단계 동안 상기 기준 메모리 셀이 턴.오프되는 방법.
  12. 제11항에 있어서, 상기 기준 메모리 셀이 상기 감지 단계동안 턴.온되는 방법.
  13. 복수개의 비트선,
    복수개의 단어선,
    각각의 메모리 셀이 비트선-단어선쌍과 유일하게 조합되는 복수개의 메모리 셀,
    기준 메모리 셀을 포함하는 기준 비트선,
    선택된 비트선에 연결되는 제1입력리드, 상기 기준 비트선에 연결되는 제2입력리드 및 상기 선택된 비트선과 상기 선택된 단어선에 의해 한정되는 선택된 메모리 셀에 기억된 데이타 논리 상태를 나타내는 출력신호가 공급되는 출력리드를 지니는 센스 증폭기,
    예비 충전 신호를 공급하는 예비 충전원수단,
    상기 예비 충전 신호를 상기 선택된 비트선에 연결시킴으로써 전류를 충전하는 선택된 비트선을 제공하는 제1수단,
    상기 예비충전 신호를 상기 기준 비트선에 연결시킴으로써 전류를 충전하는 기준 비트선이 제공되는 제2수단을 포함하는 메모리 디바이스로서,
    조합된 비트선 및 단어선을 선택함에 따라 선택된 메모리 셀을 선택하는 단계,
    상기 선택된 비트선과 상기 기준 비트선을 예비 충전하는 단계,
    상기 센스 증폭기의 제1 및 제2입력리드에 동일한 전압전위를 지니게 하는 단계,
    상기 센스 증폭기의 제1 및 제2입력 리드를 동일한 전압 전위를 지니게 함으로써 상기 선택된 비트선과 상기 기준비트선 각각을 통해 연결한 제1 및 제2수단에 따라 공급되는 전류를 기초로 하여 상기 제1 및 제2입력리드의 전압이 충전될 수 있는 단계,
    상기 출력 신호를 공급하도록 상기 제1 및 제2입력리드의 전압을 감지하는 단계를 포함하는,
    메모리 디바이스르를 동작시키는 방법.
  14. 제13항에 있어서, 상기 연결하는 제1수단은 상기 예비 충전원의 출력전류 조종단자에 연결되는 제1전류 조정단자와 상기 선택된 비트선에 연결되는 제2전류 조종단자로 이루어진 메모리 디바이스.
  15. 제13항에 있어서, 상기 연결하는 제1수단은 상기 예비 충전원의 출력전류 조종단자에 연결되는 제1전류 조종단자, 상기 선택된 비트선에 연결되는 제2전류 조종단자 및 상기 선택된 비트선에 연결되는 제어 게이트를 지니는 트랜지스터로 이루어진 메모리 디바이스.
  16. 제14항에 있어서, 상기 연결하는 제2수단은 상기 예비 충전원의 출력 전류 조종 단자에 연결되는 제1전류 조종단자와 상기 기준 비트선에 연결되는 제2전류 조종단자로 이루어진 메모리 디바이스.
  17. 제15항에 있어서, 상기 연결하는 제2수단은 상기 예비 충전원의 출력 전류 조종단자에 연결되는 제1전류 조종단자, 상기 기준 비트선에 연결되는 제2전류 조종단자 및 상기 선택된 비트선에 연결되는 제어 게이트로 이루어진 메모리 디바이스.
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