DE69025297T2 - Integrierte Halbleiterschaltung vom Master-slice-Typ - Google Patents

Description

• Die Erfindung betrifft eine integrierte Halbleiterschaltung vom Master- Slice- oder Gate-Array-Typ, mit in Zeilen und Spalten angeordneten Speicherzellen vom Festwerttyp ("read-only"), welche Speicherzellen in eine erste und eine zweite Gruppe unterteilt sind, welche erste und zweite Gruppe Transistoren von einander entgegengesetztem ersten bzw. zweiten Leitungstyp umfassen, wobei die genannte Halbleiterschaltung Spaltenselektionsmittel umfaßt, um in Reaktion auf ein Spaltenselektionssignal einen Ausgang entweder der ersten oder der zweiten Gruppe zu selektieren.
• Eine integrierte Halbleiterschaltung dieser Art ist aus IEEE Journal of Solid-State Circuits, Vol. SC-20, Nr.5, Oktober 1985, S.1012-1017, "A 240K Transistor CMOS Array mit flexible allocation of memory und channels" von Hiromasa Takahashi bekannt, insbesondere von Fig. 15. Der genannte Artikel beschreibt eine Schaltung vom Gate-Array-Typ, auch als Master-Slice-Typ bezeichnet. Im allgemeinen umfaßt eine integrierte Halbleiterschaltung vom Master-Slice-Typ eine Vielzahl Spalten von Basiszellen, die nebeneinander angeordnet sind, wobei zwischen den Spalten auf einem zentralen Teil der Halbleiterschaltung Verbindungskanäle vorhanden sind. Seit kurzem gibt es integrierte Halbleiterschatungen vom Master-Slice-Typ mit sogenanntem "sea of gates" (auch als "channel-less gate array" oder "high density gate array" bezeichnet); siehe beispielsweise den Artikel "The CMOS Gate Forest: An Efficient und Flexible High-Performance ASIC Design Environment" von M. Beunder et al. in IEEE Journal of Solid-State Circuits, Bd. 23, Nr.2, April 1988, S.387-399, wo die Basiszellen in dem zentralen Teil der Halbleiterschaltung vorhanden sind und die Verbindungskanäle über den Basiszellen gebildet werden. Eine integrierte Halbleiterschaltung vom Master- Slice-Typ mit dem "sea of gates" ermöglicht die Integration einer großen Zahl Zellen, weil die Verbindungskanäie wenig oder keinen Raum einnehmen. Die zitierte Veröffent lichung von Takahashi beschreibt (siehe insbesondere Fig. 15) ein ROM, das in einem Gate-Array hoher Dichte realisiert worden ist. Die genannte Schaltung umfaßt eine erste Gruppe aus n-Kanal-Speicherzellen und eine zweite Gruppe aus p-Kanal-Speicherzellen. Entweder die n-Kanal-Speicherzellen oder die p-Kanal-Speicherzellen werden mit Hilfe eines Spaltendecodierers selektiert.
• Der Erfindung liegt unter anderem die Aufgabe zugrunde, eine integrierte Halbleiterschaltung vom Master-Slice-Typ zu verschaffen, in der die Integrationsdichte der Zellen auf der Halbleiterschaltung und damit die effektive Nutzung der Halbleiteroberfläche größer ist.
• Hierzu ist eine erfindungsgemaße integrierte Halbleiterschaltung dadurch gekennzeichnet, daß Eingänge der ersten und der zweiten Gruppe von Speicherzellen zum Empfangen eines gemeinsamen Zeilenselektionssignals in ein und derselben Zeile miteinander verbunden sind, wobei es Zeilenselektionsmittel gibt zum Selektieren
• - entweder einer einzelnen Zeile von Speicherzellen der ersten Gruppe von Speicherzellen und aller in der zweiten Gruppe von Speicherzellen bis auf diese einzelne Zeile,
• - oder einer einzelnen Zeile von Speicherzellen in der zweiten Gruppe von Speicherzellen und aller in der ersten Gruppe von Speicherzellen bis auf diese einzelne Zeile,
• wobei die Spaltenselektionsmittel eingerichtet sind, um den Ausgang der Gruppe zu selektieren, in der die einzelne Zeile selektiert worden ist. Da die Eingänge der ersten und der zweiten Gruppe von Speicherzellen miteinander verbunden sind, genügt eine einzige Wortleitung, um die erste und die zweite Gruppe von in ein und derselben Zeile liegenden Speicherzellen zu steuern. Daher wird im Gegensatz zu der in der genannten Veröffentlichung von Takahashi beschriebenen Schaltung, bei der gesonderte Wortleitungen zur Steuerung der ersten und der zweiten Gruppe von Speicherzellen in ein und derselben Zeile erforderlich sind, weniger Halbleiterfläche zur Steuerung der Speicherzellen benötigt. Die Integrationsdichte von Zellen auf der Halbleiteroberfläche ist daher erhöht. Wegen des Vorhandenseins der genannten Zeilenselektionsmitteln und des Vorhandenseins von Spaltenselektionsmitteln kann eine einzelne Speicherzelle sowohl aus der ersten Gruppe als auch aus der zweiten Gruppe von Speicherzellen selektiert werden.
• Eine Ausführungsform einer erfindungsgemaßen integrierten Halbleiterschaltung ist dadurch gekennzeichnet, daß die Zeilenselektionsmittel für jede Zeile einen Inverter und ein Schaltelement umfassen, um in Abhängigkeit von einem Adreßsignal entweder ein invertiertes oder ein nicht invertiertes gemeinsames Zeilenselektionssignal anzubieten. Eine Speicherzelle kann somit in der ersten oder in der zweiten Gruppe in einfacher Weise selektiert werden.
• Eine andere Ausführungsform einer erfindungsgemäßen integrierten Halbleiterschaltung ist dadurch gekennzeichnet, daß der Inverter und das Schaltelement in einer Zeile von einer XOR-Schaltung gebildet werden. Eine XOR-Schaltung bietet die Möglichkeit einer ansprechenden Implementierung eines Inverters mit dem zugehörigen Schalter in einer Zeile.
• Eine weitere Ausführungsform einer erfindungsgemaßen integrierten Halbleiterschaltung ist dadurch gekennzeichnet, daß die Spaltenselektionsmittel im Betrieb auch das Adreßsignal empfangen. Durch Verwendung des gleichen Adreßsignals kann eine Speicherzelle aus der ersten oder der zweiten Gruppe von Speicherzellen selektiert werden.
• Noch eine andere Ausführungsform einer integrierten Halbleiterschaltung, mit steuerbaren Vorauflademitteln zum Aufladen und Entladen der Ausgänge der ersten Gruppe bzw. zum Entladen und Aufladen der Ausgänge der zweiten Gruppe, ist erfindungsgemaß dadurch gekennzeichnet, daß die Halbleiterschaltung auch steuerbare Abtastmittel umfaßt, um die Speicherzellen mit einem Versorgungsanschluß zu koppeln, wobei die Vorauflademittel und die Abtastmittel im Betrieb in Gegenphase aktiviert werden. Weil die Vorauflademittel und die Abtastmittel in Gegenphase aktiviert werden, werden jegliche Kurzschlußströme von einem ersten zu einem zweiten Versorgungsanschluß über die Speicherzellen somit während des Voraufladens verhindert. Folglich werden eventuelle Leckströme klein sein und der Stromverbrauch einer erfindungsgemäßen integrierten Halbleiterschaltung wird niedrig sein.
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Fig. 1 eine Ausführungsform eines erfindungsgemäßen ROM (read-only memory), und
• Fig. 2 einen Spannung/Zeit-Verlauf zweier in der Schaltung von Fig. 1 auftretender Signale.
• Fig. 1 zeigt eine Ausführungsform einer erfindungsgemäßen integrierten Halbleiterschaltung. Die Halbleiterschaltung umfaßt einen ersten Block aus ROM-Zellen 1 und einen zweiten Block aus ROM-Zellen 2. Der erste Block 1 umfaßt Transistoren 11 bis 14, 21 bis 24, und 31 bis 34, die alle vom NMOS-Typ sind. Der zweite Block 2 umfaßt Transistoren 41 bis 44, 51 bis 54, und 61 bis 64, die alle vom PMOS-Typ sind.
• Die Halbleiterschaltung umfaßt weiterhin einen Zeilendecodierer 3, einen Spaltendecodierer 4, vier Inverter I1 bis I4, vier Schalter S1 bis S4, sechs Voraufladetransistoren 19, 29, 39, 49, 59 und 69, die alle vom NMOS-Typ sind, zwei Abtasttransistoren 100 und 200 vom NMOS-Typ bzw. PMOS-Typ und sechs Spaltenselektionstransistoren 10, 20, 30, 40, 50 und 60, die alle vom NMOS-Typ sind. Die Wortleitung W1 ist mit den Gate-Elektroden der Transistoren 11, 21, 31 und 41, 51, 51 verbunden, welche Transistoren in ein und derselben Zeile angeordnet sind. Die Wortleitung W2 ist mit den Gate-Elektroden der Transistoren 12, 22, 32 und der Transistoren 42, 52, 62 verbunden. Die Wortleitung W3 ist mit den Gate-Elektroden der Transistoren 13, 23, 33, und 43, 53, 53 verbunden, und die Wortleitung W4 ist mit den Gate-Elektroden der Transistoren 14, 24, 34 und 44, 54, 64 verbunden. Ausgangsleitungen V1, V2, V3 und V4 des Zeilendecodierers 3 sind über jeweilige Schalter S1, S2, S3 und S4 mit den Wortleitungen W1, W2, W3 bzw. W4 verbunden. Die Ausgangsleitungen V1, V2, V3 und V4 des Zeilendecodierers 3 sind mit den jeweiligen Wortleitungen W1, W2, W3 und W4 entweder direkt (Stellung 1 der Schalter S1 bis S4) oder über jeweilige Inverter I1, I2, I3 und I4 (Stellung 2 der Schalter S1 bis S4) verbunden. Die Schalter S1 bis S4 werden von einem Adreßsignal a3 gesteuert. Der Zeilendecodierer 3 empfängt Adreßsignale a4 und as; der Spaltendecodierer 4 empfängt Adreßsignale a1, a2 und a3. Die Sources der NMOS-Transistoren 11 bis 14, die Sources der NMOS-Transistoren 21 bis 24, und die Sources der NMOS-Transistoren 31 bis 34 sind mit einer Versorgungszuleitung V'SS verbunden, die über einen NMOS-Schalttransistor 100 mit einem zweiten Versorgungsanschluß VSS gekoppelt ist. Das Gate des Schalttransistor 100 empfängt ein Abtastsignal Φs. Die Sources der Transistoren 41 bis 44, die Sources der Transistoren 51 bis 54, und die Sources der Transistoren 61 bis 64 sind mit einer Versorgungszuleitung V'DD verbunden, die über einen PMOS-Schalttransistor 200 mit einem ersten Versorgungsanschluß VDD gekoppelt ist. Das Gate des Schalttransistors 200 empfängt ein Voraufladesignal φp. Die Bitleitungen b1, b2 und b3 sind über jeweilige Voraufladetransistoren 19, 29 und 39 mit dem ersten Versorgungsanschluß VDD gekoppelt, wobei die genannten Voraufladetransistoren 19, 29 und 39 ein Voraufladesignal P empfangen. Die Bitleitungen b4, b5 und b6 sind über jeweilige Voraufladetransistoren 49, 59 und 69 mit dem zweiten Versorgungsanschluß VSS gekoppelt, wobei die genannten Voraufladetransistoren ein Voraufladesignal Φp empfangen. Die Bitleitungen b1, b2, b3, b4, b5 und b6 sind über jeweilige Transistoren 10, 20, 30, 40, 50 und 60 mit einer gemeinsamen Datenleitung DL verbunden. Die Gates der Transistoren 10, 20, 30, 40, 50 und 60 empfangen Selektionssignale vom Spaltendecodierer 4. Abhängig von der programmierten Information in einer Speicherzelle in dem Block 1 oder dem Block 2, ist das Drain eines Transistors im Block 1 oder im Block 2 mit der betreffenden Bitleitung verbunden oder nicht. Das Drain beispielsweise der Transistoren 13 und 14 in Fig. 1 ist mit der Bitleitung b1 verbunden, wie durch ein Kreuz am Ort des Drain und der Bitleitung angedeutet wird. Das Drain beispielsweise der Transistoren 11 und 12 ist nicht mit der Bitleitung b1 verbunden.
• Die Funktionsweise der in Fig. 1 gezeigten Schaltung soll im folgenden anhand des Spannung/Zeit-Verlaufs von Fig. 2 beschrieben werden.
• Als Beispiel soll erst das Auslesen der Information einer Speicherzelle im Block 1 beschrieben werden und anschließend das Auslesen einer Speicherzelle im Block 2.
• Als Beispiel soll das Auslesen der Transistorzelle 22 beschrieben werden. Bevor eine Speicher(Transistor)zelle im Block 1 oder Block 2 gelesen wird, werden die Bitleitungen b1 bis b6 voraufgeladen, d.h. die Bitleitungen b1, b2 und b3 werden unter Verwendung der Transistoren 19, 29 und 39 und eines Voraufladesignals mit hohem Logikwert Φp auf einen Wert gleich oder ungefähr gleich der positiven Versorgungsspannung VDD minus einer Schwellenspannung der Transistoren 19, 29 und 39 aufgeladen. Die Bitleitungen b4, b5 und b6 werden unter Verwendung der Transistoren 49, 59 und 69 und eines Voraufladesignais mit hohem Logikwert Φp auf einen Wert gleich oder ungefähr gleich der Versorgungsspannung Vss entladen.
• Der Zeilendecodierer 3 und der Spaltendecodierer 4 sind von bekannter Art. Für den Zeilendecodierer 3 bedeutet das, daß für die Selektion einer Ausgangsleitung diese Ausgangsleitung etne logisch hohe Spannung führt, während die anderen Ausgangsleitungen eine logisch niedrige Spannung führen. Das Gleiche gilt für den Spaltendecodierer 4, d.h. nur ein einziger Transistor der Transistoren 10, 20, 30, 40, 50 und 60 wird mit Hilfe eines logisch hohen Signals selektiert.
• Für die Selektion der NMOS-Transistorzelle 22 ist daher nach dem Voraufladen die Ausgangsleitung V2 logisch hoch, und die anderen Ausgangsleitungen V1, V3 und V4 sind logisch niedrig. Die Schalter S1 bis S4 befinden sich bei Selektion einer Zelle im Block 1 alle in der Stellung 1, wobei die Schalter von dem Adreßsignal a3 gesteuert werden. Das Adreßsignal a3 wird auch dem Spaltendecodierer 4 zugeführt, daß der Spaltendecodierer 4 unter der Steuerung des Logiksignals a3 entweder einen der Transistoren 10, 20 und 30 oder einen der Transistoren 40, 50 und 60 selektiert. Bei Selektion des Transistors 22 im Block 1 selektiert der Spaltendecodierer 4 auch den Transistor 20. Weil der Abtasttransistor 100 beim Auslesen des Transistors 22 (nach dem Voraufladen) mittels eines logisch hohen Abtastsignals Φp angesteuert wird, wie in Fig. 2 gezeigt, ist die Source des Transistors 22 mit dem Versorgungsanschluß VSS verbunden. Weil das Drain des Transistors 22 mit der Bitleitung b2 verbunden ist, angedeutet durch ein Kreuz in Fig. 1, wird die Bitleitung b2, die positiv voraufgeladen war, von dem Transistor 22 entladen und nimmt einen niedrigen Logikpegel an. Weil der Transistor 20 auch selektiert ist, nimmt Datenleitung DL auch einen niedrigen Logikpegel an. Bei Selektion eines Transistors im Block 1, dessen Drain nicht mit der betreffenden Bitleitung verbunden ist (beispielsweise der Transistor 23) wird die Datenleitung DL jedoch einen hohen logikwert annehmen, weil die betreffende (voraufgeladene) Bitleitung nicht entladen ist.
• Für die Selektion einer PMOS-Transistorzelle im Block 2 geschieht folgendes. Vor der Selektion einer Transistorzelle werden die Bitleitungen b4, b5 und b6 vollständig oder nahezu vollständig mit Hilfe der Voraufladetransistoren 49, 59 und 69 und eines Voraufladesignals Φp mit hohem Logikwert entladen, so, wie bereits beschrieben. Bei einem anschließend logisch niedrigen Voraufladesignal Φp wird der PMOS- Transistor 200 leitend, 50 daß die Sources aller Transistoren im Block 2 die positive Versorgungsspannung empfangen. Nach dem Anbieten der richtigen Adreßsignale a4 und a5 zum Selektieren beispielsweise der PMOS-Transistorzelle 52 nimmt die Ausgangsleitung V2 einen hohen Logikpegel an, und die Ausgangsleitungen V1, V3 und V4 nehmen einen niedrigen Logikpegel an. Die Schalter S1 bis S4 nehmen unter dem Ein fluß des Adreßsignals a3 bei Selektion einer Transistorzelle im Block 2 die Stellung 2 an. Demzufolge werden Signale auf den Ausgangsleitungen V1 bis V4 invertiert und jeweils den Wortleitungen W1 bis W4 zugeführt. Folglich sind die Wortleitungen W1, W3 und W4 logisch hoch, und die Wortleitung W2 ist logisch niedrig, so daß nur die PMOS-Transistorzellen 42, 52 und 62 im Block 2 selektiert werden. Weil der Drain- Anschluß der PMOS-Transistorzelle 52 nicht mit der Bitleitung b5 verbunden ist, was in Fig. 1 durch das Fehlen eines Kreuzes am Ort des Drain und der entsprechenden Bitleitung dargestellt wird, führt der Transistor 52 keinen Strom und die Bitleitung b4 wird nicht aufgeladen. Anhand der Adreßsignale a1 bis a3 wird der Transistor 50 durch den Spaltendecodierer 4 selektiert, so daß die Bitleitung b5 mit der Datenleitung DL verbunden wird. Folglich ist der Pegel auf der Datenleitung DL logisch niedrig.
• Würde in dem obigen Beispiel die Transistorzelle 53 statt der Transistorzelle 52 selektiert, würde wegen der Verbindung des Drain der Transistorzelle 53 mit der Bitleitung b5 (in Fig. 1 durch ein Kreuz angedeutet) die Bitleitung b5 aufgeladen werden. Die Datenleitung DL würde dann einen hohen Logikpegel annehmen.
• Weil das Voraufladen und Abtasten der Bitleitungen b in der Schaltung von Fig. 1 in Gegenphase erfolgt, werden Kurzschlußströme vom Versorgungsanschluß VDD zum Versorgungsanschluß VSS über entweder NMOS-Speicherzellen im Block 1 oder PMOS-Speicherzellen im Block 2 vermieden, so daß der Stromverbrauch der erfindungsgemaßen Schaltung niedrig ist.
• Die Funktion eines oder mehrerer der Inverter I1 bis I4 und der zugehörigen Schalter S1 bis S4 kann beispielsweise in einfacher Weise mit einer XOR-Schaltung realisiert werden. Das Signal auf einer Ausgangsleitung V (V1, V2, V3 oder V4) und das Adreßsignal a3 bilden dann die Eingangssignale, und das Signal auf der zugehörigen Wortleitung W (W1, W2, W3 oder W4) bildet das Ausgangssignal der XOR-Schaltung.
• Dem Fachmann wird deutlich sein, daß die Ausführungsform eines erfindungsgemaßen ROM-Speichers, wie in Fig. 1 gezeigt, nur eine der vielen möglichen Ausführungsformen ist. Der abgebildete ROM-Speicher, der in 4 Zeilen und 6 Spalten unterteilt ist, dient ausschließlich zur Erläuterung der Funktionsweise der Schaltung. Die Anzahl Zeilen und Spalten in einer erfindungsgemäßen Schaltung kann beliebig sein. Es wird deutlich sein, daß eine erfindungsgemaße Schaltung, im Gegensatz zu der in Fig. 1 gezeigten Schaltung, auch für die gleichzeitige Selektion einer oder mehrerer Speicherzellen, die in derselben Zeile der Schaltung liegen, verwendet werden kann. Hierzu sollten die betreffenden Bitleitungen mit gesonderten Datenleitungen DL1, DL2 usw verbunden werden, so daß Speicherinformation parallel ausgelesen werden kann.

Claims (5)

1. Integrierte Halbleiterschaltung vom Master-Slice- oder Gate-Array-Typ, mit in Zeilen und Spalten angeordneten Speicherzellen vom Festwerttyp ("read-only"), welche Speicherzellen in eine erste und eine zweite Gruppe (1, 2) unterteilt sind, welche erste und zweite Gruppe (1, 2) Transistoren von einander entgegengesetztem ersten (11, 12, 13, 14, 21, 22, 23, 24, 31, 32, 33, 34) bzw. zweiten (41, 42, 43, 44, 51, 52, 53, 54, 61, 62, 63, 64) Leitungstyp umfassen, wobei die genannte Halbleiterschaltung Spaltenselektionsmittel (4, 10, 20, 30, 40, 50, 60) umfaßt, um in Reaktion auf ein Spaltenselektionssignal einen Ausgang entweder der ersten oder der zweiten Gruppe zu selektieren, dadurch gekennzeichnet, daß Eingänge der ersten und der zweiten Gruppe (1, 2) von Speicherzellen zum Empfangen eines gemeinsamen Zeilenselektionssignals in ein und derselben Zeile miteinander verbunden sind, wobei es Zeilenselektionsmittel (3, I1, S1, W1, I2, S2, W2, I3, S3, W3, I4, S4, W4) gibt zum Selektieren

- entweder einer einzelnen Zeile von Speicherzellen der ersten Gruppe von Speicherzellen und aller in der zweiten Gruppe von Speicherzellen bis auf diese einzelne Zeile,

- oder einer einzelnen Zeile von Speicherzellen in der zweiten Gruppe von Speicherzellen und aller in der ersten Gruppe von Speicherzellen bis auf diese einzelne Zeile,

wobei die Spaltenselektionsmittel (4, 10, 20, 30, 40, 50, 60) eingerichtet sind, um den Ausgang der Gruppe (1, 2) zu selektieren, in der die einzelne Zeile selektiert worden ist.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeilenselektionsmittel für jede Zeile einen Inverter (I1, I2, I3, I4) und ein Schaltelement (S1, S2, S3, S4) umfassen, um in Abhängigkeit von einem Adreßsignal entweder ein invertiertes oder ein nicht invertiertes gemeinsames Zeilenselektionssignal anzubieten.

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Inverter (I1, I2, I3, I4) und das Schaltelement (S1, S2, S3, S4) in einer Zeile von einer XOR-Schaltung gebildet werden.

4. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Spaltenselektionsmittel (4, 10, 20, 30, 40, 50, 60) im Betrieb auch das Adreßsignal empfangen.

5. Integrierte Halbleiterschaltung, nach Anspruch 1, 2, 3 oder 4, die weiterhin steuerbare Vorauflademittel (19, 29, 39, 49, 59, 69) zum Aufladen und Entladen der Ausgänge der ersten Gruppe bzw. zum Entladen und Aufladen der Ausgänge der zweiten Gruppe (1, 2) umfaßt, weiterhin dadurch gekennzeichnet, daß die Halbleiter schaltung auch steuerbare Abtastmittel (100, 200) umfaßt, um die Speicherzellen mit einem Versorgungsanschluß (Vdd, Vss) zu koppeln, wobei die Vorauflademittel (19, 29, 39, 49, 59, 69) und die Abtastmittel (100, 200) im Betrieb in Gegenphase aktiviert werden.