DE69118220T2 - Halbleiterspeicher mit eingebauter Prüfschaltung - Google Patents

Description

• Die Erfindung betrifft einen Halbleiterspeicher mit einer Prüfschaltung und insbesondere mit einer Prüfschaltung mit einer Entscheidungsfunktion, ob die Schreib-/Lesevorgänge von Daten auf/aus den Speicherzellenfeldern normal durchgeführt wurden.
• Der Halbleiterspeicher führt einen Entscheidungstest in dem Verfahren durch, in dem er Schreib-/Lesevorgänge von Daten in/aus jeder Speicherzelle des Speicherzellenfeldes durchführt und mit den ausgelesenen Daten unterscheidet, ob die Schreib-/Lesevorgänge normal durchgeführt wurden oder nicht. Werden nur die normalen Schreib- und Leseschaltungen alleine für diesen Test verwendet, spiegelt sich die steigende Kapazität des Halbleiterspeichers in einer exponentiellen Verlängerung der Testzeit, wodurch es extrem schwierig wird, den Test durchzuführen. Je länger die Testzeit wird, desto höher werden die Kosten des Ralbleiterspeichers und des diesen enthaltenden Systems. Gegenwärtig sind deshalb die meisten Halbleiterspeicher im Megabitbereich mit in dem Halbleiterspeicher inkorporierten Testschaltungen ausgestattet, um die Testzeit zu verkürzen.
• Ein Halbleiterspeicher mit inkorporierter Testschaltung des herkömmlichen Typs weist eine Anzahl Speicherzellenfelder auf. Unter Einsatz der eingebauten Testschaltung wird ein Entscheidungstest in dem Verfahren durchgeführt, in dem Schreib-/Lesevorgängen der gleichen Daten in/aus jeder Speicherzelle durchqeführt werden und entschieden wird, ob die Schreib-/Lesevorgänge normal durchgeführt wurden oder nicht, je nachdem ob die ausgelesenen Daten identisch zueinander sind oder nicht.
• Eine genauere Beschreibung wird im Anschluß gegeben:
• Im Normalmodus werden beim Wechsel in den Schreibbetrieb externe Schreibdaten eingegeben und in einem ausgewählten Speicherzellenfeld in Speicherzellen geschrieben. Beim Lesebetrieb werden ausgewählte Auslesedaten aus dem Speicherzellenfeld ausgewählt, verstärkt und nach außen ausgegeben.
• Das Zuführen der Schreibdaten zu jedem Speicherzellenfeld und die Verstärkung der aus den jeweiligen Speicherzellenfeldern ausgelesenen Daten werden durch jeweilige zugehörige Datenverstärker durchgeführt.
• Beim Testmodus werden beim Wechsel in den Schreibbetrieb externe Schreibdaten eingegeben und gleichzeitig in alle Speicherzellen geschrieben. Beim Lesebetrieb werden die aus jedem Speicherzellenfeld ausgelesenen Daten durch jeweilige zugehörige Datenverstärker verstärkt und der Testschaltung zugeführt. Die Testschaltung entscheidet, ob alle ihr zugeführten Daten zueinander identisch sind oder nicht. Wenn alle Daten identisch sind, wird die Entscheidung signalisiert, daß die Schreib-/Lesevorgänge normal waren. Wenn wenigstens eines der Daten sich von den anderen unterscheidet, wird die Entscheidung signalisiert, daß eine oder beide der Vorgänge anormal verliefen.
• Nach den Schreib-/Lesevorgängen der gleichen Daten auf/aus den Speicherzellenfeldern werden alle diese Daten verstärkt und der Testschaltung - wie oben ausgeführt - zugeführt. Um dies durchzuführen, werden Speicherzellenfelder, Datenverstärker und Datenbusse benötigt, wobei diese drei Typen einander in einem Verhältnis von 1:1:1 entsprechen müssen. Zum Beispiel werden vier Datenbusse benötigt, wenn die Zahl der Speicherzellenfelder und die der Datenverstärker jeweils vier ist.
• Unter der Annahme, daß die jeweilige Anzahl der Speicherzellenfelder, der Datenverstärker und der Datenbusse fest gegeben ist, wird andererseits die Testzeit entsprechend länger je größer die Speicherkapazität ist,. Zum Verkürzen der Testzeit ist es deshalb nötig, die jeweilige Zahl der Speicherzellenfelder, der Datenverstärker und Datenbusse zu erhöhen und die Speicherkapazität pro Speicherzellenfeld zu verringern. Zum Beispiel, wenn unter der Annahme einer Speicherkapazität von 1 Megabit die Zahl der Speicherzellenfelder, Datenverstärker und Datenbusse jeweils vier ist, folgt daraus, daß mit steigender Speicherkapazität - wie 4, 16 und 64 Megabits - die jeweilige Anzahl sowohl der Speicherzellenfelder, der Datenverstärker als auch der Datenbusse, die für die identische Testzeit benötigt werden, entsprechend 16, 64 und 256 ansteigt.
• Die von den Speicherzellenfeldern und Datenverstärkern auf dem Halbleiterchip eingenommenen Gebiete sind proportional der Speicherkapazität. Andererseits ist das von den Datenbussen auf dem Halbleiterchip eingenommene Gebiet unabhängig von der Speicherkapazität nur proportional ihrer Anzahl. Bei dieser Art von in Halbleiterspeichern integrierten Testschaltungen ist es selbstverständlich, daß mit zunehmender Speicherkapazität die von den Speicherzellenfeldern und den Datenverstärkern benötigten Gebiete wachsen. Zum Verkürzen der Testzeit ist es notwendig, die Zahl der Datenbusse zu erhöhen, was von einem Anwachsen der zugehörigen Gebiete und einem entsprechend größeren Gebiet des Halbleiterchips begleitet ist.
• Der Ausgabeanschluß jedes Datenverstärkers ist mit den jeweiligen entsprechenden Datenbussen verbunden, wodurch die Streukapazität der Verdrahtung, die zwischen dem Datenverstärker und dem zuständigen Datenbus geschaltet ist, und die Streukapazität des Datenbusses selbst eine Verbindung mit dem Ausgabeanschluß jedes Datenverstärkers ermöglicht, was zu einer Verzögerung der Ausgabedaten vom Datenverstärker führt. Diese Streukapazität ist an dem Datenbusweg am größten, der am weitesten entfernt vom Datenverstärker angeordnet ist, und wächst, je größer die Zahl der Datenbusse ist. Im allgemeinen ist die Arbeitsgeschwindigkeit durch die Daten mit der größten Verzögerungszeit bestimmt. Die Erhöhung der Anzahl der Datenbusse, um die Testzeit der gleichen zu verringern, spiegelt sich in einer niedrigeren Lesebetriebsgeschwindigkeit.
• Es ist eine Aufgabe der Erfindung, eine in einem Halbleiterspeicher integrierte Testschaltung zu schaffen, die es erlaubt, das Gebiet des Halbleiterchips zu minimieren.
• Eine weitere Aufgabe der Erfindung ist es, eine in einem Halbleiterspeicher integrierte Testschaltung zu schaffen, die es erlaubt, die Testzeit zu verkürzen, ohne das Gebiet des Halbleiterchips zu vergrößern.
• Eine weitere Aufgabe der Erfindung ist es, eine auf einem Halbleiterspeicher integrierte Testschaltung zu schaffen, die eine höhere Lesebetriebsgeschwindigkeit erlaubt.
• Dies Aufgaben werden durch einen Halbleiterspeicher nach Anspruch 1 gelöst, wobei die abhängigen Ansprüche weitere Entwicklungen der Erfindung betreffen.
• Der erfindungsgemäße Halbleiterspeicher mit der integrierten Testschaltung umfaßt eine Anzahl Speicherzellenfelder und jeweils zugeordneter Datenverstärker. Im ausgewählten Zustand führt jeder Datenverstärker beim Wechsel in den Schreibbetrieb Schreibdaten in jeweiligen entsprechenden Speicherzellenfeldern zu und verstärkt im Lesebetrieb die aus dem jeweiligen entsprechenden Datenzellenfeld ausgelesenen Daten und gibt die ersten und zweiten Daten mit jeweiligen zueinander komplementären Pegeln aus. Im nichtausgewählten Zustand werden die ersten und zweiten Daten auf den vorgewählten Pegel gebracht. Dieselben Schreibdaten werden über einen Schreibbus jedem Datenverstärker zugeführt. Der Halbleiterspeicher umfaßt außerdem erste und zweite Lesebusse, die einer Anzahl Datenverstärker gemein sind. Er umfaßt außerdem eine erste Logikschaltung, die eine Anzahl erster Transistoren enthält, wobei die ersten Daten an die jeweiligen Gate-Anschlüsse der entsprechenden Datenverstärker angelegt werden und wobei deren Drain-Anschlüsse mit dem geineinsamen ersten Lesebus verbunden sind, und eine zweite Logikschaltung, die eine Anzahl zweiter Transistoren enthält, wobei die zweiten Daten an jeweilige Gate-Anschlüsse der entsprechenden Datenverstärker angelegt werden und wobei deren Drain-Anschlüsse mit dem gemeinsamen zweiten Lesebus verbunden sind. Jede der ersten und zweiten Logikschaltungen liefert nur dann Daten, die einen der vorgewählten ersten oder zweiten Pegel haben, an die ersten und zweiten Lesebusse, wenn alle Eingabedaten den ersten Pegel haben. Sie umfaßt außerdem eine dritte Logikschaltung, um ein Testentscheidungssignal auszugeben, das in einen aktiven Pegel übergeht, wenn eines der Daten der ersten und zweiten Lesebusse den vorgewählten ersten oder zweiten Pegel hat und das Testmodus-Freigabesignal den vorgegebenen Pegel hat. Wenn das Testentscheidungssignal einen aktiven Pegel aufweist, wird eines der Daten des ersten oder zweiten Lesebusse an einen Datenausgabeanschluß ausgegeben, und wenn er im inaktiven Pegel ist, wird die Datenausgabe unterbrochen.
• Die Pegel der ersten und zweiten Datenausgabe der Datenverstärker haben bevorzugt solche Pegel, die einen der ersten und zweiten Transistoren AUS und den anderen AN-schalten. Jede der ersten und zweiten Logikschaltungen besteht vorzugsweise aus einer NOR-Schaltung, einer AND-Schaltung, einer NOR-Schaltung vom dynamischen Typ, die ein logisches Verarbeitungs-Ergebnis synchron mit einem Zeitsteuerungssignal ausgibt, oder aus einer AND-Schaltung vom dynamischen Typ, die ein logisches Verarbeitungsergebnis synchron mit einem Zeitsteuerungssignal ausgibt.
• Die dritte Logikschaltung besteht vorzugsweise aus einer NOR-Schaltung, der Daten von den ersten und zweiten Lesebussen und ein Testmodusfreigabesignal eingegeben werden.
• Jede der ersten und zweiten Logikschaltungen weist dritte Transistoren, die zwischen den jeweiligen Source-Anschlüssen der ersten und zweiten Transistoren und einer Massespannungleitung geschaltet sind, vierte Transistoren, die zwischen dem ersten Lesebus und einem Leistungsversorgungsanschluß geschaltet sind, und einen fünften Transistor, der zwischen dem zweiten Lesebus und dem Leistungsversorgungsanschluß geschaltet ist, auf, wobei jeder Transistor in Abhängigkeit von einem Zeitsteuersignal An- oder AUS-geschaltet wird. Die ersten und zweiten Daten von den Datenverstärkern werden direkt den jeweiligen Gate-Anschlüssen der ersten und zweiten Transistoren eingegeben, wenn die erste und zweite Logikschaltung NOR-Schaltungen sind, und über Inverter, wenn diese AND-Schaltungen sind.
• Auf diese Art werden - unabhängig von der Speicherkapazität und der Anzahl der Speicherzellenfelder und Datenverstärker - nur drei Datenbusse für die Testschaltung benötigt, was zu einer Verringerung des Gebiets des Halbleiterchips beiträgt. Eine Verkürzung der Testzeit ist möglich, indem die Zahl der Speicherzellenfelder und Datenverstärker bei gleicher Speicherkapazität entsprechend erhöht wird, ohne daß das Gebiet des Halbleiterchips vergrößert werden muß. Zu sätzlich führt die Verringerung in der Anzahl der Datenbusse zu kleineren Abständen zwischen den Datenverstärkern und den Datenbussen, was zu einer höheren Lesebetriebsgeschwindigkeit führt.
• Die oben beschriebene und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden unter Bezug auf die folgende detaillierte Beschreibung der Erfindung in Zusammenhang mit den beiliegenden Zeichnungen deutlicher. In den Zeichnungen zeigt:
• Fig. 1 ein Schaltdiagramm eines Beispiels eines Halbleiterspeichers mit inkorporierter Testschaltung gemäß dem Stand der Technik;
• Fig. 2 ein Schaltdiagramm eines (ersten) die Erfindung verkörpernden Halbleiterspeichers mit inkorporierter Testschaltung;
• Fig. 3 ein detailliertes Schaltdiagramm eines Beispiels für eine Verstärker-Auswahlschaltung zur Verwendung in der Ausführungsform aus Fig. 2;
• Fig. 4 ein detailliertes Schaltdiagramm des Eingabe/Ausgabeabschnitts des Datenverstärkers in der Ausführungsform aus Fig. 2;
• Fig. 5 ein Schaltdiagramm eines alternativen (zweiten) die Erfindung verkörpernden Halbleiterspeichers mit inkorporierter Testschaltung;
• Fig. 6 ein Schaltdiagramm eines weiteren alternativen (dritten) die Erfindung verkörpernden Halbleiterspeichers mit inkorporierter Testschaltung;
• Fig. 7 ein Schaltdiagramm eines weiteren alternativen (vierten) die Erfindung verkörpernden Halbleiterspeichers mit inkorporierter Testschaltung.
• Vor der Beschreibung der Erfindung wird unter Bezug auf Fig. 1 ein Halbleiterspeicher mit inkorporierter Testschaltung entsprechend dem Stand der Technik beschrieben. Der Halbleiterspeicher mit inkorporierter Testschaltung entsprechend dem Stand der in Fig. 1 dargestellte Technik ist mit 'n' Speicherzellenfeldern MA1, MA2,..., MAn, 'n' jeweiligen entsprechenden Datenverstärkern DAA1, DAA2, DAAn zu diesen Speicherzellenfeldern und mit 'n' jeweiligen diesen Datenverstärkern entsprechenden Datenbussen DB1, DB2,..., DBn versehen. Jeder Datenbus ist mit dem Eingabe/Ausgabeanschluß des jeweiligen entsprechenden Datenverstärkers verbunden. Zusätzlich ist eine Umschaltschaltung 3 vorgesehen, die mit den Datenbussen DB1 bis DBn verbunden ist und in Abhängigkeit von Schalterauswahlsignalen SW1, SW2,... SW3 die Datenbusse wahlweise mit dem Ausgabeanschluß des Dateneingabe-Zwischenspeichers 1 bzw. dem Eingabeanschluß des Datenausgabe-Zwischenspeichers 2 verbindet. Die Datenbusse DB1 bis DBn sind ebenfalls mit einer Testschaltung 4 verbunden.
• Normaler Betriebsmodus: Beim Schreibbetrieb, der einem Wechsel des Schreib-Freigabesignals WE in den aktiven Pegel folgt, wird der Dateneingabe-Zwischenspeicher aktiviert, was ermöglicht, daß extern einzuschreibenden Daten Din über einen Dateneingabeanschluß TM1 der Umschaltschaltung 3 zugeführt werden. In Abhängigkeit von Auswahisignalen SW1 bis SWn wählt die Umschaltschaltung 3 einen der Datenbusse DB1 bis DBn aus, um zu ermöglichen, daß die einzuschreibenden Daten Din zu dem ausgewählten Datenbus - etwa DB1 - bewegt werden und über einen Datenverstärker, wie etwa DAA1, einem Speicherzellenfeld, etwa MA1, zugeführt werden. Beim Lesebetrieb werden die Daten aus dem Speicherzellenfeld, etwa MA1, ausgelesen und über den umgekehrten Weg dem Eingabeanschluß des Datenausgabe-Zwischenspeichers 2 zugeführt.
• Wenn ein Test-Entscheidungssignal TJ einmal in den niedrigen aktiven Pegel synchron mit einem Zeitsteuerungssignal φ1 wechselt, wird im normalen Betriebsmodus der Datenausgabe-Zwischenverstärker 2 synchron hiermit aktiviert, wodurch die auszulesenden Daten aus dem Speicherzellenfeld am Datenausgabeanschluß TM2 nach außen ausgegeben werden.
• Testmodus: Beim Schreibbetrieb werden alle Schalter der Umschaltschaltung 3 AN-geschaltet, und alle Datenbusse DB1 bis DBn werden mit dem Ausgabeanschluß des Dateneingabe- Zwischenverstärkers 1 verbunden, wobei ein und dieselben einzuschreibenden Daten Din in jedem Speicherzellenfeld MA1 bis MAn eingeschrieben werden. Beim Lesebetrieb werden die Datenbusse DB1 bis DBn vom Ausgabeanschluß des Dateneingabe-Zwischenverstärkers 1 und des Eingabeanschlusses des Datenausgabe-Zwischenspeichers 2 getrennt, wobei die auszulesenden Daten von jedem der Speicherzellenfelder MAA1 bis MAAn der Testschaltung 4 über Datenverstärker DAA1 bis DAAn und Datenbusse DB1 bis DBn eingegeben werden. Wenn alle diese so eingegebenen Daten identisch sind, sind die Ausgabedaten eines NAND-Gates 'NAG41' und eines NOR-Gates 'NOG41' identisch, und in diesem Fall wird eine Entscheidung signalisiert, daß der Schreib-/Lesebetrieb korrekt durchgeführt wurde.
• Diese Entscheidung wird mittels einer Entscheidungsschaltung 41 erhalten, die einen Transistor vom p-Kanaltyp Q41 und vier Transistoren vom n-Kanaltyp Q42, A43, Q44 und Q45 enthält, die in Reihe zwischen einer Leistungsversorgung VD und einer Massespannungleitung geschaltet sind. Die jeweiligen Gate-Anschlüsse des Transistors Q41 vom p-Kanaltyp und eines Transistors Q45 vom n-Kanaltyp empfangen das Zeitsteuerungssignal φ1, und die jeweiligen Gate-Anschlüsse der anderen Transistoren Q44, Q43 und Q42 vom n-Kanaltyp empfangen das Testmodusfreigabesignal 'TE', die Ausgabe des NOR-Gates 'NOG41' über den Inverter 'IV42' und die Ausgabe des NAND-Gates 'NAG41'. Das Zeitsteuerungssignal φ1, das -wenn es in den niedrigen Pegel geht - veranlaßt, daß der Transistor Q41 AN-geschaltet wird und so periodisch den Ausgabeanschluß der Entscheidungsschaltung 41 auf den hohen Pegel vorlädt. Im Normalbetriebsmodus wird das Testmodus- Freigabesignal TE im niedrigen Pegel und somit der Transistor Q44 ständig im AUS-Zustand gehalten, wobei die Ausgabe der Entscheidungsschaltung 41 von Massespannung abgeschaltet gehalten wird, und demzufolge wird das Test-Entscheidungssignal TJ, das die Ausgabe eines Inverters IV45 der Entscheidungsschaltung 41 ist, im niedrigen aktiven Pegel gehalten. Das Testmodus-Freigabesignal TE wird veranlaßt, in den hohen Pegel und somit in den Testmodus zu gehen, wobei der Transistor Q44 AN-geschaltet wird. Dann wird synchron mit den hohen Pegeln des Zeitsteuerungssiqnale φ1, der Transistor Q45 periodisch AN-geschaltet, wodurch die Entscheidungsausgaben signalisiert werden.
• Wenn die auszulesenden Daten aus den Speicherzellen identisch miteinander sind, sind die Ausgabedaten des NAND-Gates 'NAG4L' und des NOR-Gates 'NOG41' in der Testschaltung 4 ständig identisch. Im Ergebnis werden immer verschiedene Daten an die Gate-Anschlüsse der Transistoren Q42 bzw. Q43 angelegt, und zwangsläufig schaltet einer dieser Transistoren AUS. Somit wird der Ausgabeanschluß der Entscheidungsschaltung 41 im hohen Pegel vorgeladen gehalten, und demzufolge ist das Test-Entscheidungssignal TJ im niedrigen aktiven Pegel, wodurch der Datenausgabe-Zwischenspeicher 2 aktiviert wird. Gleichzeitig damit werden Daten mit dem gleichen Pegel wie die Daten der Datenbusse der DB1 bis DBn über IV41, IV42, ein NAND-Gate 'NAG42', einen Inverter IV43 und Übertragungsgates T41 zu dem Eingabeanschluß des Datenausgabe-Zwischenspeichers 2 übertragen. Wenn die normalen Schreib-/Lesevorgänge - wie oben beschrieben - durchgeführt wurden, werden Daten mit einem dem externen Schreibdaten Din entsprechenden Pegel am Datenausgabeanschluß TM2 nach außen ausgegeben.
• Wenn andererseits wenigstens eines der ausgelesenen Daten aus den Speicherzellen sich von den anderen unterscheidet, geht die Ausgabe des NAND-Gates 'NAG41' in der Testschaltung in den hohen Pegel, und die Ausgabe des NOR-Gates 'NOG41' geht in den niedrigen Pegel, und im Gegenzug schalten beide Transistoren Q42 und Q43 der Entscheidungsschaltung 41 AN, wobei der Ausgabeanschluß in den niedrigen Pegel wechselt. Somit wechselt das Entscheidungssignal TJ in den hohen Pegel, was den Datenausgabe-Zwischenspeicher 2 inaktiviert, wodurch ein Zustand hoher Impedanz des Datenausgabeanschlusses TM2 hergestellt wird. Dies zeigt an, daß ein Fehler aufgetreten ist.
• Wie beschrieben wurde, wurde der Test des Halbleiterspeichers in einem Verfahren durchgeführt, das gleichzeitiges Schreiben identischer Daten in jedes Speicherzellenfeld MA1 bis MAn, dann Auslesen dieser Daten aus diesen Speicherzellenfeldern und Entscheiden, ob die ausgelesenen Daten zueinander identisch sind oder nicht, umfaßt.
• Bei diesem herkömmlichen Halbleiterspeicher mit inkorporierter Testschaltung sind die Datenverstärker DAA1 bis DAAn ständig im Betriebszustand, und dementsprechend ist es nötig, selektiv die übertragung von Daten vom Dateneingabe- Zwischenspeicher 1 zu Datenverstärkern DAA1 bis DAAn und von diesen Datenverstärkern zum Datenausgabe-Zwischenspeicher 2 zu steuern, und die Daten von jedem Datenverstärker DAA1 bis DAAn zur Testschaltung 4 zu übertragen. Dementsprechend ist die gleiche Anzahl von Datenbussen DB1 bis DBn wie Datenverstärker DAA1 bis DAAn nötig. Größere Speicherkapazität spiegelt sich in einer steigenden Anzahl Datenbusse DB1 bis DBn, um die Testzeit zu verkürzen, und im Gegenzug in einem größerem Gebiet des Halbleiterchips, was zu einer großen Kapazität der die Datenverstärker DAA1 bis DAAn verbindenden Verdrahtung und zu niedriger Lesebetriebsgeschwindigkeit führt.
• Eine Ausführungsform der Erfindung wird im Anschluß unter Bezug auf die beiliegenden Zeichnungen beschrieben:
• In Fig. 2 umfaßt der Halbleiterspeicher mit inkorporierter Testschaltung entsprechend der ersten erfindungsgemäßen Ausführungsform 'n' Speicherzellenarrays MA1 bis MAn und 'n' Datenverstärker DA1, DA2,..., DAn, die jeweils den entsprechenden Speicherzellenfeldern MA1 bis MAn benachbart und über eine Anzahl Eingabe-/Ausgabebusse mit diesen verbunden sind. Im ausgewählten Zustand liefert in Abhängigkeit vom jeweiligen entsprechenden Auswahlsignal AS1, AS2,
• ASN jeder Datenverstärker DA1 bis DAn im Schreibbetrieb Daten vom Schreibbus WB an das jeweilige entsprechende Speicherzellenfeld MA1 bis MAn, und im Lesebetrieb verstärkt er ausgelesene Daten aus dem jeweiligen entsprechenden Speicherzellenfeld MA1 bis MAn und gibt die ersten und zweiten Daten mit jeweiligen zueinander komplementären Werten (D1, D1), (D2, D2),... (Dn, Dn) aus. Im nicht ausgewählten Zustand veranlaßt jeder Verstärker, daß die ersten und zweiten Daten (D1, D1) bis (Dn, Dn) in den niedrigen Pegel wechseln. Der Schreibbus WB läuft parallel zu den bereitgestellten Datenverstärkern DA1 bis DAn und ist zwischen den Eingabeanschluß jedes Datenverstärkers DA1 bis DAn und den Ausgabeanschluß des Dateneingabe-Zwischenverstärkers DA1 bis DAn und den Ausgabeanschluß des Dateneingabe-Zwischenverstärkers 1 geschaltet. Wenn das Schreibfreigabesignal WE in den aktiven Pegel wechselt, wird der Dateneingabe-Zwischenspeicher 1 aktiviert, um zu ermöglichen, daß die einzuschreibenden Daten Din über den Dateneingabeanschluß TM1 eingegeben werden und am Schreibbus WB auftreten. Erste und zweite Lesebusse RB1 und RB2, die parallel zu den vorgesehenen Datenverstärkern DA1 bis DAn laufen, sind vorgesehen. Der erste Lesebus RB1 ist gemeinsam mit den Drain-Anschlüssen der ersten Transistoren Q51, Q52,..., Q5n verbunden, die benachbart den jeweiligen Datenverstärkern DA1 bis DAn angeordnet sind und denen entsprechen. Die ersten Daten D1, D2,..., Dn von den Datenverstärkern DA1 bis DAn werden jeweils an die Gate-Anschlüsse der entsprechenden ersten Transistoren Q51, Q52, ...,Q5n angelegt. Zusätzlich werden die Source-Anschlüsse dieser Transistoren alle gemeinsam mit einer Nassespannungleitung verbunden. Der zweite Auslesebus RB2 ist gemeinsam mit den Drain-Anschlüssen der zweiten Transistoren Q61, Q62,..., Q6n verbunden, die den Datenverstärkern DA1 bis DAn jeweils benachbart sind und ihnen entsprechen. Die zweiten Daten D1, D2,..., Dn von den Datenverstärkern DA1 bis DAn werden jeweils an die Gate-Anschlüsse der entsprechenden zweiten Transistoren Q61, Q62,..., Q6n angelegt. Zusätzlich sind die Source-Anschlüsse dieser Transistoren alle gemeinsam mit einer Massespannungleitung verbunden. Die ersten und zweiten Lesebusse RB1, RB2 sind mit einem Leistungszufuhranschluß VD jeweils über Transistoren Q50, Q60 als Widerstandselemente verbunden. Die ersten Transistoren Q51 bis Q5n und der Transistor Q50 bilden die erste Logikschaltung 5, und andererseits bilden die zweiten Transistoren Q61 bis Q6n und der Transistor Q60 die zweite Logikschaltung 6. Die ersten und zweiten Logikschaltungen 5, 6 arbeiten jeweils als eine NOR-Schaltung und ihre jeweiligen Ausgaben werden den ersten und zweiten Lesebussen RB1 und RB2 zugeführt.
• Die ersten und zweiten Lesebusse sind ebenfalls mit zwei Eingängen eines NOR-Gates 'NOG71', das drei Eingänge hat, verbunden. Das Testmodus-Freigabesignal TE wird über einen Inverter IV71 invertiert und an den verbleibenden Eingang des NOR-Gates 'NOG71' angelegt. Die dritte Logikschaltung 7, die aus dem NOR-Gate 'NOG71' und dem Inverter 'IV71' zusammengesetzt ist, gibt ein Test-Entscheidungssignal TJ mit einem niedrigen aktiven Pegel aus. Wenn dieses Testsignal TJ in dem niedrigen aktiven Pegel ist, liefert der Datenausgabe-Zwischenspeicher 2 in dessen Abhängigkeit Daten, die am zweiten Auslesebus RB2 auftreten, an den Datenausgabeanschluß TM2. Eine Datenverstärker-Auswahlschaltung 8 veranlaßt, daß alle Datenverstärker DA1 bis DAn in Abhängigkeit vom Testmodus-Freigabesignal TE mit einem aktiven Pegel in dem Auswahlzustand, d.h. in dem Testmodus, sind und daß andererseits, wenn das Testmodus-Freigabesignal TE den inaktiven Pegel hat, d.h. im normalen Betriebsmodus, einer der Datenverstärker DA1 bis DAn in Abhängigkeit vom Speicherzellenfeld-Auswahlsignal Al bis An in dem ausgewählten Zustand ist.
• Unter der Annahme, daß die Anzahl (n) der Datenverstärker 4 gleich 4 ist, zeigt Fig. 3 ein Beispiel einer Datenverstärker-Auswahischaltung 8, die einen das Testmodus-Freigabesignal TE empfangenden Inverter IV83 und 4 NAND-Gates 'NAG85', 'NAG86', 'NAG87' und 'NAG88' umfaßt, die jeweils zwei Eingänge haben. Gemeinsam empfangen je ein Eingang jedes Gates die Ausgabe des Inverters IV83, und der andere Eingang ist mit dem jeweiligen Ausgang der vier Ausgangslogikschaltung verbunden, die die Inverter IV81, IV82 und die NAND-Gates 'NAG81' bis 'NAG84' umfaßt und die Speicherzellenfelder-Auswahlsignale A1, A2 empfängt. In Abhängigkeit von den Zuständen dieser Eingabesignale geht ein Ausgang der vier Ausgangslogikschaltungen in den niedrigen Pegel und die verbleibenden drei in den hohen Pegel. Beim Umschalten in den Testmodus geht das Testmodus-Freigabesignal TE in den hohen Pegel, was veranlaßt, daß die beiden Eingänge jedes der NAND-Gates 'NAG85' bis 'NAG88' in den niedrigen Pegel wechseln, wobei demzufolge alle jeweiligen Ausgänge - die aktiven Signale AS4, AS3, AS2 und AS1 - in den hohen Pegel gehen. Im Normalmodus hat das Testmodus-Freigabesignal TE den niedrigen Pegel, und dementsprechend wird nur eines der Auswahlsiqnale AS1 bis AS4 in Abhängigkeit vom Zustand der Speicherzellenfelder-Auswahlsignale A1, A2 in den hohen Pegel gebracht.
• In Fig. 4 umfaßt der Eingabe-/Ausgabe-Schaltungsabschnitt des Datenverstärkers DA1 MOS-Transistoren Q1, Q2 vom n-Kanaltyp, die als übertragungsgates dienen und jeweils zwischen einem Paar Eingabe-/Ausgabeanschlüssen eines bekannten Verstärkerabschnitts SA1 und den jeweiligen ersten bzw. zweiten Datenleitungen D1, D1 verbunden sind, einen MOS-Transistor Q3 vom n-Kanaltyp, der als Übertragungsgate dient und zwischen einem Eingabe-/Ausgabeanschluß des Verstärkerabschnitts SA1 und dem Lesebus WB verbunden ist, und Herabsetzwiderständen (pull-down resistors) R1, R2, die zwischen den ersten und zweiten Datenleitungen D1, D1 und einer Massespannungleitung verbunden sind. Die anderen Verstärker DA2 bis DAn haben eine ähnliche Bauweise.
• Die vorgesehenen drei Transistoren Q1, Q2, Q3 empfangen gemeinsam das Auswahlsignal AS1 an jeweiligen Gate-Anschlüssen und somit, wenn dieses in den hohen Pegel geht, verbinden sie den Verstärkerabschnitt SA1 der ersten und zweiten Datenleitungen D1, D1 mit dem Lesebus WB, um so den Pegel der Eingabedaten Din zum Verstärkerabschnitt SA1 zu übertragen und um den Ausgabepegel des Verstärkerabschnitts zu den Datenleitungen D1, D1 zu übertragen. Wenn das Auswahlsignal AS1 den niedrigen Pegel hat, ist der Eingabe-/Ausgabeanschluß des Verstärkerabschnitts SA1 vom Lesebus WB und den Datenleitungen D1, D1 getrennt, und dementsprechend sind die Datenleitungen D1, D1 durch die Pull-Down-Widerstände R1, R2 auf den niedrigen Pegeln gesetzt.
• Im folgenden wird der Betrieb dieser Ausführungsform geschildert:
• Normaler Betriebsmodus: Beim Schreibbetrieb, der dern Wechsel des Schreibfreigabesignals WE in den aktiven Pegel folgt, wird der Dateneingabe-Zwischenspeicher 1 aktiviert, um Schreibdaten Din vom Dateneingabeanschluß TM1 zum Schreibbus WB zu übertragen. Dann werden die Schreibdaten über einen ausgewählten Datenverstärker (etwa DA1), der durch Wirkung der Datenauswahlschaltung 8 ausgewählt wurde, an das entsprechende Speicherfeld (etwa MA1) geliefert und in die angegebene Adresse geschrieben.
• Beim Lesebetrieb werden die auszulesenden Daten von den Speicherzellenfeldern MA1 bis MAn den jeweiligen entsprechenden Datenverstärkern DA1 bis DAn zugeführt, von denen einer (etwa DA1) mittels die Datenauswahischaltung 8 ausgewählt wurde. Dieser ausgewählte Datenverstärker (DA1) verstärkt die ausgelesenen Daten des entsprechenden Speicherzellenfelds (MA1) und gibt die ersten und zweiten Daten (D1, D1) mit jeweils einander entgegengesetzten Pegeln aus. Wenn die Daten (D1) den hohen Pegel aufweisen, schaltet der Transistor Q51 der Logikschaltung 5 AN, wobei er den Lesebus RB1 in niedrigen Pegel bringt. Die jeweiligen ersten und zweiten Daten (D2, D2) bis (Dn, Dn) der nicht ausgewählten Datenverstärker (DA2 bis DAn) haben niedrigen Pegel, und somit sind die Transistoren Q52 bis Q5n im AUS-Zustand, so daß der Pegel der Ausgabe der Logikschaltung 5 durch sie nicht beeinflußt wird. In Bezug auf die Logikschaltung 6 sind der Transistor Q61 und auch die anderen Transistoren Q62 bis Q6n im AUS-Zustand. Der Lesebus RB2 geht in den hohen Pegel. Andererseits hat das Testmodul-Freigabesignal TE den niedrigen Pegel, wodurch unvermeidlich die Ausgabe des NOR-Gates 'NOG71' der Logikschaltung 7, d.h. das Test-Entscheidungssignal TJ, veranlaßt wird, in den niedrigen aktiven Pegel zu gehen, mit dem Ergebnis, daß der Datenausgabe-Zwischenspeicher 2 die Daten mit hohem Pegel vom Lesebus RB2 zum Datenausgabeanschluß TM2 ausgibt.
• Testmodus: Beim Schreibbetrieb, der dern Wechsel des Schreibfreigabesiynals WE in den aktiven Pegel folgt, wird der Dateneingabe-Zwischenspeicher 1 aktiviert, und dadurch werden Schreibdaten Din über den Dateneingabeanschluß TM1 eingegeben und über den Schreibbus WB jedem der Datenverstärker DA1 bis DAn zugeführt, die alle in Abhängigkeit vom Testmodus-Freigabesignal TE mit hohem Pegel mittels der Datenverstärker-Auswahlschaltung 8 ausgewählt wurden, wie es oben beschrieben wurde. Somit werden diegleichen Daten in alle Speicherzellenfelder MA1 bis MAn geschrieben.
• Beim Lesebetrieb werden auszulesende Daten von jedem Speicherzellenfeld MA1 bis MAn den jeweiligen zugehörigen Datenverstärkern DA1 bis DAn zugeführt, die alle mittels der Datenauswahlschaltung 8 ausgewählt wurden. Somit verstärkt jeder Datenverstärker DA1 bis DAn die ausgelesenen Daten an dem jeweiligen zugehörigen Speicherzellenfeld MA1 bis MAn und gibt erste und zweite Daten (D1, D1) bis (Dn, Dn) aus, die jeweils die zueinander komplementären Pegel haben. Wenn alle ersten Daten D1 bis Dn den hohen Pegel haben, schalten alle Transistoren Q51 bis Q5n der Logikschaltung 5 auf AN, und dementsprechend wird der Lesebus RB1 auf den niedrigen Pegel bewegt. Andererseits haben alle zweiten Daten D1 bis Dn den niedrigen Pegel, wodurch alle Transistoren Q61 bis Q6n der Logikschaltung 6 AUS-geschaltet werden, und dementsprechend der Lesebus RB2 in den hohen Pegel geht. Wie oben ausgeführt wurde, tritt, wenn beide Schreib- und Lesevorgänge normal durchgeführt wurden, der hohe Pegel an einem der Lesebusse RB1, RB2 und der niedrige Pegel am anderen Lesebus auf. Wenn zumindest eines der angelegten Daten im falschem Pegel vorliegt, was auf einen anormalen Schreib- und/oder Lesebetrieb zurückzuführen ist, d.h. wenn wenigstens eines der ersten und zweiten Daten (D1, D1) bis (Dn, Dn) im hohen Pegel ist und das andere im niedrigen Pegel ist, dann schalten unvermeidlich wenigstens einer der Transistoren Q51 bis Q5n und wenigstens einer der Transistoren Q61 bis Q6n AN, und die Lesebusse RB1, RB2 wechseln in den niedrigen Pegel. Im Ergebnis geht das Test-Entscheidungssignal TJ, das die Ausgabe des NOR-Gates 'NOG71' ist, dem die Daten der Lesebusse RB1, RB2 eingegeben werden&sub1; in den niedrigen aktiven Pegel, wenn der Schreib-/Lesebetrieb normal durchgeführt wurde, und in den hohen inaktiven Pegel, wenn dies nicht der Fall ist. Somit kann die Entscheidung, ob der Schreib-/Lesebetrieb normal war oder nicht, angezeigt werden. Wenn das Test-Entscheidungssignal TJ den aktiven Pegel hat, aktiviert es den Datenausgabe-Zwischenspeicher 2, und dadurch werden Daten vom Lesebus RB2, die den gleichen Pegel wie die ersten Daten D1 des Datenverstärkers DA1 haben, am Datenausgabeanschluß TM2 nach außen ausgegeben. Das Test-Entscheidungssignal TJ mit inaktivem Pegel inaktiviert den Datenausgabe- Festspeicher 2, dessen Ausgabeanschluß TM 2 dementsprechend in einen Zustand hoher Impedanz übergeht, wodurch die Detektion von 'anormal' von außen möglich ist.
• Die Vorteile dieser Ausführungsform sind die folgenden:
• Zunächst kann unabhängig von der Speicherkapazität die Anzahl der Speicherzellenfelder MA1 bis MAn usw., die Anzahl der parallel zu den Speicherzellenfeldern MA1 bis MAn laufenden Datenbusse und die vorgesehenen Datenverstärker DA1 bis DAn auf das Dreifache der Schreibbusse WB und der ersten und zweiten Lesebusse RB1 und RB2 gesetzt werden. Dies ermöglicht ein kleineres Gebiet für die Datenbusverdrahtung und im Gegenzug ein kleineres Gebiet für den Halbleiterchip. Im Vergleich mit dem herkömmlichen Beispiel, das 16, 64 und 256 Datenbusse für jeweils 4, 16 und 64 Bit Speicherkapazität benötigt, benötigt - unter der Annahme einer festen Testzeit - diese Ausführungsform nur drei Datenbusse für jede der drei Speicherkapazitäten, und dementsprechend ist sie bei wachsender Speicherkapazität vorteilhaft.
• Zweitens beeinflußt bei der gleichen Speicherkapazität das Anwachsen der Anzahl der Speicherzellenfelder MA1 bis MAn und der Datenverstärker DA1 bis DAn das durch sie eingenommene Gebiet nur wenig. Zusätzlich ist die Anzahl der Datenbusse auf drei festgelegt, wie es oben beschrieben wurde, und dementsprechend kann die Anzahl der gleichzeitig geschrieben und/oder gelesenen Daten erhöht werden, ohne das Gebiet des Halbleiterchips zu vergrößern, was zu kürzeren Testzeiten beitragen kann.
• Im folgenden wird ein Vergleich der Lesebetriebsgeschwindigkeit zu dem herkömmlichen Beispiel gegeben.
• Normaler Betriebsrnodus: Der Weg mit größter Kapazität zwischen den Datenverstärkern DA1 bis DAn und dem Datenausgabe-Zwischenspeicher 2 enthält in dieser Ausführungsformunter Vernachlässigung der Transistoren auf dem Weg - den Weg von den Datenverstärkern DA1 bis DAn zum Lesebus RB2, und beim herkömmlichen Beispiel den Weg vom Datenverstärker DAAn zum Datenbus DBn. Durch Vergleich dieser Wege ist bei dieser Ausführungsform die Anzahl der Datenbusse kleiner, was zu einem kürzeren Abstand zwischen den Datenverstärkern und den Datenbussen führt. Die daraus resultierende kleinere Streukapazität des Verdrahtungsweges - nur aus diesem Gesichtspunkt - trägt zu höherer Lesebetriebsgeschwindigkeit bei. Die Transistoren in der Umschaltschaltung 3 beim Stand der Technik sind nur bei der Übertragung von Daten verwickelt, während bei dieser Ausführungsform die Transistoren Q61 bis Q6n auch die Verstärkungsfunktion haben, was ebenfalls zu einer höheren Betriebsgeschwindigkeit beiträgt.
• Testmodus: Bei dieser Ausführungsform enthält der Datenausleseweg mit der größten Kapazität den Weg von den Datenverstärkern DA1 - DAn zum Lesebus RB2. Andererseits enthält er beim Stand der Techik den Weg vom Datenverstärker DAAn über den Datenbus DBn, das NAND-Gate 'NAG41', den Inverter IV41, Das NAND-Gate 'NAG42' und den Inverter IV3 zum Übertragungsgate T41. Die Verdrahtungslänge vom Übertragungsgate T41 zum Datenausgabe-Zwischenspeicher 2 ist im wesentlichen gleich jener zum Datenbus DBI, was in einer höheren Streukapazität resultiert. Zusätzlich ist die Anzahl der Datenbusse größer, und dementsprechend sind der Abstand zwischen dem Datenverstärker DAAn und dem Datenbus DBn und die Streukapazität größer. Angesichts dessen, daß der Vergleich zwischen den Wegen des Test-Entscheidungssignals TJ derselbe wie oben beschrieben ist, und bei zusätzlicher Berücksichtigung der Transistoren auf den Wegen, kann die Lesebetriebsgeschwindigkeit bei dieser Ausführungsform deutlich höher sein.
• Fig. 5 ist ein Schaltdiagramm der zweiten erfindungsgemäßen Ausführungsform, die sich von der ersten in Fig. 2 gezeigten Ausführungsform in bezug darauf unterscheidet, daß jeweils Inverter IV51 bis IV5n in den Gateverdrahtungen der Transistoren Q51 bis Q5n und jeweils Inverter IV61 bis IV6n in den Gateverdrahtungen der Transistoren Q61 bis Q6n eingefügt sind, um die ersten und zweiten Logikschaltungen in AND-Schaltungen umzuwandeln. Somit geben im nicht ausgewählten Zustand die Datenverstärker DA1a bis DAna die ersten und zweiten Daten D1, D1 bis Dn, Dn mit hohem Pegel aus, die über den Lesebus RB1 dem Datenausgabe-Zwischenspeicher 2 zugeführt werden. Die verbleibende Bauweise ist dieselbe wie jene der ersten Ausführungsform und wird somit hier nicht beschrieben.
• Im Vergleich mit der ersten Ausführungsforrn hat die zweite Ausführungsform den zusätzlichen Effekt, daß aufgrund der geringeren Belastung der Datenverstärker DA1a bis DAna, die durch das zusätzliche Vorsehen der Inverter IV51 bis IV5n und IV61 bis IV6n resultiert, die Betriebsgeschwindigkeit der Datenverstärker DA1a bis DAna höher wird.
• Fig. 6 ist ein Schaltdiagramm der dritten erfindungsgemäßen Ausführungsform, die anstelle der ersten und zweiten Logikschaltungen 5 und 6 der ersten Ausführungsformen die ersten und zweiten Logikschaltungen 5b, 6b vom dynamischen Typ enthält, um die Ergebnisse der logischen Verarbeitung synchron mit dem Zeitsteuerungssignal φ1 auszugeben. Die logischen schaltungen 5b, 6b der dritten Ausführungsform unterscheiden sich von den logischen Schaltungen 5, 6 dahingehend, daß das Zeitsteuerungssignal φ1 an die Gate-Anschlüsse der MCS-Transistoren Q50, Q60 vom p-Kanaltyp angelegt wird und daß ein MOS-Transistor Q1 vom n-Kanaltyp, dessen Gate-Anschluß das Zeitsteuerungssignal φ1 empfängt, zwischen den gemeinsamen Source-Anschluß der Transistoren Q51 bis Q5n und Q61 bis Q6n und einer Massespannungleitung eingefügt ist.
• Bei den Logikschaltungen 5a, 6b schaltet in Abhängigkeit vom niedrigen Pegel des Zeitsteuerungssignals φ1 der Transistor Ql AUS, die Transistoren Q50, Q60 schalten AN, und die Lesebusse RB1, RB2 werden vorgeladen. Andererseits wird in Abhängigkeit vom hohen Pegel des Zeitsteuerungssignals φ1 der Transistor Q1 AN-geschaltet, die Transistoren Q50, Q60 werden AUS-geschaltet, und die Pegel der Lesebusse RB1, RB2 hängen davon ab, ob die Transistoren Q51 bis Q5n und Q61 bis Q6n jeweils AN- oder AUS-geschaltet sind.
• In den ersten und zweiten oben beschriebenen Ausführungsformen wird, wenn wenigstens einer der Transistoren Q51 bis Q5n, Q61 bis Q6n im AN-Zustand ist, elektrischer Strom ständig von dem Leistungsversorgungsanschluß VD zugeführt. Andererseits tritt bei der dritten Ausführungsform, bei der, wenn das Zeitsteuerungssignal φ1 den niedrigen Pegel hat, nur elektrischer Strom zum Laden der Lesebusse RB1, RB2 auf, wodurch diese Ausführungsform vom Energie-Spar-Typ ist.
• Fig. 7 ist ein Schaltdiagramm der vierten erfindungsgemäßen Ausführungsform, die anstelle der ersten und zweiten Logikschaltungen 5a, 6a der zweiten Ausführungsform die ersten und zweiten Logikschaltungen 5c, 6c vom dynamischen Typ umfaßt, die das Ergebnis der logischen Verarbeitung synchron mit dem Zeitsteuerungssignal φ1 ausgeben. Diese Modifikation ist dieselbe wie bei der dritten Ausführungsform
• Die vierte Ausführungsform hat nicht nur ähnliche Vorteile, sie ist auch vom Energie-Spar-Typ.
• Anstelle der Verwendung der NOR-Schaltung und der AND- Schaltung vorn dynamischen oder nichtdynamischen Typ als erste und zweite Logikschaltungen und der NOR-Schaltung als dritte Logikschaltung in diesen Ausführungsformen können diese Logikschaltungen durch exklusive OR-Schaltungen und gemeinsame Äquivalenz-Detektionsschaltungen verwirklicht sein.

Claims (10)

1. Halbleiterspeicher mit:

einer Anzahl von Speicherzellfeldern (MA1-MAn) und einer Anzahl von Datenverstärkern (DA1-DAn), von denen jeder jeweils den Speicherzelifeldern (MA1-MAn) entspricht und angepaßt ist zum Zuführen von Schreibdaten an das jeweils zugeordnete Speicherzellfeld in einem Schreibbetrieb und zum Ausgeben von Lesedaten von jedem entsprechenden Speicherzellfeld als erste und zweite Daten, die jeweils zueinander komplementäre Pegel aufweisen, in einem Lesebetrieb, dadurch gek ennzeichnet, daß der Halbleiterspeicher weiterhin aufweist:

einen Schreibbus (WB) der gemeinsam für die Datenverstärker (DA1-DAn) und angepaßt ist, um die Schreibdaten zu übertragen,

einem ersten und einem zweiten Lesebus, (RB1,RB2), die gemeinsam für die Datenverstärker (DA1-DAn) sind,

eine erste Logikschaltung (5) zur Zuführung eines dritten Datums an den ersten Lesebus (RB1), das einen voreingestellten Pegel von einem ersten oder zweiten Pegel aufweist, wenn alle ersten Daten von den Datenverstärkern (DA1-DAn) den ersten Pegel aufweisen, und den anderen des ersten oder zweiten Pegels, wenn irgendeins der ersten Daten von den Verstärkern (DA1-DAn) den zweiten Pegel aufweist,

eine zweite Logikschaltung (6) zur Zuführung eines vierten Datums an den zweiten Lesebus (RB2), das einen voreingestellten Pegel des ersten oder des zweiten Pegels aufweist, wenn alle zweiten Daten von den Datenverstärkern (DA1-DAn) den ersten Pegel aufweisen, und den anderen des ersten oder zweiten Pegeis, wenn irgendeins der zweiten Daten von den Verstärkern (DA1-DAn) den zweiten Pegel aufweist, eine dritte Logikschaltung (7) zum Ausgeben eines Testentscheidungssignals (TJ) basierend auf dem dritten und dem vierten Datum auf dem ersten und dem zweiten Lesebus (RB1,RB2) und

eine Datenausgangsschaltung (2) zum Übertragen, in Abhängigkeit von dem Testentscheidungssignal (TJ), zumindest eins der dritten und vierten Daten von dem ersten und zweiten Lesebus (RB1,RB2) an einen Datenausgangsanschluß (TM2).

2. Halbleiterspeicher nach Anspruch 1, wobei die erste Logikschaltung (5) eine Anzahl von ersten Transistoren (Q51- Q5n) aufweist, wobei jeder angrenzend an den jeweilig zugeordneten Datenverstärker (DA1-DAn) angeordnet ist, wobei dem Gate jeweils das erste Datum von dem entsprechenden zugeordneten Datenverstärker zugeführt wird und das Drain jeweils gemeinsam mit dem ersten Lesebus (RB1) verbunden ist, und wobei die zweite Logikschaltung (6) eine Anzahl von zweiten Transistoren (Q61-Q6n) aufweist, von denen jeder angrenzend an den entsprechend zugeordneten Datenverstärker (DA1-DAn) angeordnet ist, dem Gate eines jeden das zweite Datum von dem entsprechend zugeordneten Datenverstärker zugeführt wird und das Drain eines jeden gemeinsam mit dem zweiten Lesebus (RB2) verbunden ist.

3. Halbleiterspeicher nach Anspruch 2, wobei die jeweiligen Pegel des ersten und des zweiten Datums von jedem Datenverstärker eingestellt sind, um die jeweiligen entsprechenden ersten und zweiten Transistoren (Q51-Q5n, Q61-Q6n) auszuschalten, wenn der Datenverstärker (DA1-DAn) im Nichtauswahlzustand ist.

4. Halbleiterspeicher nach Anspruch 1, wobei jede der ersten und zweiten Logikschaltungen (5,6) aus einer NOR- Schaltung besteht.

5. Halbleiterspeicher nach Anspruch 1, wobei jede der ersten und zweiten Logikschaltungen (5,6) aus einer AND- Schaltung besteht.

6. Halbleiterspeicher nach Anspruch 1, wobei jede der ersten und zweiten Logikschaltungen (5,6) aus einer dynamischen NCR-schaltung besteht, die logische Verarbeitungsresultate synchron zu einem Zeitsteuersignal (φ1) ausgibt.

7. Halbleiterspeicher nach Anspruch 1, wobei jede der ersten und zweiten Logikschaltungen (5,6) aus einer dynamischen AND-Schaltung besteht, die ein logisches Verarbeitungsresultat synchron zu einem Zeitsteuersignal (φ1) ausgibt.

8. Halbleiterspeicher nach Anspruch 1, wobei die dritte Logikschaltung (7) aus einer NCR-Schaltung besteht, der die Daten von dem ersten und dem zweiten Lesebus (RB1,RB2) und ein Testmodus-Freigabesignal (TE) eingegeben werden.

9. Halbleiterspeicher nach Anspruch 1, wobei die erste Logikschaltung (5) aufweist

eine Anzahl von ersten Transistoren (Q51-Q5n) eines Leitfähigkeitstyps, wobei jeder angrenzend an den jeweils entsprechenden Datenverstärker (DA1-DAn) angeordnet ist, wobei dem Gate jeweils die ersten Daten von dem entsprechenden Datenverstärker zugeführt werden, wobei das Drain eines jeden gemeinsam mit dem ersten Lesebus (RB1) verbunden ist und die Sources jeweils verbunden sind,

einen zweiten Transistor (Q1) eines Leitfähigkeitstyps, dessen Source mit einer Massenpotentialleitung verbunden ist, dessen Drain mit den jeweiligen Sources der ersten Transistoren (Q51-Q5n) verbunden sind und dessen Gate ein Zeitsteuersignal (φ1) zugeführt wird, und

einen dritten Transistor (Q50) des entgegengesetzten Leitfähigkeitstyps, dessen Source mit einem Versorgungsanschluß verbunden ist, dessen Drain mit dem ersten Lesebus (RB1) verbunden ist und dessen Gate ein Zeitsteuersignal (φ1) zugeführt wird, und

wobei die zweite Logikschaltung (6) aufweist

eine Anzahl von vierten Transistoren (Q61-Q6n) eines Leitfähigkeitstyps&sub1; von denen jeder angrenzend an den jeweilig entsprechenden Datenverstärker (DA1-DAn) angeordnet ist, wobei dem Gate jeweils die zweiten Daten von dem jeweilig entsprechenden Datenverstärker zugeführt werden, wobei das Drain jeweils gemeinsam mit dem zweiten Lesebus (RB2) verbunden ist und wobei die Sources miteinander verbunden sind, und

einen fünften Transistor (Q60) des entgegengesetzten Leitfähigkeitstyps, dessen Source mit einem Versorgungsanschluß verbunden ist, dessen Drain mit dem zweiten Lesebus (RB2) verbunden ist und dessen Gate das Zeitsteuersignal (φ1) zugeführt wird.

10. Halbleiterspeicher nach Anspruch 1, wobei die erste Logikschaltung (5) aufweist

eine Anzahl erster Inverter (IV51-IV5n), jeweils zum Invertieren der ersten Daten von dem jeweilig entsprechenden Datenverstärker (DA1-DAn),

eine Anzahl von ersten Transistoren (Q51-Q5n) eines Leitfähigkeitstyps, von denen jeder angrenzend an den jeweils entsprechenden Datenverstärker (DA1-DAn) angeordnet ist, wobei dem Gate jeweils die ersten Daten von jedem Datenverstärker über den jeweils entsprechenden ersten Inverter (IV51-IV5n) zugeführt werden, wobei das Drain jeweils gemeinsam mit dem ersten Lesebus (RB1) verbunden ist und die Sources miteinander verbunden sind,

einen zweiten Transistor (Q1) eines Leitfähigkeitstyps, dessen Source mit einer Massepotentialleitung verbunden ist, dessen Drain mit den entsprechenden Sources der ersten Transistoren (Q51-Q5n) verbunden ist und dessen Gate ein Zeitsteuersignal (φ1) zugeführt wird, und

einen dritten Transistor (Q50) des entgegengesetzten Leitfähigkeitstyps, dessen Source mit einem Versorgungsanschluß verbunden ist, dessen Drain mit dem ersten Lesebus (RB1) verbunden ist und dessen Gate das Zeitsteuersignal (φ1) zugeführt wird, und

wobei die zweite Logikschaltung (6) aufweist eine Anzahl von zweiten Invertern (IV61-IV6n), jeweils zum Invertieren der zweiten Daten von dem jeweils entsprechenden Datenverstärker (DA1-DAn),

eine Anzahl von vierten Transistoren (Q61-Q6n) eines Leitfähigkeitstyps, wobei jeder angrenzend an den jeweiligen Datenverstärker (DA1-DAn) angeordnet ist, wobei dem Gate jeweils das entsprechende zweite Datum von dem Datenverstärker über den jeweils entsprechenden Inverter (IV61- IV6n) zugeführt wird, wobei das Drain jeweils gemeinsam mit dem zweiten Datenbus (RB2) verbunden ist und die Sources jeweils verbunden sind, und

einen fünften Transistor (Q60) des entgegengesetzten Leitfähigkeitstyps, dessen Source mit einem Versorgungsanschluß verbunden ist, dessen Drain mit dem zweiten Lesebus (RB2) verbunden ist und dessen Gate das Zeitsteuersignal (φ1) zugeführt wird.