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KR910014955A - 테스트 회로 내장 반도체 메모리 - Google Patents

테스트 회로 내장 반도체 메모리 Download PDF

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KR910014955A
KR910014955A KR1019910001609A KR910001609A KR910014955A KR 910014955 A KR910014955 A KR 910014955A KR 1019910001609 A KR1019910001609 A KR 1019910001609A KR 910001609 A KR910001609 A KR 910001609A KR 910014955 A KR910014955 A KR 910014955A
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음

Description

테스트 회로 내장 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 도시하는 회로도, 제4도는 본 발명의 제2실시예를 도시하는 회로도, 제5도는 본 발명의 제3실시예를 도시하는 회로도.

Claims (12)

  1. 최소한 4개의 메모리 셀 어레이의 각각에 대응해서 설치되고, 기입동작시에는 기입용의 데이타를 대응하는 상기 메모리 셀 어레이로 공급하여, 독출동작시에는 대응하는 상기 메모리 셀 어레이에서 서로 상보의 레벨을 갖는 제1 및 제2데이타를 출력하는 합계에서 최소한 4개의 데이터 증폭기와, 상기 데이타 증폭기에 대해 공통으로 설치되어 상기 가입용의 데이타를 전달하는 기입버스와, 상기 데이터 증폭기에 대해 공통으로 설치된 제1 및 제2독출 버스와, 상기 데이타 증폭기로부터의 제1데이터가 모두 제1레벨인때 만이 제1및 제2레벨중의 미리 설정된 편의 레벨로 되어 그 이외인때는 다른편의 레벨로 되는 데이타를 상기 제1독출버스로 공급하는 제1논리회로와, 상기 데이타 증폭기로부터의 제2데이타가 모두 제1레벨인때 만이 상기 제1및 제2레벨중의 미리 설정된 편의 레벨로 되어 그 이이인때는 다른편의 레벨로 되는 데이타를 상기 제2독출버스로 공급하는 제2논리회로와, 상기 제1및 제2독출버스의 데이타에 의해 테스트 결과 판정신호를 출력하는 제3논리회로와, 상기 데스틀 결과 판정신호에 응답해서 상기 제1및 제2독출버스로 부터의 데이타 중의 최소한 한편을 데이타 출력단자로 전달하는 데이타 출력회로를 갖는 것을 특징으로 하는 테스터 회로 내장 반도체 메모리.
  2. 제1항에 있어서, 상기 제1논리 회로는, 대응하는 데이타 증폭기에 근접해서 설치된 복수개의 제1트랜지스터를 갖이고, 상기 제1트랜지스터의 게이트에 상기 각 데이터 증폭기로부터의 제1데이타가 각각 대응해서 공급되어, 드레인이 함께 상기 제1독출하여 버스에 접속되어, 상기 제2논리회로가, 대응하는 데이타 증폭기에 근접해서 설치된 복수개의 제2의 트랜지스터를 갖이고, 상기 제2트랜지스터의 게이트에 상기 각 데이타 증폭기로부터의 제2데이타가 각 대응해서 공급되어, 드레인이 함께 상기 제2독출버스에 접속되어 있는 테스트 회로 내장 반도체 메모리.
  3. 제2항에 있어서, 상기 데이타 증폭기가 비선택 상태일때는, 상기 제1및 제2트랜지스터를 오프상태로 하도록 상기 제1및 제2데이타의 레벨이 설정된 테스트회로 내장 반도체 메모리.
  4. 제1항에 있어서, 상기 제1 및 제2논리회로가 각각 NOR 회로로 구성된 테스트 회로 반도체 메모리.
  5. 제1항에 있어서, 상기 제1 및 제2논리회로가 각각 AND 회로로 구성된 테스트 회로 반도체 메모리.
  6. 제1항에 있어서, 상기 제1 및 제2논리회로가 각각, 타이밍 신호에 동기해서 논리 처리결과를 츨력하는 다이나믹형의 NOR 회로로 구성된 테스트 회로 내장 반도체 메모리.
  7. 제1항에 있어서, 상기 제1 및 제2논리회로가 각각, 타이밍 신호에 동기해서 논리처리 결과를 출력하는 다이나믹형의 AND회로로 구성된 테스트 회로 내장 반도체 메모리.
  8. 제1항에 있어서, 상기 제3논리회로가, 제1및 제2독출하여 버스로부터의 데이타의 테스트모드·인에블신호를 입력하는 NOR회로로 구성된 테스트 회로 내장 반도체 메모리.
  9. 제1항에 있어서, 상기 제1논리회로가, 게이트에 각 데이타 증폭기로부터의 상기 제1데이타를 각각 대응해서 입력하여 드레인을 함께 제1독출버스에 접속하여 소스를 공통 접속해서 대응하는 상기 데이타 증폭기에 근접해서 설치된 한 도전형의 복수의 제1트랜지스터와, 소스를 접지 전위점에 접속하여 드레인을 상기 각 제1트랜지스터의 각각의 소스에 접속하여서 게이트에 타이밍신호를 입력하는 한 도전형의 제2트랜지스터와, 소스를 전원 공급단자에 접속하여 드레인을 상기 제1독출버스에 접속하여 게이트에 상기 타이밍 신호를 입력하는 역도전형의 제3트랜지스터를 포함해서 구성되어, 상기 제2논리회로가, 게이트레 각 데이타 증폭기로부터의 상기 제2데이타를 각각 대응해서 입력하여 드레인을 함깨 상기 제2독출버스에 접속하여 소스를 공통접속해서 대응하는 상기 데이타 증폭기에 근접해서 설치된 한 도전형의 복수의 제4트랜지스터와, 소스를 상기 전원 공급단자에 접속하여 드레인을 상기 제2독출버스에 접속하여 게이트에 상기 타이밍신호를 입력하는 역도전형의 제5트랜지터를 포함해서 구성된 테스트 회로 내장 반도체 메로리.
  10. 제1항에 있어서, 상기 제1논리회로가, 각 데이타 증폭기로부터의 제1데이타를 각각 대응해서 반전하는 복수의 제1데이타를 각각 대응해서 발전하는 복수의 제1인버터와, 게이트에 상기 데이타 증폭기로부터의 상기 제1데이타를 각각 대응하는 상기 제1인버터를 개재해서 입력하여 드레인을 함께 상기 제1독출버스에 접속하여 근접헤서 설치된 한 도전형의 복수의 제1트랜지스터와, 소스를 접지 전위점에 접속하여 드레인을 상기 제1트랜지스터의 각각의 소스에 접속하여 게이트 타이밍 신호를 입력하는 한 도전형의 제2트랜지스터와, 소스를 전원 공급단자에 접속하여 드레인을 상기 제1독출버스에 접속하여 게이트에 상기 타이밍 신호를 입력하는 역 도전형의 제3트랜지스터를 포함해서 구성되어, 상기 제2논리회로가, 상기 각 데이타 증폭기에서 상기 제2데이타를 각각 대응해서 반전하는 복수의 제2인버터와, 게이트에 상기 각 데이터 증폭기로부터의 상기 제2데이타를 각각 대응하는 상기 제2인버터를 개재해서 입력하여 드레인을 함께 제2독출버스에 접속하여 소스를 공통접속하여 대응하는 상기 데이타 증폭기에 근접해 설치된 한 도전형의 복수의 제4트랜지스터와, 소스를 전원 공급 단자에 접속하여 드레인을 상기 제2독출버스에 접속하여 게이트에 상기 타이밍 신호를 입력하는 역도전형의 제5트랜지스터를 포함해서 구성된 테스트 회로 내장 반도체 메모리.
  11. 복수의 메모리 셀 어레이와, 이들 메모리 셀 어레이와 각각 대응해서 설치된 선택상태일때, 기입 동작시에는 전달되 가입용의 데이타를 대응하는 상기 메모리 셀 어레이로 공급하여 독출동작시에는 대응하는 상기 메모리셀 어레이로부터의 데이타를 증폭하여 서로 상보의 레벨을 갖는 제1및 제2데이타를 출력하여, 비선택 상태인때 상기 제1및 제2데이타를 함께 미리 설정된 레벨로 하는 복수의 데이타 증폭기와, 이들 각 데이타 증폭기로 공통의 상기 기입용의 데이타를 전달하는 기입버스와, 상기 복수의 데이타 증폭기의 배열방향과 병행해서 설치된 제1 및 제2독출버스와, 게이트에 상기 데이타 증폭기로부터의 제1데이타를 각각 대응하여 입력하여 드레인을 함께 상기 제1독출버스에 접속해서 대응하는 상기 데이타 증폭기에 근접해서 설치된 복수의 제1트랜지스터를 구비해. 상기 각 데이타 증폭기로부터의 제1데이타가 모두 제1레벨인때만이 제1 및 제2레벨중으로 미리 설정된 편의 레벨로되어 그 이외인 때는 다른편의 레벨로 되는 데이타를 상기 제1독출버스로 공급하는 제1논리회로와, 게이트에 상기 데이타 증폭기로 부터의 제2데이타를 각각 대응해서 입력하여 드레인을 함께 상기 제2독출버스에 접속하여 대응하는 상기 데이타 증폭기에 근접해서 설치된 복수의 제2트랜지스터를 구비하여, 상기 각 데이타 증폭기로부터의 제2데이타가 모두 제1레벨인 때만이 상기 제1 및 제2레벨중의 미리 선정된 편의 레벨로 되어 그 이외인 때는 다른편의 레벨로 되는 데이타를 상기 제2독출버스로 공급하는 제2논리회로와, 테스트모드·인에비르신호가 인액티브 레벨인때는 액티브 레벨로 되어, 액티브 레벨인때는 상기 제1및 제2독출버스로부터의 데이타 중의 한편이 상기 제1및 제2레벨중의 미리 설정된 편의 레벨이면 액티브 레벨. 다른 편의 레벨이면 인액티브 레벨로 되는 테스트 결과 판정신호를 출력하는 제3논리회로와, 상기 테스트 결과 판정신호가 액티브 레벨인때 상기 제1및 제2독출버스로부터의 데이타 중의 한편을 데이타 출력 단자로 전달하여, 인액티브 레벨인때는 상기 데이타 출력 단자로의 데이타의 전달을 정지하는 데이타·아웃·버퍼회로와, 상기 테스트모드·인에이블호가 액티브 체벨인 때는 상기 복수의 데이타 증폭기를 모드 선택상태로 하여, 인액티브 레벨인때는 메모리 셀 어레이 선택신호에 의해 상기 복수의 데이타 증폭기 중의 하나를 선택 상태로 하는 데이타 증폭기 선택회로를 갖는 것을 특징으로 하는 테스트 회로 내장 반도체 메모리.
  12. 제11항에 있어서, 상기 데이타 증폭기가, 비선택 상태인때는, 상기 제1및 제2트랜지스터를 오프상태로 하도록 상기 제1 및 제2데이타의 레벨 설정이 설정된 회로 구성된 테스트 회로 내장 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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