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KR880001110A - 저잡음 고출력 버퍼회로 - Google Patents

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KR880001110A
KR880001110A KR1019870006281A KR870006281A KR880001110A KR 880001110 A KR880001110 A KR 880001110A KR 1019870006281 A KR1019870006281 A KR 1019870006281A KR 870006281 A KR870006281 A KR 870006281A KR 880001110 A KR880001110 A KR 880001110A
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Abstract

내용 없음

Description

저잡음 고출력 버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 출력 CMOS 회로의 두 게이트 회로에서 시상수 회로를 포함하고 있는 본발명에 따른 첫번째 실시예의 회로도. 제2도는 제1도의 회로의 각각의 점에서 시간에 따른 전압변화를 나타낸 도. 제2(A)도는 입력전압이 하이상태 H에서 로우상태 L로 풀-다운 되어질 때, 전압 변화를 나타낸 도. 제2(B)도는 입력전압이 로우상태 L에서 하이상태 H로 풀-업 되어질 때, 전압변화를 나타낸 도. 제3도는 제2도의 타이밍에 따른 출력 FETs에서의 전류변화 및 그의 대한 미분를 나타낸 도. 제3(A)도는 종래의 회로와 비교하여 출력 FET에서의 전류변화를 나타낸 도. 제3(B)도는 종래의 출력 FETS에서의 전류의 미분과 비교하여 잡음이 어느정도 감소되었는지를 나타낸는 도.

Claims (15)

  1. 상보 금속산화 반도체(CMOS)형 출력 버퍼회로에 있어서, 입력신호를 받는 입력단자. 첫번째 전압을 공급하는 첫번째 전압원, 두번째 전압을 공급하는 두번째 전압원, 게이트를 갖는 p 채널출력계효과 트랜지스터(FET), 게이트를 가지고, 상기 p 채널 출력 FET와 함께 상기 첫번째 전압원과 사기 두번째 전압원과의 사이에서 서로 직렬연결되는 n 채널출력 상기 FET 입력신호에 대하여 P 및 n 채널출력 FET의 게이트들 중의 한 게이트에서 나타나는 신호전압의 상승 및 강하를 느리게 하기 위하여 상기 입력단자와 상기 p및 n 채널출력 FET의 게이트들중, 한 게이트와의 사이에서 연결되어 있는 첫번째 시상수 회로, 여기에서 상기 p 및 n 채널출력 FETs의 게이트들 중에서 다른 한 게이트가 상기 입력단자에 연결되어지는 것을 포함하는 상보 금속산화반도체(CMOS)형 버퍼회로.
  2. 청구범위 제1항에 있어서, 상기 입력단자와 상기 p 및 n 채널출력 FET의 게이트들 중에서 다른 한 게이트와의 사이에서 여결되어 있는 두번째 시상수 회로를 더 포함하는 CMOS 출력버퍼회로.
  3. 청구범위 제1항에 있어서, 상기 첫번째 시상수 회로가 상기 입력단자와 상기 P 채널출력 FET의 게이트와의 사이에서 연결되어지는 CMOS 출력버퍼회로.
  4. 청구범위 제1항에 있어서, 상기 첫번째 시상수 회로가 상기 입력단자와 상기 n 채널출력 FET의 게이트와의 사이에서 연결되어지는 CMOS 출력 버퍼회로.
  5. 청구범위 제3항에 있어서, 상기 첫번째 시상수 회로가 상기 p 채널출력 FET를 구동하는 구동회로 및 상기 구동회로와 첫번째 및 두번째 전압원중, 하나와의 사이에서 직렬로 연결된 저항을 포함하는 CMOS 출력버퍼회로.
  6. 청구범위 제3항에 있어서, 상기 첫번째 시상수 회로가 상기 p 채널출력 FET를 구동하는 구동회로와 상기 구동회로와 두번째 전압원과의 사이에서 직렬로 연결된 저항을 포함하는 CMOS 출력버퍼회로.
  7. 청구범위 제4항에 있어서, 상기 첫번째 시상수 회로가 상시 N채널출력 FET를 구동하는 구동회로 및 상기 구동회로와 첫번째 전압원과의 사이에서 직렬로 연결된 저항을 포함하는 CMOS 출력버퍼회로.
  8. 청구범위 제2항에 있어서, 상기 첫번째 시상수 회로는 상기 p 채널출력 FET의 게이트에 연결되어 있고, 상기 p 채널출력 FET를 구동하는 구동회로 및 상기 구동회로와 두번째 전압원과의 사이에서 직렬로 연결된 저항을 포함하며, 상기 두번째 시상수 회로가 상기 n 채널출력 FET의 게이트에 연결되어 있고, 상기 구동회로와 첫번째 전압원과의 사이에서 직렬로 연결된 저항을 포함하는 CMOS 출력버퍼회로.
  9. 청구범위 제2항에 있어서, 상기 첫번째 시상수 회로가 상기 p채널출력 FET의 게이트에 연결되어 있고, 상기 p 채널출력 FET를 구동하는 구동회로 및 상기 구동회로와 두번째 전압원과의 사이에서 직렬로 연결된 n 채널 FET를 포함하며, 상기 n 채널 FET의 게이트가 첫번째 전압원에 연결되어 있고, 상기 두번째 시상수 회로가 상기 n 채널출력 FET의 게이트에 연결되어 있고, 상기 n 채널출력 FET를 구동하는 구동회로 및 상기 구동회로와 첫번째 전압원과의 사이에서 직렬로 연결된 p 채널 FET를 포함하며, 상기 p 채널 FET의 게이트가 두번째 전압원에 연결되어 있는 CMOS 출력버퍼회로.
  10. 청구범위 제5항, 6항, 7항, 8항 또는 9항에 있어서, 상기 구동회로가 서로 직렬로 연결된 p 채널 FET 및 n 채널 FET로 구성되어 있는 인버터인 CMOS 출력버퍼회로.
  11. 청구범위 제10항에 있어서, 상기 p 및 n 채널출력 FET는 인버터에서 p 및 n 채널 FET의 내부 저항보다 더 낮은 내부 저항을 갖는 CMOS 출력버퍼회로.
  12. 상보 금속산화반도체(CMOS)형 출력버퍼회로에 있어서(제1도), 제어신호들을 받는 입력단자(1), 출력신호들을 공급하는 출력단자(10), 첫번째 전압을 공급하는 첫번째 전압원, 저 내부저항을 가지고, 소오스가 상기 첫번째 전압원에 연결되어 있는 p 채널출력계효과 트랜지스터(FET)(71), 저내부저항을 가지고, 드레인이 p 채널출력 FET(71)의 드레인 및 출력단자(10)에 연결되어 있고, 소오스가 두번째 전압원에 연결되어 있는 n 채널출력 FET(72), 상기 p 채널출력 FET(71) 및 n 채널출력 FET(72)의 게이트에 각각 연결된 시상후회로들(61,62), 여기에서 상기 P 채널출력 FET(71)의 게이트를 구동하기 위하여 직렬 연결된 p 채널 FET(511) 및 n 채널 FET(512)으로 구성되어 있는 인버터회로(51)와 상기 n 채널 FET(512)의 두번째 전압원과의 사이에서 연결된 저항(R1)을 포함하는 상기 p 채널출력 FET의 게이트에 연결되어 있는 상기 시상수 회로(61), 상기 n 채널출력 FET(72)를 구동하기 위하여 직렬 연결된 p 채널 FET(521) 및 n 채널 FET(522)로 구성되어 있는 인버터회로(52)와 상기 P 채널 FET(521)와 첫번째 전압원과의 사이에서 연결된 저항(R2)을 포함하는 상기 n 채널출력 FET(71)의 게이트에 연결되어 있는 상기 시상수 회로(62), 상기 상기 p 채널 FET(511, 521) 및 n 채널 FET(5|12, 522)의 게이트들은 상기 입력단자(1)에 공통으로 연결되어 있는 것을 포함하는 상보 CMOS형 출력버퍼회로.
  13. 상보 금속산화반도체(CMOS)형 출력버퍼회로에 있어서(제5도), 제어신호들을 받는 입력단자(1), 출력신호들을 공급하는 출력단자(10), 첫번째 전압을 공급하는 첫번째 전압원, 두번째 전압을 공급하는 두번째 전압원, 저내부저항을 가지고, 게이트와 소오스가 상기 입력단자와 상기 첫번째 전압원에 각각 연결되어져 있는 채널출력계효과 트랜지스터(FET)(71), 저내부저항을 가지고, 드레인이 상기 p 채널출력 FET(71)의 드레인 및 상기 출력단자(10)에 연결되어 있고, 소오스가 두번째 전압원에 연결되어 있는 n 채널출력 FET(72), 상기 n 채널출력 FET(72)의 게이트에 연결되어 있고, n 채널출력 FET(72)의 게이트를 구동하기 위하여 직렬연결된 p 채널 FET(52) 및 n 채널 FET(522)로 구성되어 있는 인버터와 상기 p 채널 FET(521)의 소오스와 첫번째 전압원과의 사이에서 연결된 저항(R2)을 포함하는 시상수 회로(62), 상기 입력단자(1)에 연결되어 있는 두번째 인버터(2´)와 상기 인버터 회로(52)의 상기 p 채널 FET(521) 및 n 채널 FET(522)의 게이트들에 공통으로 연결되어 있는 출력단자를 포함하는 상보 금속산화반도체(CMOS)형 출력버퍼회로.
  14. 상보 금속산화반도체(CMOS)형 버퍼회로에 있어서(제6도), 제어신호들을 받는 입력단자(1), 출력신호들을 공급하는 출력단자(10), 첫번째 전압을 공급하는 첫번째 전압원, 두번째 전압을 공급하는 두번째 전압원, 저내부 저항을 가지고, 소오스가 상기 첫번째 전압원에 연결되어 있는 p 채널출력계효과 트랜지스터(FET)(71), 저내부 저항을 가지고, 드레인이 상기 p 채널 출력 FET(71)의 드레인 및 상기 출력단자(10)에 연결되어 있고, 소오스가 두번째 전압원에 연결되어 있는 n 채널출력 FET(72), 상기 n 채널출력 FET(71)의 게이트에 연결되어 있고, 상기 n 채널출력 FET(71)의 게이트를 구동하기 위하여 직렬연결된 p 채널 FET(511) 및 n 채널 FET(512)로 구성되어 있는 인버터회로(51)와 인버터회로(51)의 상기 n 채널 FET(512)소오스와 두번째 전압원과의 사이에서 연결된 저항(R1)을 포함하는 시상수 회로, 상기 입력단자(1)에 연결되어 있는 입력단자의 두번째 인버터(2´)와 상기 인버터회로(51)의 p 채널 FET(511) 및 n 채널 FET(512)에 공통으로 연결되어있는 출력단자를 포함하는 상보 금속산화반도체(CMOS)형 출력버퍼회로.
  15. 청구범위 제12, 13 또는 14항에 있어서, 상기 저항들(R1, R2)이 각각 n 채널 FET(Q1) 및 p 채널 FET(Q2)의 내부 저항으로 구성되어 있고, n 채널 FET(Q1) 및 P 채널 FET(Q2)의 게이트가 각각 상기 첫번째 전압원 또는 상기 두번째 전압원 중에 하나에 연결되는 있는 COMS 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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