JPS5838032A - Ｃ―ｍｏｓインバータ駆動用バッファ回路 - Google Patents
Ｃ―ｍｏｓインバータ駆動用バッファ回路Info
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- 206010011224 Cough Diseases 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 101150110971 CIN7 gene Proteins 0.000 abstract description 3
- 101150110298 INV1 gene Proteins 0.000 abstract description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract description 3
- 101150113941 trt1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000001052 transient effect Effects 0.000 description 8
- 230000015654 memory Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- 241000270666 Testudines Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｃ −ＭＯ８インバータ駆動用バッファ回路に
係シ、特に入力状態の反転時にＣ−ＭＯ’８インバータ
を構成するトランジスタが同時に導通することを防止し
たバッファ回路に関する。
係シ、特に入力状態の反転時にＣ−ＭＯ’８インバータ
を構成するトランジスタが同時に導通することを防止し
たバッファ回路に関する。
Ｃ−Ｍｏ８インバータ（相補的金属酸化膜半導体インバ
ータ）はｐチャネルＭＯＳトランジスタ（以下ｐ −Ｍ
ｏ８ ）ツンジスタと称する）とｎチャネルＭｏ８）ラ
ンジスタ（以下ｎ −Ｍｏ８ ）ランゾスタと称する）
を直列接続して構成されてお夛、原理萄にはｐ −Ｍｏ
８ ）ランゾスタが導通（オン）のときＫは、必ずｎ
−ＭＯＢ ） ２ンゾスタは非導通（オフ）、逆Ｋ ｐ
−Ｍｏ８ ）ランゾスタが非導通のときはｎ −Ｍ０
８トランジスタは導通となっておシ、両者が同時に導通
することはないので、このインバータ回路を常時流れて
いる電流はない。従って通常は、とのＣ−Ｍｏ８インバ
ータでは、ｐ−Ｍｏ８ｌｎ−Ｍ６８両トランジスタが同
時に５Ｎｌ、て流れる電流に依る電源電圧の変動はあシ
得ない。しかしながら、このＣ−ＭＯＳインバータの入
力の状態が反転する過渡状態なおいては、両トランゾス
タが同時に導通することがあシ、それにより瞬時にＣ−
ＭＯＳインバータを大電流が流れる。この瞬時大電流に
よって、Ｃ−ＭＯｓインバータが組み込まれている集積
回路内部あるいは電源を共通にした外部回路の電源電圧
が変動し、それによシこれらの内部及び外部回路はノイ
ズを受けることになシ、誤動作する可能性もあるので、
上記過渡状態における瞬時大電流を避ける必要がある。
ータ）はｐチャネルＭＯＳトランジスタ（以下ｐ −Ｍ
ｏ８ ）ツンジスタと称する）とｎチャネルＭｏ８）ラ
ンジスタ（以下ｎ −Ｍｏ８ ）ランゾスタと称する）
を直列接続して構成されてお夛、原理萄にはｐ −Ｍｏ
８ ）ランゾスタが導通（オン）のときＫは、必ずｎ
−ＭＯＢ ） ２ンゾスタは非導通（オフ）、逆Ｋ ｐ
−Ｍｏ８ ）ランゾスタが非導通のときはｎ −Ｍ０
８トランジスタは導通となっておシ、両者が同時に導通
することはないので、このインバータ回路を常時流れて
いる電流はない。従って通常は、とのＣ−Ｍｏ８インバ
ータでは、ｐ−Ｍｏ８ｌｎ−Ｍ６８両トランジスタが同
時に５Ｎｌ、て流れる電流に依る電源電圧の変動はあシ
得ない。しかしながら、このＣ−ＭＯＳインバータの入
力の状態が反転する過渡状態なおいては、両トランゾス
タが同時に導通することがあシ、それにより瞬時にＣ−
ＭＯＳインバータを大電流が流れる。この瞬時大電流に
よって、Ｃ−ＭＯｓインバータが組み込まれている集積
回路内部あるいは電源を共通にした外部回路の電源電圧
が変動し、それによシこれらの内部及び外部回路はノイ
ズを受けることになシ、誤動作する可能性もあるので、
上記過渡状態における瞬時大電流を避ける必要がある。
特にメモリ等の出力Ｃ−Ｍｏ８インバータでは上記過渡
状態での誤動作を避けることが重要″である。
状態での誤動作を避けることが重要″である。
従来、上記過渡状態における瞬時大電流を避けるために
、Ｃ−ＭＯＳインバータ内のｐ −Ｍｏ８ ）ランゾス
タとｎ −Ｍｏ８ ）ランゾスタをそれぞれ駆動するパ
、７ア回路を構成するトランジスタのｇｍを異ならしめ
、それによ”） 、Ｐ −Ｍｏ８ Ｆランジスｆｉ ト
ｎ −ＭＯＢ ）ランジスタを駆動するタイミングをず
らすようにしていた。しかしながら、これではＣ−Ｍｏ
Ｓインバータ内のトランジスタの駆動タイミングに所望
の遅延を与えるべく、パ、７ア回路内部のトランジスタ
のｇｍを適切に設定する工程は比較的困難である。
、Ｃ−ＭＯＳインバータ内のｐ −Ｍｏ８ ）ランゾス
タとｎ −Ｍｏ８ ）ランゾスタをそれぞれ駆動するパ
、７ア回路を構成するトランジスタのｇｍを異ならしめ
、それによ”） 、Ｐ −Ｍｏ８ Ｆランジスｆｉ ト
ｎ −ＭＯＢ ）ランジスタを駆動するタイミングをず
らすようにしていた。しかしながら、これではＣ−Ｍｏ
Ｓインバータ内のトランジスタの駆動タイミングに所望
の遅延を与えるべく、パ、７ア回路内部のトランジスタ
のｇｍを適切に設定する工程は比較的困難である。
本発明の目的は、前述の従来技術Ｋかんがみ、ｃ −Ｍ
ｏ８インバータ内のｐ −Ｍｏ８ ）ランジスタおよび
ｎ −Ｍｏ８ ）ランゾスタをそれぞれ駆動するた・め
のインバータを直列接続された少なくとも３つのトラン
ジスタで構成し、該インバータと入力端の間に遅延回路
を設けるという構想に基づき、Ｃ−Ｍｏ８インバータ内
のトランジスタの駆動タイミングに所望の遅延を確実に
与え、それによ、６ｃｍＭＯ８インバータを構成するト
ランジスタが過渡状ｗＩにおいて同時に導通することを
確実に防止することにある。
ｏ８インバータ内のｐ −Ｍｏ８ ）ランジスタおよび
ｎ −Ｍｏ８ ）ランゾスタをそれぞれ駆動するた・め
のインバータを直列接続された少なくとも３つのトラン
ジスタで構成し、該インバータと入力端の間に遅延回路
を設けるという構想に基づき、Ｃ−Ｍｏ８インバータ内
のトランジスタの駆動タイミングに所望の遅延を確実に
与え、それによ、６ｃｍＭＯ８インバータを構成するト
ランジスタが過渡状ｗＩにおいて同時に導通することを
確実に防止することにある。
上述の目的を達成するための、本発明の要旨は、第１Ｏ
ｐチヤネルＭＯ８）ランジスタと第１のｎチャネルＭｏ
８）ランゾスタからなるＣ−Ｍｏ８インノ々−タを駆動
するバッファ回路であって、第１のｐチャネルＭＯＳト
ランジスタを駆動するために直列接続された少なくとも
３つのトランジスタを具備する第１０イ／パータ、第１
の亀チャネルＭＯ８）ツンジスタを駆動するために直列
接続された少なくとも３つのトランジスタを具備する第
２のインバータ、および第１および第２のインバータと
バッファ回路の入力端との間に接続された遅延回路を具
備し、入力端の電圧状態の反転時に第１のｐチャネルＭ
Ｏ８）ランノスタおよび第１のｎチャネルＭｏ８ トラ
ンジスタが同時に導通しないように遅延回路の遅延定数
を設定したことを特徴とするＣ−ＭＯ８インバータ駆動
駆動用バラフッにおる。゛・以下、本発明の実施例を添
附の図面に基づ−て従来例と対比しながら説明する。
ｐチヤネルＭＯ８）ランジスタと第１のｎチャネルＭｏ
８）ランゾスタからなるＣ−Ｍｏ８インノ々−タを駆動
するバッファ回路であって、第１のｐチャネルＭＯＳト
ランジスタを駆動するために直列接続された少なくとも
３つのトランジスタを具備する第１０イ／パータ、第１
の亀チャネルＭＯ８）ツンジスタを駆動するために直列
接続された少なくとも３つのトランジスタを具備する第
２のインバータ、および第１および第２のインバータと
バッファ回路の入力端との間に接続された遅延回路を具
備し、入力端の電圧状態の反転時に第１のｐチャネルＭ
Ｏ８）ランノスタおよび第１のｎチャネルＭｏ８ トラ
ンジスタが同時に導通しないように遅延回路の遅延定数
を設定したことを特徴とするＣ−ＭＯ８インバータ駆動
駆動用バラフッにおる。゛・以下、本発明の実施例を添
附の図面に基づ−て従来例と対比しながら説明する。
第１図は従来のＣ−ＭＯＳインバータ駆動用バッファ回
路の１例を示す回路図である。図において、ｌはＣ−Ｍ
ｏ８インバータ、２はＣ−ＭＯ８インバータ駆動用／？
ッファ回路、３はバッファ回路２の入力端、４は０−Ｍ
ｏ８インバータｌの出力端、そしてＳムはセンスアンプ
を示している。Ｃ−ＭＯＳインバータは第１のｐ−Ｍｏ
８ ）ランジスタＱ１と第１ｏｎ−Ｍｏ８）ランジスタ
Ｔ１を電源線ｖｃｅと接地間に直列接続して構成されて
いるっバッファ回路２は第１のｐ−Ｍｏ８ ）ランゾス
タＱ１を駆動するための第１のインバータ■■１と、第
１のｎ−Ｍｏ８）２ンノスタＴ１を駆動するための第２
のインバータＩＮＶ績からなって−る。第１のインバー
タＩＮ〜′！は第２のｐ −Ｍｏ８ ）ランジスタＱｓ
と第２０ｎ −ＭＯＳ ）ランゾスタＴ、を電源線ｖ、
！。と接地間に直列接続して構成されている。
路の１例を示す回路図である。図において、ｌはＣ−Ｍ
ｏ８インバータ、２はＣ−ＭＯ８インバータ駆動用／？
ッファ回路、３はバッファ回路２の入力端、４は０−Ｍ
ｏ８インバータｌの出力端、そしてＳムはセンスアンプ
を示している。Ｃ−ＭＯＳインバータは第１のｐ−Ｍｏ
８ ）ランジスタＱ１と第１ｏｎ−Ｍｏ８）ランジスタ
Ｔ１を電源線ｖｃｅと接地間に直列接続して構成されて
いるっバッファ回路２は第１のｐ−Ｍｏ８ ）ランゾス
タＱ１を駆動するための第１のインバータ■■１と、第
１のｎ−Ｍｏ８）２ンノスタＴ１を駆動するための第２
のインバータＩＮＶ績からなって−る。第１のインバー
タＩＮ〜′！は第２のｐ −Ｍｏ８ ）ランジスタＱｓ
と第２０ｎ −ＭＯＳ ）ランゾスタＴ、を電源線ｖ、
！。と接地間に直列接続して構成されている。
第２のインバー１１犯〜も同様に第３のｐ−ＭＯＳトラ
ンゾスタＱｓ と第３のｎ −ＭＯＳ ）ランゾスタＴ
、を電源線ｖ６．！と接地間に直列接続して構成されて
いる。Δツ７ア回路２内の各トランジスタのｒ−）は入
力端３に共通接続されている。入力端３はセンスアング
ＳＡを介して図示しないメモリ・セル・プレイ等に接続
されている。トランジスタＱ雪とＴＩとの接続点はＣ−
ＭＯＳインバータの第１のｐ −ＭＯＳ ）ランゾスタ
Ｑｔのｒ−トに接続されている。トランジスタＱｓとＴ
ｓ との接続点はｃ −ｙｏｓインバータの第１のｎ
−ＭＯＳ ）ランジスタＴ１のダートに接続されている
。トランジスタＱ１とＴＩ との接続点は出力端４に接
続されている。第２のインバータＩＭ〜の駆動用トラン
ジスタＴ＠（Ｄｇｍは第１のインバータＩＮｖ１の駆動
用トランジスタＴ雪のｇｍよシ大きくしである。
ンゾスタＱｓ と第３のｎ −ＭＯＳ ）ランゾスタＴ
、を電源線ｖ６．！と接地間に直列接続して構成されて
いる。Δツ７ア回路２内の各トランジスタのｒ−）は入
力端３に共通接続されている。入力端３はセンスアング
ＳＡを介して図示しないメモリ・セル・プレイ等に接続
されている。トランジスタＱ雪とＴＩとの接続点はＣ−
ＭＯＳインバータの第１のｐ −ＭＯＳ ）ランゾスタ
Ｑｔのｒ−トに接続されている。トランジスタＱｓとＴ
ｓ との接続点はｃ −ｙｏｓインバータの第１のｎ
−ＭＯＳ ）ランジスタＴ１のダートに接続されている
。トランジスタＱ１とＴＩ との接続点は出力端４に接
続されている。第２のインバータＩＭ〜の駆動用トラン
ジスタＴ＠（Ｄｇｍは第１のインバータＩＮｖ１の駆動
用トランジスタＴ雪のｇｍよシ大きくしである。
第１図の従来回路の動作およびその問題点を第２図を用
いて説明する。第２図は、第１図の回路におけるバッフ
ァ回路２の入力電圧およびこれに応答する出力電圧の波
形図である。第２図において、入力端３（第１図）の入
力電圧Ｃが電源電圧ｖｏ０のレベル（以下、Ｈレベルと
称する）から接地電圧のレベル（以下、Ｌレベルと称す
る）に立下がる過程で、ｐ−ＭＯＳ）ランゾスタＱｍお
よびＱｓのしきい値電圧ＶＴｌｉ１以下になると、Ｐ−
ＭＯＳ）ランゾスタＱ３およびＱｓはオンになる。
いて説明する。第２図は、第１図の回路におけるバッフ
ァ回路２の入力電圧およびこれに応答する出力電圧の波
形図である。第２図において、入力端３（第１図）の入
力電圧Ｃが電源電圧ｖｏ０のレベル（以下、Ｈレベルと
称する）から接地電圧のレベル（以下、Ｌレベルと称す
る）に立下がる過程で、ｐ−ＭＯＳ）ランゾスタＱｍお
よびＱｓのしきい値電圧ＶＴｌｉ１以下になると、Ｐ−
ＭＯＳ）ランゾスタＱ３およびＱｓはオンになる。
さらに入力電圧が低下してｎ −ＭＯＳ ） ’）ンジ
スタＴ、およびＴｓのし奪い値電圧ｖＴ！１１以下にな
ると、ｎ−ＭＯＳ）ランジスタテ鵞およびＴｓは導通状
態から非導通状態になる。こうして一定の遅延時間の後
、バッファ回路２の出カムおよびＢは共に立上がる。前
述の如く、バッファ回路２のｎ −ＭＯＳトランジスタ
Ｔ８とＴ婁のｇｍを異ならしめであるので、図示の如く
、第２のインバータＩＮＶ。
スタＴ、およびＴｓのし奪い値電圧ｖＴ！１１以下にな
ると、ｎ−ＭＯＳ）ランジスタテ鵞およびＴｓは導通状
態から非導通状態になる。こうして一定の遅延時間の後
、バッファ回路２の出カムおよびＢは共に立上がる。前
述の如く、バッファ回路２のｎ −ＭＯＳトランジスタ
Ｔ８とＴ婁のｇｍを異ならしめであるので、図示の如く
、第２のインバータＩＮＶ。
の出力Ｂは第１のインバータＩＮＶ１の出カムよシ遅れ
て立上がる。出力Ａ、Ｂはそれぞれ、Ｃ−ＭＯＳインバ
ータのｐ −ＭＯＳ ） ９ンジスタＱ！およびｎ−Ｍ
ＯＳトランジスタＴ１のダートに印加される。
て立上がる。出力Ａ、Ｂはそれぞれ、Ｃ−ＭＯＳインバ
ータのｐ −ＭＯＳ ） ９ンジスタＱ！およびｎ−Ｍ
ＯＳトランジスタＴ１のダートに印加される。
トランジスタＴｌのｇｍをトランジスタＴ！のｇｍよシ
充分大きくして、出力Ｂの立上がりを出力Ａの立上がシ
よシ充分に遅らせれば問題は生じないが、図示の如く両
者の立上がシが接近していると、Ｃ−Ｍｏｓインバータ
を構成するトランジスタＱ１およびＴ１が同時にオンに
なることがある。すなわち、時刻ｔ１において出力Ｂの
電圧がｎ −ＭＯＳトランジスタＴ１のしきい値電圧Ｖ
？Ｈ１に達すると′トランジスタＴ１はオンになシ、次
いで時刻ｔ３において出カムの電圧がｐ −ＭＯＳ ト
ランジスタＱ１のしきい値電圧Ｖ？ Ｍ ＠に達すると
トランジスタＱｘはオフになる。従って時刻ｔ！とｔ３
の間の時間では両トランジスタが共にオンであシ、この
期間Ｋ Ｏ−ＭＯ８イ／インバータ大電流が流れる。こ
の瞬呻大電−によシ、前述の如き電源電圧の変動を生じ
る。メモリ・セル・アレイ等、Ｃ−ＭＯＳインバータを
多数必要とする回路においては、上述の瞬時大電流が加
算されるため、内部及び外部回路に多大の影譬を及ぼす
。トランジスタのｇｍを適正な値に設定することは比較
的困難であるので、従来は第２図に示したような、パ、
７７回路出力が接近して立上がる現象が多く見られた。
充分大きくして、出力Ｂの立上がりを出力Ａの立上がシ
よシ充分に遅らせれば問題は生じないが、図示の如く両
者の立上がシが接近していると、Ｃ−Ｍｏｓインバータ
を構成するトランジスタＱ１およびＴ１が同時にオンに
なることがある。すなわち、時刻ｔ１において出力Ｂの
電圧がｎ −ＭＯＳトランジスタＴ１のしきい値電圧Ｖ
？Ｈ１に達すると′トランジスタＴ１はオンになシ、次
いで時刻ｔ３において出カムの電圧がｐ −ＭＯＳ ト
ランジスタＱ１のしきい値電圧Ｖ？ Ｍ ＠に達すると
トランジスタＱｘはオフになる。従って時刻ｔ！とｔ３
の間の時間では両トランジスタが共にオンであシ、この
期間Ｋ Ｏ−ＭＯ８イ／インバータ大電流が流れる。こ
の瞬呻大電−によシ、前述の如き電源電圧の変動を生じ
る。メモリ・セル・アレイ等、Ｃ−ＭＯＳインバータを
多数必要とする回路においては、上述の瞬時大電流が加
算されるため、内部及び外部回路に多大の影譬を及ぼす
。トランジスタのｇｍを適正な値に設定することは比較
的困難であるので、従来は第２図に示したような、パ、
７７回路出力が接近して立上がる現象が多く見られた。
バッファ回路２の入力の立上シに応答する出力電圧の立
下りにおいても、上述と同様の理由によシＣ−ＭＯ８イ
ンバータを構成するトランジスタが共にオンになるとい
う現象が見られる。
下りにおいても、上述と同様の理由によシＣ−ＭＯ８イ
ンバータを構成するトランジスタが共にオンになるとい
う現象が見られる。
本発明は、トランジスタのｇｍの設定に煩られされるこ
となく、比較的簡単にパ、ファ回路の出力の立上シまた
は立下シに充分な遅延を持たせて、Ｃ−ＭＯＳインバー
タを構成するトランジスタが同時にオンＫｎることを確
実に避けることを目的としてお夛、以下、第３図および
第４図に基づいて本発明の詳細な説明する。
となく、比較的簡単にパ、ファ回路の出力の立上シまた
は立下シに充分な遅延を持たせて、Ｃ−ＭＯＳインバー
タを構成するトランジスタが同時にオンＫｎることを確
実に避けることを目的としてお夛、以下、第３図および
第４図に基づいて本発明の詳細な説明する。
第３図は本発明の一実施例によるＣ −ＭＯＳインバー
タ駆動用バッファ回路を示す回路図である。
タ駆動用バッファ回路を示す回路図である。
第３図において、２０は本実施例によるＣ−ＭＯＳイン
バータ１を駆動するためのバッファ回路である。Ｃ−Ｍ
ＯＢインバータｌは第１図に示した従来例と同一の構成
を有している。Δツファ回路２０は第１のｐ −ＭＯＳ
）ランゾスタＱ１を駆動するための第１のイ；７ｄ−
ｐ ＸＮｖ、、と、第１ Ｏｎ −ＭＯＳトランジスタ
Ｔ１を駆動するための第２のインバータＩ ＭＹ 、。
バータ１を駆動するためのバッファ回路である。Ｃ−Ｍ
ＯＢインバータｌは第１図に示した従来例と同一の構成
を有している。Δツファ回路２０は第１のｐ −ＭＯＳ
）ランゾスタＱ１を駆動するための第１のイ；７ｄ−
ｐ ＸＮｖ、、と、第１ Ｏｎ −ＭＯＳトランジスタ
Ｔ１を駆動するための第２のインバータＩ ＭＹ 、。
とからなっている。第１のインバータニド１ｏは、電源
線ｖｃｃと接地間に、本発１１１１により、第２のｐ
−ＭＯＳ ）ランゾスタＱｚｏｓ第２のｎ −ＭＯＳト
２ンゾスタＴ嘗＠、および第３のｎ −ＭＯＳ ）ラン
ジスタＴ１６を直列接続して構成されている。第２のイ
ンバータＩ ＮＶ ！Ｇは、電源線ｖｃｃと接地間に、
本′発明によシ、第３のｐ −ＭＯＳ ）ランゾスタＱ
ｓｏｓ第４のｐ −ＭＯＳ ）ランジスタＱ４ｉおよび
第４のｎ −ＭＯＳ ）ランゾスタＴ４Ｇを直列接続し
て構成されている。本発明によシ、入力端３と第１およ
び第２のインバータＩ ＮＶ ！。、 ＩＮＶ、０の間
に遅延回路５が設けられている。第１のインバータＩＮ
Ｖｌ（内のトランジスタＱｓ・およびＴ、ｏのｆｆ−）
と、第２のインパータエＮｙｓｏ内のトランジスタＱｓ
ｏおよび〒４０のｆ−トは、入力端３に共通接続されて
いる。
線ｖｃｃと接地間に、本発１１１１により、第２のｐ
−ＭＯＳ ）ランゾスタＱｚｏｓ第２のｎ −ＭＯＳト
２ンゾスタＴ嘗＠、および第３のｎ −ＭＯＳ ）ラン
ジスタＴ１６を直列接続して構成されている。第２のイ
ンバータＩ ＮＶ ！Ｇは、電源線ｖｃｃと接地間に、
本′発明によシ、第３のｐ −ＭＯＳ ）ランゾスタＱ
ｓｏｓ第４のｐ −ＭＯＳ ）ランジスタＱ４ｉおよび
第４のｎ −ＭＯＳ ）ランゾスタＴ４Ｇを直列接続し
て構成されている。本発明によシ、入力端３と第１およ
び第２のインバータＩ ＮＶ ！。、 ＩＮＶ、０の間
に遅延回路５が設けられている。第１のインバータＩＮ
Ｖｌ（内のトランジスタＱｓ・およびＴ、ｏのｆｆ−）
と、第２のインパータエＮｙｓｏ内のトランジスタＱｓ
ｏおよび〒４０のｆ−トは、入力端３に共通接続されて
いる。
第１のインバータＩ ＮＶ １゜内のトランジスタＴ３
゜のゲートと、ｔａ２のインバータＩｙす・内のトラン
ジスタＱａｏＯｌ” −トは、遅延回路５の出力に共通
壁して図示しなりメモリ・セル・アレイ等に接続されて
いる。トランジスタＱｇ・と’Ｔｗｏとの接続点はＣ−
ＭＯ８インバータｌの第１のｐ −ＭＯＳ ドア ｙジ
スｆｉ Ｑ ｔのｒ−トに接続されている。トランジス
タＱ４ｏと７４０の接続点は第１のＴｌ −ＭＯＳ ）
ランジスタＴ、０ｒ−）Ｋ接続されている。ｋ−２ン９
ｘりＱｌとＴｌの接続点は出力端４に接続されてしる。
゜のゲートと、ｔａ２のインバータＩｙす・内のトラン
ジスタＱａｏＯｌ” −トは、遅延回路５の出力に共通
壁して図示しなりメモリ・セル・アレイ等に接続されて
いる。トランジスタＱｇ・と’Ｔｗｏとの接続点はＣ−
ＭＯ８インバータｌの第１のｐ −ＭＯＳ ドア ｙジ
スｆｉ Ｑ ｔのｒ−トに接続されている。トランジス
タＱ４ｏと７４０の接続点は第１のＴｌ −ＭＯＳ ）
ランジスタＴ、０ｒ−）Ｋ接続されている。ｋ−２ン９
ｘりＱｌとＴｌの接続点は出力端４に接続されてしる。
第３図の回路においては、第１図に示した従来例の如く
トランジスタのｇｍを第１のインバータと第２のインバ
ータとで異なるように設定する必要はない。
トランジスタのｇｍを第１のインバータと第２のインバ
ータとで異なるように設定する必要はない。
第４図は第３図の回路におけるΔ、７ア回路２０の入力
電圧およびこれに応答する出方電圧の波形図である。第
４図において、入力端３（第３図）の入力電圧ＣがＨレ
ベルからＬレベルに立下る過程で、ｐ−ＭＯＳ）ランジ
スタ。３ｏおよび。３・のしきい値電圧ｖＴ Ｈ１以下
になる時刻ｔ・において、これらのトランジスタＱｓ・
および。３・はオンになる。この時、第４のインパータ
エＮＶＩｏ内のｎ−ＭＯＳ トランジスタＴＭＯおよび
Ｔｓｏはオンなので、第１のインバータＩ ＮＶ 、ｏ
の出力Ａは時刻ｔｏではＬレベルであるが、入力電圧Ｃ
が立下る過程において立上り始める。ところが、第２の
インバータ！Ｍ〜・においては、時刻ｔｏにおいてｐ
−ＭＯＳ ＋−ランゾスタＱｓ・およびｎ −ＭＯＳ）
ランゾスタＴ４゜はオンであるが、ｐ−ＭＯＳ）ランゾ
スタＱ４ｏのｒ−トには、遅延回路５を介して入力電圧
が印加されるので、時刻ｔ・から遅延時間ｔを経過した
後に始めて出力ｎが立上り始める。従って、図に示され
る如く、パ、７ア回路の出力Ｂは出力Ａの立上が夛時か
ら充分遅れて立上がる。この出力ＡおよびＢがＣ−ＭＯ
Ｓインバータのｐ −ＭＯＳ ）ランジスＩＱ１および
ｎ −ＭＯＳ トランジスタＴ１のｒ−トにそれぞれ印
加されると、時刻ｔ１において出カムの電圧がｐ −Ｍ
ＯＳ ）ランゾスタＱｌのしきい値電圧Ｖ？１１を越え
るのでトランジスタＱ！かまずオフになシ、次いで、時
刻１．において出力Ｂの電圧力ｎ −ＭＯＳ ） ｔン
ゾスタＴ！のしきい値電圧Ｖ？Ｉｌを越えるのでトラン
ジスタＴＩがオンになる。従って、トランジスタＱ１お
よびＴｌは、パ、７ア回路２０の入力端３における立下
が９時には同時にオンとなることはない。
電圧およびこれに応答する出方電圧の波形図である。第
４図において、入力端３（第３図）の入力電圧ＣがＨレ
ベルからＬレベルに立下る過程で、ｐ−ＭＯＳ）ランジ
スタ。３ｏおよび。３・のしきい値電圧ｖＴ Ｈ１以下
になる時刻ｔ・において、これらのトランジスタＱｓ・
および。３・はオンになる。この時、第４のインパータ
エＮＶＩｏ内のｎ−ＭＯＳ トランジスタＴＭＯおよび
Ｔｓｏはオンなので、第１のインバータＩ ＮＶ 、ｏ
の出力Ａは時刻ｔｏではＬレベルであるが、入力電圧Ｃ
が立下る過程において立上り始める。ところが、第２の
インバータ！Ｍ〜・においては、時刻ｔｏにおいてｐ
−ＭＯＳ ＋−ランゾスタＱｓ・およびｎ −ＭＯＳ）
ランゾスタＴ４゜はオンであるが、ｐ−ＭＯＳ）ランゾ
スタＱ４ｏのｒ−トには、遅延回路５を介して入力電圧
が印加されるので、時刻ｔ・から遅延時間ｔを経過した
後に始めて出力ｎが立上り始める。従って、図に示され
る如く、パ、７ア回路の出力Ｂは出力Ａの立上が夛時か
ら充分遅れて立上がる。この出力ＡおよびＢがＣ−ＭＯ
Ｓインバータのｐ −ＭＯＳ ）ランジスＩＱ１および
ｎ −ＭＯＳ トランジスタＴ１のｒ−トにそれぞれ印
加されると、時刻ｔ１において出カムの電圧がｐ −Ｍ
ＯＳ ）ランゾスタＱｌのしきい値電圧Ｖ？１１を越え
るのでトランジスタＱ！かまずオフになシ、次いで、時
刻１．において出力Ｂの電圧力ｎ −ＭＯＳ ） ｔン
ゾスタＴ！のしきい値電圧Ｖ？Ｉｌを越えるのでトラン
ジスタＴＩがオンになる。従って、トランジスタＱ１お
よびＴｌは、パ、７ア回路２０の入力端３における立下
が９時には同時にオンとなることはない。
バッファ回路２０の入力端３において入力電圧が立上が
る場合は、第２のインバータＩＮＶ−のトランジスタＱ
ｓｏがオフｅＴ４０がオンになってから所定の遅延時間
の後に第１のインバータＩ ＮＶ ｌｏのトランジスタ
Ｔｓ・がオンになるので、出力Ｂの立下シ時から所定の
遅延時間の後に出力Ａが立下る。
る場合は、第２のインバータＩＮＶ−のトランジスタＱ
ｓｏがオフｅＴ４０がオンになってから所定の遅延時間
の後に第１のインバータＩ ＮＶ ｌｏのトランジスタ
Ｔｓ・がオンになるので、出力Ｂの立下シ時から所定の
遅延時間の後に出力Ａが立下る。
従りて、この場合もＣ−ＭＯＢインバータ内のトランジ
スタＱ１および１里は同時にオンになることはない。
スタＱ１および１里は同時にオンになることはない。
第５図は第３図の回路に用いられた遅延回路５の１例を
示す回路図である。この遅延回路は周知の技術によシ簡
単に構成されるものであシ、２つのインバータ回路の間
に抵抗Ｒと容量Ｃからなる時定数回路を接続して得られ
る。
示す回路図である。この遅延回路は周知の技術によシ簡
単に構成されるものであシ、２つのインバータ回路の間
に抵抗Ｒと容量Ｃからなる時定数回路を接続して得られ
る。
以上の説明から明らかなように、本発明によシＣ−Ｈｏ
ｇインバータ内のｐ −ＭＯＳ ）ランジスタとｎ −
ＭＯＳ ）ランジスタをそれぞれ駆動するためのインバ
ータを、直列接続された少なくとも３つのトランジスタ
で構成し、該インバータと入力端の間に遅延回路を設け
たので、Ｃ−ＭＯＳインバータ内のトランジスタの駆動
タイミングに所望の遅延を確実に与えることができ、従
って、Ｃ−ＭＯＳインバータを構成するトランジスタが
過渡状態において同時に導通することは確実に防止され
る。この丸め、Ｃ−ＭＯＳインバータが組み込まれてい
る集積回路内部あるいは電源を共通にした外部回路の電
源電圧の変動は抑制されることに加えて、消費電力の低
減という効果も得られる。
ｇインバータ内のｐ −ＭＯＳ ）ランジスタとｎ −
ＭＯＳ ）ランジスタをそれぞれ駆動するためのインバ
ータを、直列接続された少なくとも３つのトランジスタ
で構成し、該インバータと入力端の間に遅延回路を設け
たので、Ｃ−ＭＯＳインバータ内のトランジスタの駆動
タイミングに所望の遅延を確実に与えることができ、従
って、Ｃ−ＭＯＳインバータを構成するトランジスタが
過渡状態において同時に導通することは確実に防止され
る。この丸め、Ｃ−ＭＯＳインバータが組み込まれてい
る集積回路内部あるいは電源を共通にした外部回路の電
源電圧の変動は抑制されることに加えて、消費電力の低
減という効果も得られる。
なお、本発明は前述の実施例に限定されるものではなく
、トランジスタＴ、・とＴ２Ｏのダート接続及びＱｓｏ
とＱａｏのダート接続を逆にしても良く、さらに、バッ
ファ回路の各インバータを構成するトランジスタは４個
以上として、他の機能を付加してもよい。例えば、待機
状態でＣ−ＭＯＳイン・者−夕出力をフローティング状
態にするためのトランジスタ管付加し【もよい。また、
バッファ回路の入力としては、メモリ・セル・プレイか
らセンスアンプを介して得られるものに限らず、任意の
論理信号を用いてもよりり。
、トランジスタＴ、・とＴ２Ｏのダート接続及びＱｓｏ
とＱａｏのダート接続を逆にしても良く、さらに、バッ
ファ回路の各インバータを構成するトランジスタは４個
以上として、他の機能を付加してもよい。例えば、待機
状態でＣ−ＭＯＳイン・者−夕出力をフローティング状
態にするためのトランジスタ管付加し【もよい。また、
バッファ回路の入力としては、メモリ・セル・プレイか
らセンスアンプを介して得られるものに限らず、任意の
論理信号を用いてもよりり。
第１図は従来のＣ−ＭＯ８インバータ駆動駆動用バラフ
ッを示す回路図、第２図は第１図の回路におけるバッフ
ァ回路の入力電圧およびこれに応答する出力電圧の波形
図、第３図は本発明の一実施例によるＣ −ＭＯＳイン
バータ駆動用バッファ回路を示す回路図、第４図は第３
図の回路におけるバッファ回路の入力電圧およびこれに
応答する出力電圧の波形図、第５図は第３図の回路に用
いられた遅延回路の１例を示す回路図である。 １−Ｃ−ＭＯＳインバータ、２０・・・バッファ回路、
３・−入力端、４・・・ｃ −ＭＯ＆インΔ−夕の出力
端、８Ａ・−センスアンプ、ＩＮＶ、０−第４のインバ
ータ、ＩＮＶｓｏ−・第２のインバータ、Ｑｓ ｅＱ
＊ｏｒＱｍｏｒＱａｏ＝ｐ−ＭＯＳトランジスタ、’ｒ
、 ａ ｔｗｏ ｐ ’ｒｓｏ １７４６ ”・ｎ
−ＭＯＳ トランジスタ、Ｖ？Ｈ１−＝ ｐ −ＭＯＳ
トランジスタのしきい値電圧、Ｖｙｍ、 ・−！ｌ −
ＭＯＳトランジスタのしきいａ電圧。 昭和５７年ｌθ月６日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５６年 特許願 第１２５９８１号２、発明の名
称 Ｃ−ＭＯＳづンバータ駆動用バッファ回路３、補正をす
る者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１） 明細書の「特許請求の範囲」の欄（２）
明細書の「発明の詳細な説明」の欄（３）図面の第２図 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙の通シ補正す
る。 （２） 明細書第３頁第１フ行の「過渡状態な」をｒ
′過渡状態に」に補正する。 （３）明細書第５頁第１１行から第６頁第５行までの「
第１Ｃ）ＰチャネルＭＯ８・・・・・・・・・にある。 」を次Ｏ′Ａシ補正する。 ｒＣ−ＭＯＳインバータを構成する一対のトランジスタ
をそれぞれ駆動するｔめの第１．第２のバッファ・イン
バータを備え、前記第１のバッファ・インバータの出力
端と接地間及び前記第２のバッファ・インバータの出力
端と電源間に、それぞれ入力信号の遅延信号を受けるト
ランジスタを直列に挿入してなることを特徴とするＣ−
ＭＯＳインバータ駆動用バッファ回路にある。」 （４）明細書第８頁第７行ｏｒＶ を削除Ｈ１Ｊ する。 （５） Ｆ！Ａ細書第書画第１０行の「ｖＴｄ、を削
除する。 （７）明細書第９頁第１１行ノ「ｖＴｋＬよ」ケｒ？
に補正する。 ＴＨ，Ｊ （８） 図面第２図を別紙°の通シ補正する。 ７、添附書類の目録 （１） 補正特許請求の範囲 １通（２）
補正図面第２図 １通２、特許請求
の範囲
ッを示す回路図、第２図は第１図の回路におけるバッフ
ァ回路の入力電圧およびこれに応答する出力電圧の波形
図、第３図は本発明の一実施例によるＣ −ＭＯＳイン
バータ駆動用バッファ回路を示す回路図、第４図は第３
図の回路におけるバッファ回路の入力電圧およびこれに
応答する出力電圧の波形図、第５図は第３図の回路に用
いられた遅延回路の１例を示す回路図である。 １−Ｃ−ＭＯＳインバータ、２０・・・バッファ回路、
３・−入力端、４・・・ｃ −ＭＯ＆インΔ−夕の出力
端、８Ａ・−センスアンプ、ＩＮＶ、０−第４のインバ
ータ、ＩＮＶｓｏ−・第２のインバータ、Ｑｓ ｅＱ
＊ｏｒＱｍｏｒＱａｏ＝ｐ−ＭＯＳトランジスタ、’ｒ
、 ａ ｔｗｏ ｐ ’ｒｓｏ １７４６ ”・ｎ
−ＭＯＳ トランジスタ、Ｖ？Ｈ１−＝ ｐ −ＭＯＳ
トランジスタのしきい値電圧、Ｖｙｍ、 ・−！ｌ −
ＭＯＳトランジスタのしきいａ電圧。 昭和５７年ｌθ月６日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５６年 特許願 第１２５９８１号２、発明の名
称 Ｃ−ＭＯＳづンバータ駆動用バッファ回路３、補正をす
る者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１） 明細書の「特許請求の範囲」の欄（２）
明細書の「発明の詳細な説明」の欄（３）図面の第２図 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙の通シ補正す
る。 （２） 明細書第３頁第１フ行の「過渡状態な」をｒ
′過渡状態に」に補正する。 （３）明細書第５頁第１１行から第６頁第５行までの「
第１Ｃ）ＰチャネルＭＯ８・・・・・・・・・にある。 」を次Ｏ′Ａシ補正する。 ｒＣ−ＭＯＳインバータを構成する一対のトランジスタ
をそれぞれ駆動するｔめの第１．第２のバッファ・イン
バータを備え、前記第１のバッファ・インバータの出力
端と接地間及び前記第２のバッファ・インバータの出力
端と電源間に、それぞれ入力信号の遅延信号を受けるト
ランジスタを直列に挿入してなることを特徴とするＣ−
ＭＯＳインバータ駆動用バッファ回路にある。」 （４）明細書第８頁第７行ｏｒＶ を削除Ｈ１Ｊ する。 （５） Ｆ！Ａ細書第書画第１０行の「ｖＴｄ、を削
除する。 （７）明細書第９頁第１１行ノ「ｖＴｋＬよ」ケｒ？
に補正する。 ＴＨ，Ｊ （８） 図面第２図を別紙°の通シ補正する。 ７、添附書類の目録 （１） 補正特許請求の範囲 １通（２）
補正図面第２図 １通２、特許請求
の範囲
Claims (1)
- 【特許請求の範囲】 Ｌ 第１ｏｐチヤネルＭｏ１）ランゾスタと第１のｎチ
ャネルＭｏＳトランジスタからなるＣ −ＭＯ８インイ
ンタを駆動するバッファ回路であって、該第１のｐチャ
ネルＭＯ８トランジスタを駆動するため′に直列接続さ
れた少なくとも３つのトランジスタを具備する第１のイ
ンバータ、該第１のｎチャネルＭＯ８）ランゾスタを駆
動するために直列接続された少なくとも３つのトランジ
スタを具備する第２のインバータ、および該第１および
第２のインパー夕と諌Δツ７ア回路の入力端との間に接
続された遅延回路を具備し、該入力端の電圧状態の反転
時に該第１のｐチャネルＭＯ８）ランゾスタおよび該第
１のｎチャネルＭ０８ ）ツンジスタが同時に導通しな
いように咳遅延回路の遅延定数を設定し九ことを特徴と
するＣ−臓■インバータ駆動用／臂ツ７７回路。 ２、該第１のインバータは第２のｐチャネルＭＯ８）ラ
ンゾスタ、第２の鳳チャネルＭＯ８）ランゾスタ、およ
び第３のｎチャネルＭＯＢ ） ？ンゾスタを直列接続
してなシ、該第２のインバータは第３のｐチャネルＭＯ
８）ランジスタ、第４のｐチャネルＭＯ８） ？ンノス
タおよび第４のｎチャネルＭＯ８）ランゾスタを直列接
続してなり、該第２のｐチャネルＭＯ８）ランゾスタ、
該第２又は第３のｎチャネルＭＯ８）ランゾスタ、該第
３又は第４のｐチャネルＭＯ８）ランゾスタ、および該
第４のｎチャネルＭＯ８）ランノスタの？−）を該入力
端と共通接続し、該第３又は第２のｎチャネルＭＯ８）
ランジスタおよび該第４又は第３のｐチャネルＭＯ８）
ランジスタのｆｆ−）を該遅延回路の出力に共通接続し
てなることを特徴とする特許請求の範囲第１項記載のバ
ッファ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125981A JPS5838032A (ja) | 1981-08-13 | 1981-08-13 | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
| US06/407,953 US4518873A (en) | 1981-08-13 | 1982-08-13 | Buffer circuit for driving a C-MOS inverter |
| DE8282304299T DE3272309D1 (en) | 1981-08-13 | 1982-08-13 | A buffer circuit including inverter circuitry |
| IE1970/82A IE53406B1 (en) | 1981-08-13 | 1982-08-13 | A buffer circuit including inverter circuitry |
| EP82304299A EP0072686B1 (en) | 1981-08-13 | 1982-08-13 | A buffer circuit including inverter circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125981A JPS5838032A (ja) | 1981-08-13 | 1981-08-13 | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5838032A true JPS5838032A (ja) | 1983-03-05 |
| JPS6363134B2 JPS6363134B2 (ja) | 1988-12-06 |
Family
ID=14923765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125981A Granted JPS5838032A (ja) | 1981-08-13 | 1981-08-13 | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4518873A (ja) |
| EP (1) | EP0072686B1 (ja) |
| JP (1) | JPS5838032A (ja) |
| DE (1) | DE3272309D1 (ja) |
| IE (1) | IE53406B1 (ja) |
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| JPS6097726A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ｃｍｏｓ出力バツフア回路 |
| JPS6153820A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
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| JPS6363134B2 (ja) | 1988-12-06 |
| DE3272309D1 (en) | 1986-09-04 |
| US4518873A (en) | 1985-05-21 |
| IE53406B1 (en) | 1988-11-09 |
| EP0072686B1 (en) | 1986-07-30 |
| EP0072686A2 (en) | 1983-02-23 |
| EP0072686A3 (en) | 1983-06-15 |
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