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JPH02218096A - 半導体メモリの行選択回路 - Google Patents

半導体メモリの行選択回路

Info

Publication number
JPH02218096A
JPH02218096A JP1038746A JP3874689A JPH02218096A JP H02218096 A JPH02218096 A JP H02218096A JP 1038746 A JP1038746 A JP 1038746A JP 3874689 A JP3874689 A JP 3874689A JP H02218096 A JPH02218096 A JP H02218096A
Authority
JP
Japan
Prior art keywords
channel
circuit
channel transistor
ratio
transition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1038746A
Other languages
English (en)
Inventor
Yasuo Torimaru
鳥丸　安雄
Katsumi Sawai
沢井　勝己
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP1038746A priority Critical patent/JPH02218096A/ja
Priority to US07/481,307 priority patent/US5077495A/en
Publication of JPH02218096A publication Critical patent/JPH02218096A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

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  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、半導体メモリの行選択回路に関する。
〈従来の技術〉 従来、半導体メモリの行選択回路としては、第１図に示
すように、ＣＭＯ９（相補型金属酸化膜半導体）型Ｎ　
Ａ　Ｎ　Ｄ　（否定論理積）回路、１からなるプリデコ
ーダ１と、ＣＭＯＳ型Ｎ０Ｒ（否定論理和）回路５から
なるメインデコーダ２を備えたらのかある。上記ＮＡＮ
Ｄ回路４は、第２図に示すように、それぞれＰチャンネ
ルトランジスタが並列、Ｎチャンネルトランジスタが直
列に接続されろため、出力の立Ｌす、立ｆり速度のバラ
ンスおよびノイズマーノンの観点から、Ｎチャンネルト
ランジスタのチャンネル幅／チャンネル長比（以下、ｒ
Ｗ／Ｌ比Ｊという）を１）チャンネルトランジスタのＷ
／’Ｌ比より６大きくしている。一方、上記ＮＯＲ回路
５は、第３図に示すように、それぞれｌ）チャンネル）
・ランジスタが直列、Ｎチャンネルトランジスタが・１
１２列に接続されるため、同様の観点から、Ｐチャンネ
ルトランジスタのＷ／Ｌ比をＮチャンネルトランジスタ
のＷ／Ｌ比よりも大キビしている。
〈発明か解決しようとする課題〉 ところで、第２図に示すＮ　Ａ　Ｎ　Ｉ）回路４におい
て、回路内のＮチャンネルトランジスタのＷ／Ｉ、比が
Ｐチャンネルトランジスタのｗｙｂ比よりも大きいため
、例えば、入力信号１１が“Ｌ°レベル（以下、“■７
”と略す）、他の入力信号１２，１３゜か“１１″レベ
ル（以下、“１１”と略す）である場合に、人力信号１
１が“Ｉ、”から“Ｈｏに遷移したとき、上記人力信号
１１が印加されたＮチャンネルトランジスタがオンする
方が上記人力信号１１か印加されたＰチャンネルトラン
ジスタがオフするよりも速くなる。したがって、上記Ｎ
ＡＮＤ回路４の出力信号Ａの“Ｈ“から“Ｌ”への遷移
は、上記ＮチャンネルトランジスタのＷ／Ｌ比が上記Ｐ
チャンネルトランジスタのＷ／Ｌ比よりも大きくない場
合に比して速くなる。また、第３図に示すＮＯＲ回路５
において、回路内のＰチャンネルトランジスタのＷ／Ｌ
比がＮチャンネルトランジスタのＷＺＬ比よりも大きい
ため、例えば、人力信号２が’Ｈ”、他の入力信号１２
．１３・・・が“Ｌ″である場合に、上記人力信号１．
１がＨ”から“Ｉ２″に遷移したとき、このＮＯ［１回
路５の出力信号Ｂの“［、”から“夏−１“への遷移は
、」二９己ＰチャンネルトランジスタのＷ／Ｌ比か上記
ＮチャンネルトランジスタのＷ／［、比よりし大きくな
い場合に比して速くなる。
したがって、行選択回路として−Ｆ記Ｎ　Ａ　Ｎ　Ｉ）
回路４およびＮＯＲ回路５が連続して動作する場合、出
力信号Ｉ３の“Ｌ”からｉ−１”への遷移は比較的速く
なる。
一方、上記Ｎ　Ａ、　Ｎ　Ｄ回路４の入力信号１１，１
２１３、・・・がずべて“Ｈ”の状態である場合に、そ
の一つが逆に“Ｉ■゛から“Ｌ”に遷移したときは、こ
のＮＡＮＤ回路・１の出力信号ＡのＬ′から１■（″へ
の遷移は比較的遅くなると共に、上記Ｎ　Ｏ１１１回路
５人力信号１０１，１０２．！　０３．・・・がすべで
”Ｌ″の状態である場合にその一つがＬ″から“■（”
へ遷移したときは、このＮ　ＯＲ回路５の出ツノ信号Ｂ
の“Ｉ（″から“Ｌ″への遷移は比較的遅くなって、こ
れらが連続して動作する場合、出力信号の“）−１″か
ら“Ｌ″への遷移は比較的遅くなる。
このように、Ｌ記従来の行選択回路は、出力信号の”し
“から°Ｈ”への遷移が速い一方、“■４″から“Ｌ”
への遷移が遅いものである。したがって、第５図に示４
“ように、この行選択回路は、異なる出力信号間の過渡
時間の重なりＴ、が比較的大きくなって、メモリセルの
二重選択を引き起こし、メモリ内容が破壊されるという
問題がある。
そこで、この発明の目的は、異なる出力信号間の過渡時
ＩＷの重なりが小さく、メモリセルの二重選択をしない
ような半導体メモリの行選択回路を提供することにある
。
く課題を解決するだめの手段〉 上記目的を達成するために、この発明の行選択回路は、
ＰチャンネルトランジスタとＮチャンネルトランジスタ
からなる前段のＣＭＯＳ型ＮＡＮＤ回路および後段のＣ
ＭＯＳ型ＮＯＲ回路を備えた半導体メモリの行選択回路
において、７Ｅ記ＮＡＮＤ回路においてＰチャンネルト
ランジスタのチャンネル幅／チャンネル長比をＮチャン
ネルトランジスタのチャンネル幅／チャンネル長比より
ら大きくする一方、上記Ｎ０１１回路において、Ｎチャ
ンネルトランジスタのチャンネル幅／チャンネル長比を
Ｐチャンネルトランジスタのチャンネル幅／チャンネル
長比よりら大きくしたことを特徴としている。
く作用〉 前段のＮＡＮＤ回路のＰチャンネルトランジスタのＷ／
Ｌ比がＮチャンネルトランジスタの〜■／１７比よりも
大きいため、入力信号のうちの一つか“１．°の状態、
他の入力信号がすべてＩ（”である場合に、上記−つの
入力信号が“Ｌ”から“ｌ−（”に遷移したとき、上記
入力信号が印加されたＰチャンネルトランジスタがオフ
する方が１−記入力信号が印加されたＮチャンネルトラ
ンジスタがオンするよりも速くなる。したがって、上記
Ｎ　Ａ　Ｎ　Ｌ）回路の出力信号Ａの“Ｉ−１″からＬ
″への遷移は、１−記ＰチャンネルトランジスタのＷ／
Ｌ比が」−記ＮチャンネルトランジスタのＷ／Ｌ比より
ら大きくない場合に比して遅くなる。また、後段のＮ　
Ｏ１回路において、回路内のＮチャンネルトランジスタ
のＷ／＋７比が１１チヤンネルトランジスタのＷ／Ｌ比
よりも大きいため、入力信号のうちの〜っが“ト■”の
状吠、他の人力信号かすべて“Ｌ”である場合に、上記
−つの入力信号が“Ｈｏから“Ｌ”に遷移したとき、こ
のＮＯＲ回路の出力信号の“Ｌｏから“Ｈ”への遷移は
、上記ＮチャンネルトランジスタのＷ　／　ｉ、　ｔｔ
がｈｇ己ＰヂャンネルトランジスタのＷ／Ｌ比よりら人
きくない場合に比して遅くなる。したがって、行選択回
路と＋２て上記ＮＡＮＤ回路およびＮＯＲ回路が連続し
て動作する場合、出力信号の“１７″から“Ｈ”への遷
移は比較的遅くなる。
一方、上記ＮＡＮＤｌ路の入力信号がすべてｉ−１″で
ある場合に、その一つが逆に°Ｆ１°から“＋７”に遷
移したときは、このＮＡＮＤ回路の出力信号の“＋７″
から“Ｆ【“−＼の遷移は比較的速くなると共に、４上
記ＮＯＲ回路の入力信号がすべて“し”である場合に、
その一つが“Ｌ″から“Ｈｏに遷移したとき、このＮＯ
Ｒ回路の出力信号の“Ｈ“から“Ｌ”への遷移は比較的
速くなって、行選択回路として連続して動作する場合、
出力信号の“Ｈｏから“Ｌｏへの遷移は比較的速くなる
。
このように、この行選択回路は出力信号の“＋７”から
“Ｉ−ｒ”への遷移が遅い一方、“Ｈｏから“Ｌ”への
ａ移が速くなる。したがって、異なる出力信号間の過渡
時間の重なりが比較的小さくなる。したがって、メモリ
セルに存置な二重選択のおそれが少なくなる。
〈実施例〉 以下、この発明の実施例を詳細に説明ｒる。
この発明の半導体メモリの行選択回路は、従来の行選択
回路と同じく第１図乃至第３図で表わされる。プリデコ
ーダ１のＣＭＯＳ型Ｎ　Ａ　Ｎ　Ｄ回路４において　ｌ
’）チャンネルトランジスタのＷ／Ｌ比をＮチャンネル
トランジスタのＷ／’Ｌ比よりも大きくする一方、メイ
ンデコーダ２のＣＭ　ＯＳ型ＮＯＲ回路５においてＮチ
ャンネルトランジスタのＷ　／　Ｌ比をＰチャンネルト
ランジスタのＷ／Ｌ比より乙大きくしている。なお、」
二足メインデコーダ２の各Ｎ　ＯＲ回路５の出力信号Ｂ
はそれぞれメモリアレイ３の各ワード線６に印加するよ
うにしている。
−上記構成において、プリデコーダ１のＮＡＮＤ回路４
のＰチャンネルトランジスタのＷ／Ｌ比がＮチャンネル
トランジスタのＷ／Ｌ比より乙大きいため、人力信号の
うちの−っ１例えば入力信号１！が“Ｌｏの状態、他の
入力信号１２．＋３．・・・がずべで“Ｈ”である場合
に、上記入力信号１１が“１、”から″トＩ“に遷移し
たとき、上記入力信号１１が印加されたＰチャンネルト
ランジスタがオフする方が上記入力信号１１が印加され
たＮチャンネルトランジスタがオンするよりも速くなる
。したがって、」−記ＮＡＮＤ回路４の出力信号Ａの”
Ｉ（″から“Ｌ”への遷移は、」：記Ｐチャンネルトラ
ンジスタのＷ／Ｌ比が上記Ｎチャンネルトランジスタの
Ｗ／Ｌ比よりも大きくない場合に比して遅くなる。また
、メインデコーダ２のＮＯＲ回路６にて、回路内のＮチ
ャンネルトランジスタのＷ／Ｌ比が１）チャンネルトラ
ンジスタのＷ／Ｌ比Ｊり乙大きいため、入力信号のうち
一つ、例えば人力信号ｌＯ１が“Ｉ（”の状態、他の入
力信号１０２　　＋０３・・・がずべで“Ｌ″である場
合に、」二足人力信号１０１が”＋−ｒ“から′■７゛
に遷移したとき、このＮ　Ｏ！１回路５の出力信号Ｂの
Ｌ′から“１１“への遷移は、上記Ｎチャンネルトラン
ジスタのＷ／Ｉ−比がＬ記１〕ヂャンネルトランジスタ
の〜Ｖ／Ｌ比上りら大きくない場合に比して遅くなる。
したかって、行選択回路として」二足Ｎ　Ａ　Ｎ　Ｄ回
路４およびＮ　ＯＲ回路５が連続して動作する場合、出
力信号１３の“１７″から“ＩＩ“への遷移は比較的遅
くなる。
一方、」二足Ｎ　Ａ　Ｎ　Ｉ）回路の入力信号＋　１，
１２゜１３、・がずべて“１１”である場合に、その−
っが逆に“ＩＩ”から“１ブに遷移したときは、このＮ
　Ａ　Ｎ　Ｉ）回路４の出力信号Ａの“＋７“からＩＩ
″への遷移は比較的速くなると共に、上記ＮＯ＋’？回
路５の人力信号１０１，１０２．！　０３．・・がすへ
て“Ｌ″である場合に、その一つが“ＩＩから“１１“
に遷移したとき、このＮＯＲ回路５の出力信号１３のＨ
“から“ＬｏへのａｌＶは比較的速くなって、行選択回
路として連続して動作する場合、出力信号のＨ”がらＬ
”への１！！移は比較的速くなる。
このように、この行選択回路は出力信号の“Ｌ”から“
Ｈ”への遷移が遅い一方、ｆ（″から“Ｌ“への遷移が
速くなる。したがって、第４図に示すように、異なる出
力信号間の過渡時間の重なりＴ、が比較的小さくなる。
このため、メモリセルを二重選択することがなくなり、
メモリ内容が破壊されることがなくなる。
〈発明の効果〉 以上より明らかなように、この発明は、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタからなる前段の
ＣＭＯＳ型ＮＡＮＤ回路および後段ＣＭＯ９型のＮ　Ｏ
１回路を備えた半導体メモリの行選択回路において、上
記Ｎ　Ａ　Ｎ　ｉ）回路においてＰチャンネルトランジ
スタのチャンネル幅／チャンネル長比をＮチャンネルト
ランジスタのチャンネル幅７′チヤンネル長比よりも大
きくする一方、上記ＮＯＲ回路において、Ｎチャンネル
トランジスタのチャンネル幅／チャンネル長比をＰチャ
ンネルトランジスタのチャンネル幅／チャンネル長比よ
りも大きくしているので、異なる出力信号間の過渡時間
の重なりが小さく、メモリセルの二重選択を防止するこ
とができ、メモリ内容を破壊４−ることかない。
【図面の簡単な説明】
第１図はこの発明および従来の半導体メモリの行選択回
路を示す回路図、第２図はこの発明および従来のＮＡＮ
Ｄ回路を示す回路図、第３図はこの発明および従来のＮ
ＯＲ回路を示すブロック図、第４図はこの発明の行選択
回路の出力信号間の重なりを示す図、第５図は従来の行
選択回路の出力信号間の重なりを示す図である。 ｌ・・・プリデコーダ、２・・・メインデコーダ、ｊｌ
　　・メモリアレイ、４・・Ｎ　Ａ　Ｎ　Ｉ）回路、５
・・・Ｎ（月（回路、６・・ワード線。 特　許　出　願　人　　ンヤーブ株式会社代　理　人　
弁理士　　前出　葆　はか１名第１図 第　２１１１ 第３図 行選択回路 第４図 Ｔ２ 第５図

Claims (1)

    【特許請求の範囲】
  1. （１）ＰチャンネルトランジスタとＮチャンネルトラン
    ジスタからなる前段のＣＭＯＳ型ＮＡＮＤ回路および後
    段ＣＭＯＳ型のＮＯＲ回路を備えた半導体メモリの行選
    択回路において、 上記ＮＡＮＤ回路においてＰチャンネルトランジスタの
    チャンネル幅／チャンネル長比をＮチャンネルトランジ
    スタのチャンネル幅／チャンネル長比よりも大きくする
    一方、上記ＮＯＲ回路において、Ｎチャンネルトランジ
    スタのチャンネル幅／チャンネル長比をＰチャンネルト
    ランジスタのチャンネル幅／チャンネル長比よりも大き
    くしたことを特徴とする半導体メモリの行選択回路。
JP1038746A 1989-02-17 1989-02-17 半導体メモリの行選択回路 Pending JPH02218096A (ja)

Priority Applications (2)

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US07/481,307 US5077495A (en) 1989-02-17 1990-02-16 Row decoder for a semiconductor memory device with fast turn-off

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7474557B2 (en) 2001-06-29 2009-01-06 International Business Machines Corporation MRAM array and access method thereof
US8072243B2 (en) 2009-02-26 2011-12-06 Fujitsu Semiconductor Limited Semiconductor device with transistors having substantial the same characteristic variations

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3093432B2 (ja) * 1992-04-08 2000-10-03 日本電気株式会社 行デコーダ
JP2865080B2 (ja) * 1996-09-30 1999-03-08 日本電気株式会社 半導体記憶装置
US6593776B2 (en) * 2001-08-03 2003-07-15 Intel Corporation Method and apparatus for low power domino decoding
US7195744B2 (en) * 2001-08-28 2007-03-27 Ecolab, Inc. Device for holding a container for a composition that produces an antimicrobially active gas
KR100481857B1 (ko) 2002-08-14 2005-04-11 삼성전자주식회사 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60193194A (ja) * 1984-03-14 1985-10-01 Nec Corp デコ−ダ回路
JPS6260188A (ja) * 1985-09-11 1987-03-16 Hitachi Ltd 半導体集積回路装置
JPS62117192A (ja) * 1985-09-19 1987-05-28 ジリンクス・インコ−ポレイテツド メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4024676A (en) * 1970-09-12 1977-05-24 Kabushiki Kaisha Suwa Seikosha Electronic timepiece
US3691534A (en) * 1970-11-04 1972-09-12 Gen Instrument Corp Read only memory system having increased data rate with alternate data readout
JPS51139247A (en) * 1975-05-28 1976-12-01 Hitachi Ltd Mos logic circuit
US4170741A (en) * 1978-03-13 1979-10-09 Westinghouse Electric Corp. High speed CMOS sense circuit for semiconductor memories
US4162540A (en) * 1978-03-20 1979-07-24 Fujitsu Limited Clocked memory with delay establisher by drive transistor design
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
JPS58188931A (ja) * 1982-04-28 1983-11-04 Seiko Epson Corp Ｃｍｏｓバツファアンプ駆動回路
US4649296A (en) * 1984-07-13 1987-03-10 At&T Bell Laboratories Synthetic CMOS static logic gates
US4692639A (en) * 1985-12-23 1987-09-08 General Datacomm., Inc. Regenerative strobe circuit for CMOS programmable logic array
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
JPS6366789A (ja) * 1986-09-09 1988-03-25 Mitsubishi Electric Corp Ｃｍｏｓ行デコ−ダ回路
JPS63299513A (ja) * 1987-05-29 1988-12-07 Toshiba Corp 出力回路
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
JPH02101693A (ja) * 1988-10-07 1990-04-13 Texas Instr Japan Ltd 入力回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60193194A (ja) * 1984-03-14 1985-10-01 Nec Corp デコ−ダ回路
JPS6260188A (ja) * 1985-09-11 1987-03-16 Hitachi Ltd 半導体集積回路装置
JPS62117192A (ja) * 1985-09-19 1987-05-28 ジリンクス・インコ−ポレイテツド メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7474557B2 (en) 2001-06-29 2009-01-06 International Business Machines Corporation MRAM array and access method thereof
US8072243B2 (en) 2009-02-26 2011-12-06 Fujitsu Semiconductor Limited Semiconductor device with transistors having substantial the same characteristic variations

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Publication number Publication date
US5077495A (en) 1991-12-31

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